JPS5858814B2 - 絶縁ゲ−ト半導体装置の製造法 - Google Patents

Description

【発明の詳細な説明】 本発明はシリコンゲート型半導体装置の製造方法に関す
るものである。

シリコンゲート型半導体装置例えばＭＩＳ型電界効果半
導体装置はゲート電極にシリコン（Ｓｉ）を使用し、二
酸化シリコン等の絶縁膜を介して半導体基板上に形成す
るもので、アルミニウム（／Ｖ）等の金属をゲートとす
る一般のＭＩＳ型電界効果トランジスタに比較して閾電
圧値を低くでき、消費電力が小さい等電気的特性に優れ
、信頼性も高いことから最近多く採用されている。

上記Ｓｉゲート型ＭＩＳ型電界効果半導体装置（以下Ｍ
ＩＳＦＥＴと称する）の製造方法は、単結晶Ｓｉ基板上
にその酸化膜を形成し、該酸化膜上に多結晶Ｓｉ２層を
成長させ、ゲートとなる所定部分を残して上記酸化膜お
よびＳｉ層の一部をエツチングしてＳｊ基板の一部を露
出させた後、不純物拡散して該基板上にソース、ドレイ
ン領域を形成し、次に気相化学反応により生成した５ｉ
０２膜（以下ＣＶＤ膜と称する）を表面全面に形成した
のち、不必要なこのＣＶＤ膜をエツチングした後金属蒸
着により上記ゲートおよびソース、ドレイン各領域に対
し電極配線をするのが最も一般的である。

ところで上記製造方法によると、ソース、ドレイン各領
域拡散の前になされるエツチング工程に於いて、多結晶
Ｓｉ層下の酸化膜がサイドエツチングされるという現象
が生じた。

すなわち第１図に示すようにＳｉ基板１上において多結
晶Ｓｉ層３および酸化膜２の側面部上縁が深くエツチン
グされて鋭角状縁片３ａが形成されるため、後の工程で
Ｓｉ縁片が衝撃等により点線で示すように崩れて破砕片
３ｂとなり、しかも下側の酸化膜２の厚さは約０．１μ
ときわめて薄いためにゲートと基板とが短絡するという
おそれがあった。

また、上記した従来の製造方法によればソースドレイン
各領域形成後にＣＶＤ方法により形成される酸化膜と最
初の熱酸化により形成されたゲート酸化膜２側面との間
に空隙を生じてこれが絶縁不良の原因となり、さらに上
記ＣＶＤ酸化膜は多孔性（ｐｏｒｏｕｓ ）で、ピンホ
ール等が生じ易く、その上にアルミニウム配線を形成し
た場合に特にＳｉゲートの段差部に於いて確実に絶縁性
を保持することは困難であった。

このような半導体装置製造工程における絶縁不良によっ
て半導体製品の不良率を高め製造価格の低減が困難とな
る大きな原因となっていた。

従って本発明は、ＳｉゲートＭＩＳＦＥＴの製造に於い
て、Ｓｉゲートの絶縁性を保持して不良率を低減し、信
頼性の高い高品質の半導体装置を提供することを目的と
する。

上記目的を達成するため本発明は、一導電型の半導体基
板の一生表向の所定部に設けられた薄いゲート絶縁膜、
このゲート絶縁膜上に設けられたシリコンの如き半導体
層、及びこの半導体層をマスクとして上記絶縁膜をエツ
チングした際に上記ゲート絶縁膜のサイドエツチングに
より生じた上記半導体層の縁片直下の間隙を補填する第
２の絶縁膜とからなる絶縁ゲート半導体装置を提供する
ものであり、かかる半導体装置は、一導電型の半導体基
板の一生表向の所定部に薄いゲート絶縁膜を設け、この
上に所定形状の半導体層を設け、この半導体層をマスク
にして前記絶縁膜をエツチングし、前記半導体層下の過
剰にエツチングされた絶縁膜を第２の絶縁膜によって補
填することによって得ることができる。

更に具体的には、Ｓｉゲート型半導体装置の製造にあた
っては、半導体基板上に酸化膜及びＳｉからなるゲート
を形成し、該ゲートをマスクとして酸化膜に開口部を設
け、この開口部を通して基板内に不純物を導入し、Ｓｉ
基板および上記Ｓｉゲート表面に熱酸化による酸化膜を
形成し、この酸化膜を介して全面にＣＶＤ法による酸化
膜を形成することによって製造することができる。

このようにＣＶＤ酸化膜形成前に熱酸化することにより
、Ｓｉゲート縁片やその破片をち密なシリコン酸化膜に
変え、同時にＳｉゲート、ソース、ドレイン表面をち密
な酸化膜で覆うことになり、次のＣＶＤ工程で形成され
る多孔質性の酸化膜の不完全な絶縁性をも補うことにな
りＳｉゲートの絶縁性を確実に保持する効果をもたらす
のである。

以下本発明を実施例により説明する。

第２図はＳｉゲー）ＭＩ ５ＦＥＴを製造する場合の態
様を工程順に示すものである。

（ａ） Ｎ型Ｓｉ半導体基板１（厚２５０μ、２〜４
Ωｃｍ）を約１２００℃の酸化雰囲気中にて加熱するこ
とにより約０．５μの酸化膜２を形成する。

（１次酸化） （ｂ） 能動領域すなわちソース、ドレイン、ゲート
となる部分の上記酸化膜２をフォトエツチングにより除
去する。

（ｃ） 基板１を再び約１２００℃の酸化雰囲気中に
て加熱し、上記除去部分に約０．１μの熱酸化膜２ａを
形成する。

（２次酸化）（ｄ） 基板１上の酸化膜２全面ＫＳｉ
のハロゲン化合物と水素との反応により、Ｓｉを成長さ
せて多結晶Ｓｉ層３（厚さ１μ）を形成する。

（ｅ） 基板１上の酸化膜２ａおよびこの上の多結晶
Ｓｉ層３のソース、ドレインとなるべき部分をフォトエ
ツチングにより除去して基板１を露出させると共に、Ｓ
ｉゲート３′部を形成する。

（ｆ） Ｐ型不純物例えばほう素を基板１露出部に拡
散して基板１にソース４およびドレイン５の各領域を形
成する。

（ｇ） 半導体基板１を酸化雰囲気中にて１１００℃
に加熱して０．１μの熱酸化膜６を形成する。

上記加熱温度を１１００℃と比較的低くしたのは、ソー
ス４、ドレイン５領域が形成された後であるため、それ
への影響を少なくするためである。

（第３次酸化）（ｈ） 半導体基板１表面にＣＶＤ法
例えばモノシラン（ＳｉＨ４）の低温酸化等により５ｉ
０２膜７（０，５μ）を形成する。

（ｉ） 電極形成部分の５ｉ０２膜７をフォト・エツ
チングにより除去し、次いでＡ１８を真空蒸着により形
成し、フォト・エツチングにより不必要部分を除去し、
ゲートＧ、ソースＳ１およびドレインＤの各電極を形成
して素子を完成する。

このように形成された半導体装置においては、（ｇ）工
程で述べたように８１ゲートを含むＳｉ基板表面に密度
の高い熱生成酸化膜６を形成し、この後（ｈ）工程でＣ
ＶＤ酸化酸化膜形成するから、エツチングの際Ｓｉゲー
ト部が崩れるようなことはなくなりＳｉゲート周辺や基
板の表函絶縁性を向上させることになった。

以上実施例で述べたように本発明により絶縁性が良好で
信頼性の高いＳｉゲート型半導体装置を提供することが
できるようになった。

【図面の簡単な説明】

第１図はエツチングにより形成されるシリコン、絶縁酸
化膜との状態を示す断面図、第２図は本発明の実症例を
工程順に示す断面図である。 符号の説明 １・・・半導体基板、２・・・酸化膜、３
・・・多結晶シリコン層、３′・・・シリコン・ゲート
。 ４・・・ソース、５・・・ドレイン、６・・・第３次酸
化により形成された酸化膜、７・・・ＣＶＤ法により形
成された酸化膜、８・・・アルミニウム電極。

Claims (1)

【特許請求の範囲】
1. １ シリコン基板の一生表面に絶縁膜を形成する工程、
   該絶縁膜上にゲート電極用シリコン層を部分的に形成す
   る工程、上記ゲート電極用シリコン層をマスクとして上
   記絶縁膜を部分的にエツチング除去することによって上
   記ゲート電極用シリコン層下にゲート絶縁膜を形成する
   工程、上記絶縁膜をエツチング除去する上記ゲート絶縁
   膜の形成工程において上記ゲート電極用シリコン層下の
   過剰にエツチング除去されたゲート絶縁膜を補填するた
   めに、上記ゲート絶縁膜から露出された上記ゲート電極
   用シリコン層下の上記シリコン基板主表面上に、上記シ
   リコン基板および上記ゲート電極用シリコン層を酸化さ
   せることによってシリコン酸化膜を形成する工程とから
   なることを特徴とする絶縁ゲート半導体装置の製造法。