JPS5836380B2 - マルチプロセツサ・システムにおけるダイレクト・メモリ・アクセス方式 - Google Patents
マルチプロセツサ・システムにおけるダイレクト・メモリ・アクセス方式Info
- Publication number
- JPS5836380B2 JPS5836380B2 JP53040396A JP4039678A JPS5836380B2 JP S5836380 B2 JPS5836380 B2 JP S5836380B2 JP 53040396 A JP53040396 A JP 53040396A JP 4039678 A JP4039678 A JP 4039678A JP S5836380 B2 JPS5836380 B2 JP S5836380B2
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- Japan
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- memory
- processor
- data
- common
- direct memory
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Description
【発明の詳細な説明】
本発明は、プロセッサ対応のメモリとプロセッサに共通
なメモリとを持つマルチプロセッサ・システムにおける
プロセッサ対応メモリ・外部入出力装置間でのダイレク
ト・メモリ・アクセス方式に関するものである。
なメモリとを持つマルチプロセッサ・システムにおける
プロセッサ対応メモリ・外部入出力装置間でのダイレク
ト・メモリ・アクセス方式に関するものである。
従来からのこの種マルチプロセッサ・システムにおける
プロセッサ対応メモリ・外部入出力装置間でのダイレク
ト・メモリ・アクセス方式について説明すれば以下のよ
うである。
プロセッサ対応メモリ・外部入出力装置間でのダイレク
ト・メモリ・アクセス方式について説明すれば以下のよ
うである。
即ち、第１図は複数（ｎ＋１台）のプロセッサからなる
マルチプロセッサ・システムの一例を示したものである
。
マルチプロセッサ・システムの一例を示したものである
。
図中３はハードウエア上同一の構成を持つ複数のプロセ
ッサ、１はプロセッサ３の各々に対応した固有のメモリ
、２はメモリ１のメモリバス、４は各プロセッサ３が接
続される共通バス、５は各プロセッサ３に共有な共通メ
モリ、６は共通バス４に接続されるデータ・チャネル、
７は入出力制御部、８は入出力装置である。
ッサ、１はプロセッサ３の各々に対応した固有のメモリ
、２はメモリ１のメモリバス、４は各プロセッサ３が接
続される共通バス、５は各プロセッサ３に共有な共通メ
モリ、６は共通バス４に接続されるデータ・チャネル、
７は入出力制御部、８は入出力装置である。
上記のような構成を持つ従来のマルチプロセッサ・シス
テムにおいては、データ・チャネル６がダイレクトメモ
リ・アクセスし得るメモリは、共通メモリ５のみであり
、従来固有メモリ１は直接ダイレクト・メモリ・アクセ
スによるデータ転送用に用いられなかった。
テムにおいては、データ・チャネル６がダイレクトメモ
リ・アクセスし得るメモリは、共通メモリ５のみであり
、従来固有メモリ１は直接ダイレクト・メモリ・アクセ
スによるデータ転送用に用いられなかった。
そこでデータ・チャネル６を介して入出力装置８とメモ
リ１との間でデータ転送を行なう場合には、第２図に示
す手順に従い共通メモリ５を介し、プロセッサ３による
匍脚によりデータを入出力していたものである。
リ１との間でデータ転送を行なう場合には、第２図に示
す手順に従い共通メモリ５を介し、プロセッサ３による
匍脚によりデータを入出力していたものである。
即ち、第２図はデータ・チャネル６からメモリ１ヘデー
タ転送を行なう場合でのシーケンスの一例を示したもの
である。
タ転送を行なう場合でのシーケンスの一例を示したもの
である。
いま、データ・チャネル６が共通メモリ５ヘメモリ要求
信号９を送出した後、共通メモリ５からのメモリ要求可
信号１０を受信すると、データ・チャネル６が共通メモ
リ５ヘダイレクトメモリ・アクセスによりデータ１１を
共通メモリ５へ転送するようになっている。
信号９を送出した後、共通メモリ５からのメモリ要求可
信号１０を受信すると、データ・チャネル６が共通メモ
リ５ヘダイレクトメモリ・アクセスによりデータ１１を
共通メモリ５へ転送するようになっている。
このデータ転送終了後データ・チャネル６は予め選択さ
れているプロセッサ３へ割込要求信号１２を送出するが
、これに対しそのプロセッサ３が割込可・割込データ要
求信号１３をデータ・チャネル６へ送出した場合には、
プロセッサ３はデータ・チャネル６からの割込データ１
４を読み取るようになっている。
れているプロセッサ３へ割込要求信号１２を送出するが
、これに対しそのプロセッサ３が割込可・割込データ要
求信号１３をデータ・チャネル６へ送出した場合には、
プロセッサ３はデータ・チャネル６からの割込データ１
４を読み取るようになっている。
これによりプロセッサ３は割込データ１４を分析するこ
とによって共通メモリ５の番地ａからｍワード分だけの
データをメモリ１の番地ｂ以降に順次転送記憶すべきこ
とを知り得るものである。
とによって共通メモリ５の番地ａからｍワード分だけの
データをメモリ１の番地ｂ以降に順次転送記憶すべきこ
とを知り得るものである。
この後プロセッサ３は共通メモリ５ヘメモリ要求信号９
を送出するが、これに対し共通メモリ５よりメモリ要求
可信号１０を受信した場合には、プログラム転送制御に
より共通メモリ５からデータを１ワード単位に順次読取
ってメモリ１に転送記憶させるところとなるものである
。
を送出するが、これに対し共通メモリ５よりメモリ要求
可信号１０を受信した場合には、プログラム転送制御に
より共通メモリ５からデータを１ワード単位に順次読取
ってメモリ１に転送記憶させるところとなるものである
。
以上述べたように、従来のマルチプロセッサ・システム
では、メモリ１とデータ・チャネル６等を介する外部入
出力装置８との間でデータ転送を行なう場合には、共通
メモリ５とプロセッサ３が介在されることから、プロセ
ッサの処理能力がいきおい低下することは否めないもの
となっているのが実状である。
では、メモリ１とデータ・チャネル６等を介する外部入
出力装置８との間でデータ転送を行なう場合には、共通
メモリ５とプロセッサ３が介在されることから、プロセ
ッサの処理能力がいきおい低下することは否めないもの
となっているのが実状である。
本発明の目的は、上記した従来技術の欠点をなくし、外
部入出力装置と固有メモリとの間でのデータ転送をプロ
セッサの処理能力を低下させることなく行ない得るマル
チプロセッサ・システムにおけるダイレクト・メモリ・
アクセス方式を供するにある。
部入出力装置と固有メモリとの間でのデータ転送をプロ
セッサの処理能力を低下させることなく行ない得るマル
チプロセッサ・システムにおけるダイレクト・メモリ・
アクセス方式を供するにある。
上記の目的を達成するために本発明は、外部入出力装置
が固有メモリとの間でダイレクト・メモリ・アクセスに
よるデータ転送を可能ならしめるべく固有メモリのバス
と共通バスとを転送方向制御可とされたスイッチとして
のバス接続部により接続し、プロセッサおよび共通メモ
リを介することなく固有メモリとの間で直接データ転送
が行ない得るようにしたものである。
が固有メモリとの間でダイレクト・メモリ・アクセスに
よるデータ転送を可能ならしめるべく固有メモリのバス
と共通バスとを転送方向制御可とされたスイッチとして
のバス接続部により接続し、プロセッサおよび共通メモ
リを介することなく固有メモリとの間で直接データ転送
が行ない得るようにしたものである。
以下、第３図から第５図により本発明を具体的に説明す
る。
る。
第３図は本発明に係るマルチプロセッサ・システムをプ
ロセッサの数が２台であるとして示したものである。
ロセッサの数が２台であるとして示したものである。
第３図において、第１図に示すものに同一のものには同
一符号を付してあるが、第１図に示すものと実質的に異
なるところはメモｄノバス２と共通バス４との間に転送
方向が制御可とされたスイッチとしてのバス接続部１５
がプロセッサ３対応に設けられていることである。
一符号を付してあるが、第１図に示すものと実質的に異
なるところはメモｄノバス２と共通バス４との間に転送
方向が制御可とされたスイッチとしてのバス接続部１５
がプロセッサ３対応に設けられていることである。
第４図はそのバス接続部１５の具体的構成を示したもの
である。
である。
図中１６はトライステート・バツファ、１７は固有メモ
リ要求可信号、１８は転送終了信号、１９は共通バス４
とメモリバス２とのデータ転送方向を切替制御する、デ
ータ・チャネル６からのバス切替信号、２０はトライス
テート・バツファ１６に対するイネーブル信号、２７は
接続制御フリツプフロツプをそれぞれ示している。
リ要求可信号、１８は転送終了信号、１９は共通バス４
とメモリバス２とのデータ転送方向を切替制御する、デ
ータ・チャネル６からのバス切替信号、２０はトライス
テート・バツファ１６に対するイネーブル信号、２７は
接続制御フリツプフロツプをそれぞれ示している。
このような構戒を持つマルチプロセッサ・システムにお
いて、データ・チャネル６からメモリ１へのデータ転送
シーケンスを第５図により説明すれば以下のようである
。
いて、データ・チャネル６からメモリ１へのデータ転送
シーケンスを第５図により説明すれば以下のようである
。
即ち、データ・チャネル６が選択されているプロセッサ
３へ割込要求信号１２を送出すれば、割込可である場合
には割込要求可信号２１とダイレクト・メモリ・アクセ
ス情報２２がそのプロセッサ３よりデータ・チャネル６
に送出されることになる。
３へ割込要求信号１２を送出すれば、割込可である場合
には割込要求可信号２１とダイレクト・メモリ・アクセ
ス情報２２がそのプロセッサ３よりデータ・チャネル６
に送出されることになる。
ダイレクト・メモリ・アクセス情報２２より割込を受付
したプロセッサはもとより固有メモリでのアクセス開始
メモリ番地がデータ・チャネル６にて知れるものである
。
したプロセッサはもとより固有メモリでのアクセス開始
メモリ番地がデータ・チャネル６にて知れるものである
。
そこでデータ・チャネル６はダイレクト・メモリ・アク
セス情報２２に従って共通バスアクセス要求信号２３を
送出した後、プロセッサ３からの共通バスアクセス可信
号２４を受信するところとなり、この後はアクセスすべ
きメモリ１に対してメモリ要求信号２５を送出するとこ
ろとなるものである。
セス情報２２に従って共通バスアクセス要求信号２３を
送出した後、プロセッサ３からの共通バスアクセス可信
号２４を受信するところとなり、この後はアクセスすべ
きメモリ１に対してメモリ要求信号２５を送出するとこ
ろとなるものである。
これに対しメモリ要求信号２６がメモリ１より送出され
ると、バス接続部１５のトライステート・バツファがバ
ス切替信号１９とメモリ要求可信号２６とからイネーブ
ルとなり、共通バス４とメモリバス２とが接続されるも
のである。
ると、バス接続部１５のトライステート・バツファがバ
ス切替信号１９とメモリ要求可信号２６とからイネーブ
ルとなり、共通バス４とメモリバス２とが接続されるも
のである。
即ち、データ・チャネル６はバス切替を制御しつつ、メ
モリ１があたかも共通バス４に接続されているがごとく
にしてダイレクト・メモリ・アクセスによりデータ転送
を行ない得るものである。
モリ１があたかも共通バス４に接続されているがごとく
にしてダイレクト・メモリ・アクセスによりデータ転送
を行ない得るものである。
以上からも明らかなように本発明は、メモリと外部入出
力装置とがダイレクトメモリ・アクセスによりデータ転
送し得るようにしたものである。
力装置とがダイレクトメモリ・アクセスによりデータ転
送し得るようにしたものである。
これにより、従来のマルチプロセッサ・システムにおい
ては不可能であった外部入出力装置とメモリとの間のダ
イレクト・メモリ・アクセスを可能となり、その結果各
プロセッサのデータ転送に要される処理時間が短縮され
、ひいてはマルチプロセッサ・システムの処理能力の向
上が図れることとなるものである。
ては不可能であった外部入出力装置とメモリとの間のダ
イレクト・メモリ・アクセスを可能となり、その結果各
プロセッサのデータ転送に要される処理時間が短縮され
、ひいてはマルチプロセッサ・システムの処理能力の向
上が図れることとなるものである。
【図面の簡単な説明】
第１図は従来のマルチプロセッサ・システムを示すブロ
ック図、第２図は上記のシステムにおけるデータ転送制
御シーケンス図、第３図は本発明に係るマルチプロセッ
サ・システムの一例を示すブロック図、第４図は第３図
に示すバス接続部の詳細回路図、第５図は本発明による
データ転送制御シーケンス図である。 １・・・・・・メモリ、２・・・・・・メモリバス、３
・・・・・・プロセッサ、４・・・・・・共通バス、５
・・・・・・共通メモリ、６・・・・・・データ・チャ
ネル １５・・・・・・バス接続部。
ック図、第２図は上記のシステムにおけるデータ転送制
御シーケンス図、第３図は本発明に係るマルチプロセッ
サ・システムの一例を示すブロック図、第４図は第３図
に示すバス接続部の詳細回路図、第５図は本発明による
データ転送制御シーケンス図である。 １・・・・・・メモリ、２・・・・・・メモリバス、３
・・・・・・プロセッサ、４・・・・・・共通バス、５
・・・・・・共通メモリ、６・・・・・・データ・チャ
ネル １５・・・・・・バス接続部。
Claims (1)
- １ 各々固有のメモリを有する複数のプロセッサが、共
通バスを介しプロセッサ共通メモリおよび外部入出力装
置を接続収容してなるマルチプロセッサ・システムにお
ける外部入出力装置、固有メモリ間ダイレクトメモリ・
アクセス方式にして、外部入出力装置にて固有のメモリ
との間でデータ入出力転送要求が生じた際該装置より選
択されたプロセッサに割込をかける一方、該プロセッサ
は該割込を受付した場合にはメモリ指定を上記外部入出
力装置に通知するようにし、以降該装置は、プロセッサ
対応に設けられ、且つ共通バスと固有のメモリとの間に
設けられている転送方向制御可とされたスイッチとして
のバス接続部を介し、プロセッサとは独立に割込処理に
より指定された固有のメモリとの間でダイレクトメモリ
・アクセスで入出力データ転送を行なうことを特徴とす
るマルチプロセッサ・システムにおけるダイレクトメモ
リ・アクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53040396A JPS5836380B2 (ja) | 1978-04-07 | 1978-04-07 | マルチプロセツサ・システムにおけるダイレクト・メモリ・アクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53040396A JPS5836380B2 (ja) | 1978-04-07 | 1978-04-07 | マルチプロセツサ・システムにおけるダイレクト・メモリ・アクセス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54133042A JPS54133042A (en) | 1979-10-16 |
| JPS5836380B2 true JPS5836380B2 (ja) | 1983-08-09 |
Family
ID=12579498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53040396A Expired JPS5836380B2 (ja) | 1978-04-07 | 1978-04-07 | マルチプロセツサ・システムにおけるダイレクト・メモリ・アクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5836380B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60151769A (ja) * | 1984-01-19 | 1985-08-09 | Fujitsu Ltd | バス制御方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5215242A (en) * | 1975-07-28 | 1977-02-04 | Nec Corp | Mutual communication system among processors |
-
1978
- 1978-04-07 JP JP53040396A patent/JPS5836380B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5215242A (en) * | 1975-07-28 | 1977-02-04 | Nec Corp | Mutual communication system among processors |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54133042A (en) | 1979-10-16 |
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