JPS58220542A - デ−タ通信インタフエ−ス回路 - Google Patents
デ−タ通信インタフエ−ス回路Info
- Publication number
- JPS58220542A JPS58220542A JP57104463A JP10446382A JPS58220542A JP S58220542 A JPS58220542 A JP S58220542A JP 57104463 A JP57104463 A JP 57104463A JP 10446382 A JP10446382 A JP 10446382A JP S58220542 A JPS58220542 A JP S58220542A
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- JP
- Japan
- Prior art keywords
- data
- circuit
- host
- communication interface
- data communication
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はコンピュータを用いたデータ通信において、コ
ンピュータのバスに接続されるデータ通信インタフェー
ス回路に関するものである。
ンピュータのバスに接続されるデータ通信インタフェー
ス回路に関するものである。
従来知られているデータ通信インタフェース回路の第１
の例として、コンピュータのパスに直接接続される通信
インタフェース用集積回路と若干の付加回路等で構成さ
れる場合について述べる。
の例として、コンピュータのパスに直接接続される通信
インタフェース用集積回路と若干の付加回路等で構成さ
れる場合について述べる。
送信動作においてはコンピュータの語長（８ビツトある
いは１６ビツト等）と等しい並列データを前記通信イン
タフェース用集積回路へ送出し、並列直列変換後、同期
符号等が付加され回線の伝送速度で送出される。一方受
信動作においては前記送信動作と逆の動作が実行される
。このデータ通信インタフェース回路では、回線のデー
タがコンピュータの語長を単位としてコンピュータから
アクセスされ、そのつど割込等によりコンピータへ入出
力する必要があるため、ソフトウェアによる制御実行時
のオーバヘッドが多大であるという欠点を有していた。
いは１６ビツト等）と等しい並列データを前記通信イン
タフェース用集積回路へ送出し、並列直列変換後、同期
符号等が付加され回線の伝送速度で送出される。一方受
信動作においては前記送信動作と逆の動作が実行される
。このデータ通信インタフェース回路では、回線のデー
タがコンピュータの語長を単位としてコンピュータから
アクセスされ、そのつど割込等によりコンピータへ入出
力する必要があるため、ソフトウェアによる制御実行時
のオーバヘッドが多大であるという欠点を有していた。
さらに従来知られているデータ通信インタフェース回路
の第２の例を第１図に示す。このインタフェース回路は
内部にプロセッサｌをもち、固定記憶回路２内の制御プ
ログラムによシ伝送制御手順を実行する。従ってバス（
アドレスバス９１データバス１０ 、１７０Ｖｆ’、
１１０Ｒ’）を介して接続されるホストコンピュータと
回線とのデータ送受は前記第１の例の如きホストコンピ
ータの語長を単位とするのではなく、伝送制御手順上の
テキスト（文字列）のレベルで行なわれる。従って第１
の例の如きソフトウェアのオーバヘッドの低減が可能と
なる。つｔシ、半二重動作においては、テキストに対す
るレスポンスを受けとらない限り次のテキストを送信で
きない。従って送信時では、ホスト側がバッファメモリ
６へ送信データを順次書き込み、その終了後プロセッサ
１が前記バッファメモリ６から順次読み出して回線へ送
出し、受信時ではプロセッサ１が回線からの受信データ
を前記バッファメモリ６へ書き込み、受信データの終了
後ホスト側から前椰バッファメモリ６の内容を読み出す
ことになるすこのような動作ではホヘト側からのアクセ
スとプロセッサ１からのアクセスが同時に発生しない。
の第２の例を第１図に示す。このインタフェース回路は
内部にプロセッサｌをもち、固定記憶回路２内の制御プ
ログラムによシ伝送制御手順を実行する。従ってバス（
アドレスバス９１データバス１０ 、１７０Ｖｆ’、
１１０Ｒ’）を介して接続されるホストコンピュータと
回線とのデータ送受は前記第１の例の如きホストコンピ
ータの語長を単位とするのではなく、伝送制御手順上の
テキスト（文字列）のレベルで行なわれる。従って第１
の例の如きソフトウェアのオーバヘッドの低減が可能と
なる。つｔシ、半二重動作においては、テキストに対す
るレスポンスを受けとらない限り次のテキストを送信で
きない。従って送信時では、ホスト側がバッファメモリ
６へ送信データを順次書き込み、その終了後プロセッサ
１が前記バッファメモリ６から順次読み出して回線へ送
出し、受信時ではプロセッサ１が回線からの受信データ
を前記バッファメモリ６へ書き込み、受信データの終了
後ホスト側から前椰バッファメモリ６の内容を読み出す
ことになるすこのような動作ではホヘト側からのアクセ
スとプロセッサ１からのアクセスが同時に発生しない。
従って前記バッファメモリ６においては、単にホストと
プロセッサｌのアドレスと誓き込みパルスを切替えるだ
けで構成することが可能である。
プロセッサｌのアドレスと誓き込みパルスを切替えるだ
けで構成することが可能である。
しかしながら第１図の例ではプロセッサ１が制御実行す
るためにその°作業エリアとなる作業エリア記憶回路３
が必要となシ、バッファメモリ６と合せて２つのデータ
記憶回路を有していた。
るためにその°作業エリアとなる作業エリア記憶回路３
が必要となシ、バッファメモリ６と合せて２つのデータ
記憶回路を有していた。
本発明の目的は前記第１の例におけるソフトウェアのオ
ーバヘッドを低減させ、さらに第２の例における２つの
データ記憶回路を１つにすること。
ーバヘッドを低減させ、さらに第２の例における２つの
データ記憶回路を１つにすること。
によシバ−ドウエア量を減少させることが可能なデータ
通信インタフェース回路を提供することにある。
通信インタフェース回路を提供することにある。
本発明であるデータ通信インタフェース回路は、半二重
動作であることに着目して、その伝送制御手順の制御プ
ログラムを固冗記憶回路に収容し、論理動作の作業エリ
ア及び送受信データを共通にデータ記憶回ｗｌ″に記１
誓し、制御回路（ブ・セ、す）の制御実行によシ前記デ
ータ記憶回路を送受信データのバッファ領域としてデー
タ通信を行うようにしたものである。
動作であることに着目して、その伝送制御手順の制御プ
ログラムを固冗記憶回路に収容し、論理動作の作業エリ
ア及び送受信データを共通にデータ記憶回ｗｌ″に記１
誓し、制御回路（ブ・セ、す）の制御実行によシ前記デ
ータ記憶回路を送受信データのバッファ領域としてデー
タ通信を行うようにしたものである。
次に本発明の詳細な説明する。第２図は本発明によるデ
ータ通信インタフェース回路の一実施例である。第２図
において、バス（アドレスバス１９、データバス２０
、 ｌ１０Ｗ’、 １１０Ｒ’）を介して接続されるホ
ストコンピュータ（以下ホストという）からの送信要求
及び回線からの受信データがないときはプロセ、す１１
はデータ記憶回路１６内のＲＡＭ（ランダムアクセスメ
モリ）を参照しない命令を実行しながらそれらを待って
いるとする。送信要求があるときはアドレスバス１９と
データバス２０とｌ１０Ｗ’ を用いてホスト側からデ
ータ記憶回路１６へ送信データが書き込まれ、その終了
後ホスト側から何らかの手段（例えば割込み等）によシ
プロセ、す１１へその旨通知される。
ータ通信インタフェース回路の一実施例である。第２図
において、バス（アドレスバス１９、データバス２０
、 ｌ１０Ｗ’、 １１０Ｒ’）を介して接続されるホ
ストコンピュータ（以下ホストという）からの送信要求
及び回線からの受信データがないときはプロセ、す１１
はデータ記憶回路１６内のＲＡＭ（ランダムアクセスメ
モリ）を参照しない命令を実行しながらそれらを待って
いるとする。送信要求があるときはアドレスバス１９と
データバス２０とｌ１０Ｗ’ を用いてホスト側からデ
ータ記憶回路１６へ送信データが書き込まれ、その終了
後ホスト側から何らかの手段（例えば割込み等）によシ
プロセ、す１１へその旨通知される。
これ以後データ記憶回路１６において、アクセス切替信
号１８をプロセッサ１１によって反転させ、プロセ、す
１１がアクセス可能となるようにし、データ記憶回路１
６からデータを読み出して回線へ送υ出す。受信時では
前述の動作と逆を行えば良いが、ホストが受信データを
すべて読み終ったときホストから割込み等を用いてプロ
セッサ１１へ通知すれば、プロセッサ１１は送信要求あ
るいは受信データ待ちの元の状態に復帰することが可能
となる。
号１８をプロセッサ１１によって反転させ、プロセ、す
１１がアクセス可能となるようにし、データ記憶回路１
６からデータを読み出して回線へ送υ出す。受信時では
前述の動作と逆を行えば良いが、ホストが受信データを
すべて読み終ったときホストから割込み等を用いてプロ
セッサ１１へ通知すれば、プロセッサ１１は送信要求あ
るいは受信データ待ちの元の状態に復帰することが可能
となる。
以上のような動作ではプロセッサ１１がデータ記憶回路
１６へのアクセス時、すなわち回線とのデータの送受を
実行しているときのみ作業エリアを必要とし、それ以外
のときは作業エリアを必要としない。従って送受信デー
タバッファ（域と作業エリアを共通のＲＡＭ（データ記
憶回路１６）によって実現できるのである。
１６へのアクセス時、すなわち回線とのデータの送受を
実行しているときのみ作業エリアを必要とし、それ以外
のときは作業エリアを必要としない。従って送受信デー
タバッファ（域と作業エリアを共通のＲＡＭ（データ記
憶回路１６）によって実現できるのである。
以上の説明から明らかなように本発明によるデータ通信
インタフェース回路によれば、従来回路構成に比ベホス
トのソフトウェアオーバヘッドを低減させ、かつＦＬＡ
Ｍを共通にもつことによりハードウェアの減少を図るこ
とが可能となる。
インタフェース回路によれば、従来回路構成に比ベホス
トのソフトウェアオーバヘッドを低減させ、かつＦＬＡ
Ｍを共通にもつことによりハードウェアの減少を図るこ
とが可能となる。
【図面の簡単な説明】
第１図は従来のデータ通信インタフェース回路を示すブ
ロック図、第２図は本発明によるデータ通信インタフェ
ース回路の芙施例を示すブロック図である。 １・・・・・・プロセッサ（制御回路）、２・・・・・
固定記憶回路、３・・・・・・作業エリア記憶回路、４
・・・・・・通信インタフェース、５・・・・・・アク
セス選択回路、６・・・・・・バッファメモリ、７・・
・・・・双方向バッファ、８・・・・・・アクセス切替
信号、９・・・・・・アドレスバス（ホスト）、１０・
・・・・・データバス（ホスト）、１１・・・・・プロ
セッサ（制御回路）、１２・・・・・・固定記憶回路。 １４・・・・・・通信インタフェース、１５・・・・・
・アクセス選択回路、１６・・・・・・データ記憶回路
、１７・・・・・・双方向バッファ％ １８・・・・・
・アクセス切替信号、１９・・・・・・アドレスバス（
ホスト）、２０・・・・・・データバス（ホスト）。
ロック図、第２図は本発明によるデータ通信インタフェ
ース回路の芙施例を示すブロック図である。 １・・・・・・プロセッサ（制御回路）、２・・・・・
固定記憶回路、３・・・・・・作業エリア記憶回路、４
・・・・・・通信インタフェース、５・・・・・・アク
セス選択回路、６・・・・・・バッファメモリ、７・・
・・・・双方向バッファ、８・・・・・・アクセス切替
信号、９・・・・・・アドレスバス（ホスト）、１０・
・・・・・データバス（ホスト）、１１・・・・・プロ
セッサ（制御回路）、１２・・・・・・固定記憶回路。 １４・・・・・・通信インタフェース、１５・・・・・
・アクセス選択回路、１６・・・・・・データ記憶回路
、１７・・・・・・双方向バッファ％ １８・・・・・
・アクセス切替信号、１９・・・・・・アドレスバス（
ホスト）、２０・・・・・・データバス（ホスト）。
Claims (1)
- 送信と受信を同時に行なわない半二重動作のデータ通信
において、伝送制御手順の制御プログラムを記憶する固
定記憶回路と、前記制御プログラムによシ論理動作を制
御実行する制御回路と、論理動作の作業エリア及び送受
信データを共通に記憶するデータ記憶回路とを有し、前
記データ記憶回路を送受信データのバッファ領域として
データ通信を行うことを特徴とするデータ通信インタフ
ェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57104463A JPS58220542A (ja) | 1982-06-17 | 1982-06-17 | デ−タ通信インタフエ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57104463A JPS58220542A (ja) | 1982-06-17 | 1982-06-17 | デ−タ通信インタフエ−ス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58220542A true JPS58220542A (ja) | 1983-12-22 |
Family
ID=14381277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57104463A Pending JPS58220542A (ja) | 1982-06-17 | 1982-06-17 | デ−タ通信インタフエ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58220542A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100498901B1 (ko) * | 1997-08-30 | 2005-09-28 | 삼성전자주식회사 | 컴퓨터와 하드웨어장치간 인터페이스장치 |
-
1982
- 1982-06-17 JP JP57104463A patent/JPS58220542A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100498901B1 (ko) * | 1997-08-30 | 2005-09-28 | 삼성전자주식회사 | 컴퓨터와 하드웨어장치간 인터페이스장치 |
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