JPS582436B2 - メモリの駆動方法 - Google Patents

Description

【発明の詳細な説明】 この発明はメタルーシリコンナイトライドーシリコンオ
キサイドーセミコンダクタ（Ｍｅｔａｌ ｓｉｌｉｃｏ
ｎ Ｎｉｔｒｉｄｅ ｓｉｌｉｃｏｎ Ｏｘｉｄｅ Ｓ
ｅｍｉｃｏｎｄｕ−ｃｔｏｒ：以下、ＭＮＯＳと略称す
る。

）トランジスタ等で構成される電気的に書き換え可能な
リードオンリイメモリ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ａ
ｌｔｅｒｎａｂｌｅ Ｒｅａｄ Ｑｎｌｙ Ｍｅｍｏｒ
ｙ：以下、ＥＡＲＯＭと略称する。

）の部分消去時における駆動方法に関するものである。

ＥＡＲＯＭのメモリセルに使用されるＭＮＯＳトランジ
スタの断面構造を第１図に示す。

第１図において、１Ａはゲート電極、１Ｂは窒化珪素Ｓ
ｉ３Ｎ４からなる層、１Ｃは酸化珪素ＳｉＯ２からなる
層、１Ｄはソース、１Ｅはドレイン、１Ｆはサブストレ
ート、１Ｇは基板をあらわす。

このＭＮＯＳトランジスタのゲート１Ａに電位Ｖｐを与
え、サブストレートＩＦ，ソースＩＤ、ドレイン１Ｅに
それぞれＯボルトを与えると、酸化珪素ＳｉＯ。

の層１Ｃと窒化珪素Ｓ１３Ｎ４の層１Ｂの境界に電荷が
トラップ（ｔｒａｐ）される。

例えば、あるＮチャネルＭＮＯＳトランジスタではＶｐ
として＋２５ボルトを与えると電子が１ＣのＳｉＱ２と
１ＢのＳｉ３Ｎ４の境界にトラツプされる。

以下この状態をメモリに書き込んだ状態と呼び、論理″
１”の記憶状態とする。

また、ゲート１人に０ボルト、サブストレート１Ｆに電
圧Ｖｐ１ソース１Ｄおよびドレイン１Ｅはそれぞれ開放
の状態にすると１Ｃの酸化珪素ＳｉＯ２Ｏ層１Ｃと窒化
珪素Ｓｉ３Ｎ４の層１Ｂの境界にトラツプされていた電
荷はなくなる。

以下この状態をメモリを消去した状態と呼び、論理”０
”の記憶状態とする。

このＭＮＯＳトランジスタのゲートＩＡとサブストレー
ト１Ｆの間に電位差がない場合は、当然メモリの内容に
変化は起らず、また、ゲート１Ａに電圧Ｖｐが与えられ
、サブストレートＩＦにＯボルトが与えられても、ソー
スＩＤ，およびドレイン１Ｅにある電圧Ｖｗｄが与えら
れている場合にはメモリの記憶状態の変化（論理“０”
の状態から論理”１”への変化、あるいはその逆）は生
じない。

例えばあるＮチャネルＭＮＯＳトランジスタでＶｐ＝２
５ボルト、Ｖｗｄ＝２０ボルトが与えられた場合がこれ
に相当する。

なお、ソース１Ｄおよびドレイン１Ｅに電圧Ｖｗｄが与
えられてもゲートＩＡに０ボルト、サブストレート１Ｆ
に電圧Ｖｐが与えられた場合には構造より明らかなよう
に、メモリの内容は消去されてしまう。

このメモリセルがアレイ状に配列されてＩＣ化された場
合で、このメモリアレイ中の全部のメモリセルではなく
、メモリの中から選択した選択メモリセルの内容を消去
する場合、それ以外の非選択メモリセルにはその内容が
消去されないようなモード（非消去モード）の電圧が印
加されなければならない。

第２図は従来のメモリ駆動方法による信号のタイムチャ
ートで、あるメモリセルが消去状態にある時、他の非消
去状態のメモリセルに印加される信号の関係を示してい
る。

図において、Ｖ１はメモリに与えられる消去命令信号で
、この電圧が″１”のレベルにあるときは消去命令が出
ていてメモリ中の選択されたメモリセルが消去される。

ＶＡはゲート１Ａに与えられる電圧、ＶＢはサブストレ
ート１Ｆに与えられる電圧を示している。

すなわち、消去指令信号■１が論理”１”になると、
非選択メモリセルのゲートＩＡおよびサブストレート１
Ｆの電圧ＶＡおよびＶＢは同じ電圧Ｖ，になる（時刻Ｔ
Ｉ）。

そして、消去指令信号Ｖ１が論理６０”になると、非選
択メモリセルのゲート１Ａおよびサブストレート１Ｆの
電圧ＶＡおよびＶＢは０ボルトになる（時刻Ｔ２）。

なお、この時、非選択メモリセルのソース１Ｄおよびド
レイン１Ｅは開放状態にある。

第２図でわかるように非消去モードでは、ゲートＩＡと
サブストレート１Ｆの電圧は全く同じように変化するの
で、ゲート１Ａとサブストレート１Ｆ間には電位差を生
ぜず、したがってメモリセルの記憶状態には何の影響も
及ぼさない。

しかし、実際には、メモリセルのゲート１Ａとサブスト
レート１Ｆに同時に電圧Ｖｐを与えても、サブストレー
ト１Ｆと基板１Ｅ間のウエル容量等の影響で、第３図に
示すように、ゲート電圧ＶＡとサブストレート電圧ＶＢ
の変化には、わずかな時間差ｔｄを生じることが多い。

このｔｄ間の過渡状態ではゲート１Ａには電圧Ｖｐが与
えられ、サブストレート１ＦはＯボルトの状態であるの
で、メモリセルは瞬間的に書き込みの状態に陥る。

この時間差ｔｄは一般的には書き込みに要する時間Ｔｗ
に比べてかなり短いが、何回かこれが続くとこの電圧が
与えられた非選択メモリセルの記憶状態が変化する可能
性があり、ＥＡＲＯＭの記憶保持時間などの性能を下げ
ていた。

例えば、あるメモリセルで、第３図のようにゲート１人
の電圧の立上りがサブストレート１Ｆの電圧の立上りよ
りも時間差ｔｄ＝１００μＳｅＣだけ早いとし、メモリ
の書き込み時間Ｔｗ＝２５０２５００、すなわち、非選
択メモリセルでメモリセルの状態が論理″０”であった
にもかかわらず他のメモリセルを２５００回以上消去動
作すると消去されてはならない非選択メモリセルの状態
が論理“１”に変化してしまう。

この発明の目的は従来上述したようにＥＡＲＯＭの部分
消去時に生じていた、消去メモリセル以外の消去されて
はならない非選択メモリセルが瞬間的に書き込み状態や
消去状態に陥ることを防ぐメモリの駆動方法を提供する
ものである。

上記の目的を達成するためにこの発明では、従来と異な
るシーケンスでメモリセルの各端子に電圧を与えること
により、非選択メモリセルの記憶内容を変化させるモー
ドに陥ることを防いでいる，より具体的には前にも述べ
たように、ゲート電圧■ｐ１サブストレート電圧Ｏボル
ト、ソース及びドレイン電圧Ｖｗｄのときには、メモリ
セルに蓄えられている記憶内容には何の変化も起らない
ということを利用して、消去命令が与えられると選択さ
れ消去される選択メモリセル以外の消去されない非選択
メモリセルでは、まずソース１Ｄに電位Ｖｗｄを与え、
しかる後にゲート１Ａに電圧Ｖｐを与え、次にサブスト
レート１Ｆの電圧をＶｐとし、消去命令がなくなったと
きも、まず、ソース１Ｄの電位をＶｗｄとし、しかる後
にサブストレート１Ｆの電位をＶｐからＯボルトに変化
させ、次にゲート１Ａの電位をＯボルトに変化させると
いうように、過渡的にゲート１Ａに電圧ｖｐ１サブスト
レート１Ｆに０ボルトが与えられるときでも、ソース１
Ｄ及びドレイン１Ｅの電圧はＶｗｄにしてメモリの記憶
内容の変化を防止するものである。

第４図はこの発明による駆動方法の原理を説明するタイ
ムチャートである。

図において、Ｖ１は消去命令であり第２図と同じである
。

ＶＣはソース１Ｄ及びドレイン１Ｅの電圧、■Ａおよび
ＶＢはそれぞれゲートＩＡおよびサブストレート１Ｆの
電圧である。

第４図でわかるように、この発明では、消去命令信号■
１が与えられ、このｖ１が論理゛０”の状態から“１”
の状態に変化すると、消去されない非選択メモリでは続
いてソース１Ｄ及びドレインに電圧ＶＣとして電圧Ｖｗ
ｄが与えられ、しかる後にゲートＩＡの電圧ＶＡとして
電圧Ｖｐが与えられ、続いてサブストレート１Ｆの電圧
ＶＢとして電圧Ｖｐが与えられ、その後ソース１Ｄ及び
ドレイン１Ｅは消去状態におけるソース、ドレインと同
じ状態にする。

消去命令信号Ｖ１が″１”から″０”になるときも″０
”から″１”に変化した場合と同様にソース及びドレイ
ン電位ＶＣがＶｗｄとなった後にサブストレート電圧Ｖ
Ｂが０ボルトとなり、その後にゲート電圧ＶＡが０ボル
トとなり、その後、ソース電圧が０ボルトとなる。

このシーケンスにより、ゲート電圧とサブストレート電
圧に電位差Ｖｐがある場合でも、ソース及びドレインの
電圧ＶＣはＶｗｄとなっているのでメモリセルの論理状
態に対する影響はない。

以下、この発明を実施例により詳細に説明する。

第５図はこの発明による駆動方法を実現する駆動回路の
一実施例を示す回路図であり、図において、１は消去命
令入力端子、２はエクスクルーシブオアゲート（以下Ｅ
ＯＲと略称する。

）、１２はオアゲート、１Ｔはアンドゲート、２５はイ
ンバータ、５，１４，２１，２４．２７はスイッチ、８
はＤラツチを示す。

第６図は第５図の回路各部の電圧のタイムチャートでＶ
の次の数字がそれぞれの端子に対応しているスイッチ５
，１４，２１，２４，２７はすべて論理”１”のときオ
ン（ＯＮ）となり、“０”でオフ（ＯＦＦ）となる。

Ｄラツチ８は、クロツク端子９に”１”が与えられてい
るときは人力端子１０に与えられた値をそのまま出力端
子１１から出力し、クロツク端子９に”０”が与えられ
た時は、その”Ｏ”が与えられる直前の入力の値を保持
し、出力端子１１から出力するものである。

５３〜５５はセンサを示し、センサ５３は人力端子５６
に電圧Ｖｗｄが与えられた場合に出力端子５７に”１″
を出力し、”０″ボルトが与えられた場合は”０″を出
力する。

センサ５４，５５は人力端子５８，５９に電圧Ｖｐが与
えられた場合に出力端子８０，８１に゛１”を出力し、
人力端子５８，５９が０ボルトの場合は出力端子８０．
８１に″０”を出力する。

端子１には消去命令が与えられ、その状態を第６図Ｖ１
に示す。

ＥＯＲ２の一方の入力端子は端子１に接続される。

今、ＥＯＲ２の他方の人力端子３が゛０”であったとす
ると、ＥＯＲ２の出力端子４に“１”が出力されてスイ
ッチ５がオン（ＯＮ）となる。

端子６には電圧Ｖｗｄが与えられているのでメモリセル
５０のソース７に電圧Ｖｗｄが与えられ、Ｄラツチ８の
クロツク端子９に″１″が与えられる。

Ｄラツチ８の人力端子１０は端子１に接続されているの
で出力端子１１にも”１”が出力される。

出力端子１１はオアゲート１２の一方の人力端子に接続
されているので、オアゲート１２の出力端子１３に”１
″が出力される。

よってスイッチ１４がＯＮとなる。端子１５にはメモリ
セル５０が消去状態のときにはＯボルト、非消去状態の
ときには電圧Ｖｐが与えられる。

今、端子１５に非消去状態の電圧Ｖｐが与えられると、
メモリセル５０のゲート１６には電圧Ｖｐが与えられ、
センサ５５の出力８１も″１”となる。

アンドゲート１７の一方の人力端子１８はセンサ５５の
出力８１と結合され、他方の人力端子１９はＤラツチ８
の出力端子１１と接続されているので、その出力端子２
０に″１″が出され、スイッチ２１がＯＮとなる。

端子２２には電圧Ｖｐが与えられていて、スイッチ２１
がＯＮとなることにより、メモリセル５０のサブストレ
ート２３に電圧Ｖｐが与えられる。

スイッチ２４には端子１からの消去命令が与えられてい
るのでこれがＯＮとなり、ＥＯＲ２の人力端子３に”１
”が与えられる。

これにより、ＥＯＲの２つの入力端子１，３の電圧が共
に“１”となり、その出力端子４の出力は“０″となる
。

スイッチ５はこれによりＯＦＦとなり、メモリセル５０
のソース電圧はＯボルトになる。

次に消去命令がなくなったとき、すなわち、■１力ぜ１
″のレベルから“０″のレベルになったときの第５図の
回路の説明を行う。

端子１の電圧は“Ｏ”レベルに落ちるので、ＥＯＲ２の
一方の人力端子は゛０”となり、他方の人力端子３は″
１”であるので、ＥＯＲ２の出力端子４には”ｌ”が出
力され、スイッチ５はＯＮとなる。

これにより、メモリセル５０のソース７には電圧Ｖｗｄ
が与えられ、Ｄラツチ８のクロツク端子９には”１”が
与えられる。

Ｄラツチ８の人力端子１０には゛０”が与えられるので
その出力端子１１には″０”が出力される。

それにより、アンドゲート１７の出力端子２０が”Ｑ”
となり、スイッチ２１はＯＦＦとなり、メモリセル５０
のサブストレート２３の電圧が０ボルトとなり、ＯＲ１
ゲート１２の２つの人力端子のレベルが”０”となるの
で、その出力端子１３も゛０”となり、スイッチ１４は
ＯＦＦとなるので、メモリセル５０のゲート１６もＯボ
ルトとなる。

インバータ２５の入力端子は入力端子１に接続されてい
るので、？その出力端子には″１″が出力されスイッチ
２７がＯＮとなる、よってＥＯＲ２の人力端子３も”０
゛となり、その出力端子４も″０”となり、スイッチ５
がＯＦＦとなってメモリセル５０のリース電圧が０ボル
トとなる。

このシーケンスを見てわかるように、非選択状態ではど
の瞬間をとってもメモリセルの記憶内容を書き換えるモ
ードの電圧が与えられることはない。

すなわち前にも述べたようにこの発明はソース、ドレイ
ンに電圧Ｖｗｄが与えられていれば、νゲートに電圧Ｖ
Ｐ、サブストレートにＯボルトが与えられても、メモリ
セルの記憶内容には何ら影響を及ぼさないということを
利用したものである。

なお、これら一連のシーケンスはメモリアレイ中のメモ
リセル全部について満足されなければならないものであ
るから、伝送線線中の信号の遅延時間を考慮に入れない
と、一部のメモリセルではこの順序が守られないことも
考えられる。

このため一例として第７図の実施例に示すごとくメモリ
アレイ部の電圧源とは反対側にセンス回路を設け伝送さ
れて来た信号がメモリアレイ全部に伝わったということ
を検知してから次の動作に移るという方法が考えられる
。

第７図において、９０はメモリＩｃの基板全体、９４は
メモリセルの単体を示している。

端子９１はサブストレートに接続され、基板全体のトラ
ンジスタのサブストレートに電気的に結合されている。

端子２２には電圧Ｖｐが与えられスイッチ２１がＯＮに
なることによりサブストレートに電圧Ｖｐが与えられる
。

第７図に示すように基板の端子９１とは反対側のサブス
トレートには端子９２があり、センサ５４に結合されて
いる。

信号線９３は縦一列のトランジスタのソースに接続され
、一方の端子９５はスイッチ４５に接続され、端子６に
は電圧Ｖｗｄが与えられている。

信号線９３の他方の端子９６にはセンサ５３が接続され
ている。

信号線３１は横方向の一列のトランジスタのそれぞれの
ゲートに接続され、その一方の端子９８はスイッチ１４
に接続されている。

端子１５には消去状態のときにＯボルト、非消去状態の
とき電圧Ｖｐが与えられる。

したがってセンサを単に信号線３１に接続しただけでは
、消去状態の場合、信号線３１は０ボルトのままで変化
せず、信号が伝達したということを感知できない。

そこで消去電圧が与えられるゲートの信号線は１本であ
ることを利用して、もう１本のアレイの信号線３２と信
号線３１の出力の論理和をとることにより、たとえ２本
の信号線のうち１本の信号線が消去モードであっても信
号の伝達を感知することを可能とした。

これらセンサ５３〜５５を電源と反対側に設けることに
よりメモリアレイ全部のメモリセルに信号が伝わったと
いうことを検知することが可能となった。

分述べたのは信号が各メモリセルに伝わったということ
を検知してから次のシーケンスに移るという方式である
が、あらかじめ伝達に必要な時間を計算して、その時間
間隔をおいて次のシーケンスに移行することも可能であ
る。

その例を次に示す。

第８図は本発明による駆動方法を実現する回路の他の実
施例、第９図は第８図の回路のタイムチャートで、■の
次の番号は第８図の回路の各部の番号に対応している。

第８図の４１〜４３はシフトレジスタで人力端子４０に
与えられた情報はクロックパルスが与えられる毎にシフ
トレジスタ４１〜４３の方に送られて行く。

人力端子４０にはメモリの消去命令が人力される。

人力端子４０に与えられる消去命令とシフトレジスタ４
１〜４３の出力Ｖ４４〜Ｖ４６の時間関係を第９図にそ
れぞれ示す。

シフトレジスタ４１の出力Ｖ４４とシフトレジスタ４３
の出力Ｖ４６をオアゲート４７の人力に加えることによ
り出力Ｖ４８を得る。

出力Ｖ４８はスイッチ４９をＯＮ，ＯＦＦする。

スイッチはすべて論理″１”のときＯＮになる。

端子６０には電圧Ｖｗｄが与えられている。

スイッチ４９がＯＮとなるとメモリセル５０のソース７
にＶｗｄが与えられる。

シフトレジスタ４２の出力４５はスイッチ６１に加えら
れる。

人力端子６２にはメモリセル５０が消去モードのときは
Ｏボルトが与えられ、非消去モードのときには電圧Ｖｐ
が与えられる。

シフトレジスタ４１と４３の出力４４と４６はアンドゲ
ート６３にも加えられ、その出力Ｖ６４はスイッチ６５
をＯＮ，ＯＦＦする。

人力端子６６には電圧Ｖｐが与えられていて、スイッチ
６５がＯＮになるとメモリセル５０のサブストレート２
３に電圧Ｖｐが与えられる。

このようにして、第９図Ｖ４８，Ｖ４５，Ｖ６４に示す
ようにメモリセル５０のソース７、ゲート１６、サブス
トレート２３に与えられる電圧のシーケンスが作られる
。

以上説明したごとくこの発明によれば、メモリセル各端
子に与える電圧のシーケンスをコントロールすることに
より、メモリの部分消去時に非消去メモリセルの記憶内
容を変更するような電圧モードがメモリセルに与えられ
ることを防止でき、したがってメモリの記憶保持時間の
向上が計れるものである。

【図面の簡単な説明】

第１図はＭＮＯＳトランジスタの断面構造、第２図、第
３図は従来の部分消去時に非消去メモリに与えられる電
圧のタイムチャート、第４図は本発明の原理を示すＭＮ
ＯＳ｝ランジスタの電圧のタイムチャート、第５図は本
発明による駆動方法を実現する駆動回路の一実施例の構
成図、第６図は第５図の回路の各部の電圧のタイムチャ
ート、第７図は第５図の実施例におけるセンサの配列例
を示す構成図、第８図は本発明による駆動方法を実現す
る駆動回路の他の実施例の構成図、第９図は第８図の回
路の各部の電圧のタイムチャートを示す。 １Ａ・・・ゲート、１Ｆ・・・サブストレート、２・・
・エクスクルーシブオアゲート、８・・・Ｄラツチ、５
０・・・メモリセル、９ｏ・・・メモリＩＣの基板全体
、５３〜５５・・・センサ、４１〜４３・・・シフトレ
ジス夕。

Claims (1)

1. 【特許請求の範囲】 １ 少くともゲート、サブストレート、ソースを有し、
   サブストレートとソースの電位は同電位で、このサブス
   トレート及びソースとゲートの電位差がＶｐである場合
   に書き込みがなされ、ゲートとサブストレートの電位差
   がｖＰである場合には記憶内容が消去され、サブストレ
   ートとゲートの電位差が■Ｐであり、サブストレートと
   ソースの電位差が■ｗｄであるときには記憶状態の変化
   を阻止するように構成したメモリにおいて、部分消去時
   に、非消去メモリセルのソースの電位を電圧Ｖｗｄだけ
   変化せしめた後、該メモリセルのゲートおよびサブスト
   レートの電位を電圧Ｖｐだけ変化せしめ、ゲートとサブ
   ストレートの電位関係が記憶状態の変化を阻止するよう
   な電位関係にするようにしたことを特徴とするメモリの
   駆動方法。 ２ 少くともゲート、サブストレート、ソースを有し、
   サブストレートとソースの電位は同電位で、このサブス
   トレート及びソースとゲートの電位差が■Ｐである場合
   に書き込みがなされ、ゲートとサブストレートの電位差
   がＶｐである場合には記憶内容が消去され、サブストレ
   ートとゲートの電位差がＶｐであり、サブストレートと
   ソースの電位差がｖｗｄであるときには、記憶状態の変
   化を阻止するように構成したメモリにおいて、部分消去
   時の非消去メモリセルを、 （イ）ソースの電位をサブストレートの電位に比べてＶ
   Ｗｄだけ異ならしめるステップ、 （口）ゲートの電位をサブストレートの電位に比べてＶ
   ｐだけ異ならしめるステップ、 （ハ）サブストレートの電位をゲートの電位と同電位と
   するステップ、 で順次駆動せしめることを特徴とするメモリの駆動方法
   。 ３ 少くともゲート、サブストレート、ソースを有し、
   サブストレートとソースの電位は同電位で、このサブス
   トレート及びソースとゲートの電位差が■Ｐである場合
   に書き込みがなされ、ゲートとサブストレートの電位差
   がｖＰである場合には記憶内容が消去され、サブストレ
   ートとゲートの電位差が■Ｐであり、サブストレートと
   ソースの電位差が■ｗｄであるときには記憶状態の変化
   を阻止するように構成したメモリにおいて、部分消去時
   の非消去メモリセルを、 （イ）ソースの電位をサブストレートの電位に比べてｖ
   ｗｄ−ｖｐだけ異ならしめるステップ（０）サブストレ
   ートの電位をソースの電位に比べて■ｗｄだけ変化せし
   めるステップ （ハ）ゲートの電位をサブストレートの電位と同電位と
   するステップ で順次駆動せしめることを特徴とするメモリの駆動方法
   。