JPS58178454A - メモリ制御方式 - Google Patents
メモリ制御方式Info
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- JPS58178454A JPS58178454A JP6105282A JP6105282A JPS58178454A JP S58178454 A JPS58178454 A JP S58178454A JP 6105282 A JP6105282 A JP 6105282A JP 6105282 A JP6105282 A JP 6105282A JP S58178454 A JPS58178454 A JP S58178454A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の対象
本発明は、複数のＣＰＵ（中央処理装ｆｌｔ）および複
数のｌ０Ｐ（入出カプロセッサ）を含むフルチブロセノ
サシステムにおいテ、各フロセッサからの主記憶装置ア
クセスの方式に関するものである。
数のｌ０Ｐ（入出カプロセッサ）を含むフルチブロセノ
サシステムにおいテ、各フロセッサからの主記憶装置ア
クセスの方式に関するものである。
従来技術
マルチプロ１．セッサシステムは、プロセッサー主記憶
装置間のアドレス情報およびデータの転送路であるバス
の構造の相違からいくつかのタイプに分類されている（
参考文献：たとえばＰＨＩＬＩＰＨＥＮＳＬＯＷ編”
Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒｓ ａｎｄＰａｒａｌｌ
ｅｌ Ｐｒｏｃｅｓｓｉｎｇ″）。典型的なタイプの１
つはすべてのプロセッサと主記憶装置間を通じて単一の
バスを使用するものであり、他の典型的なタイプとして
各プロセッサー主記憶装置間のバスが独立している１ル
チバス構造のものがある。上べ［１′２つの両極端の中
間的な位１を占めるものとして、ＣＰＵ−主記憶装置間
のバスとＩ ＯＰ−主記憶装置間のバスとを分離するタ
イプが知られている。
装置間のアドレス情報およびデータの転送路であるバス
の構造の相違からいくつかのタイプに分類されている（
参考文献：たとえばＰＨＩＬＩＰＨＥＮＳＬＯＷ編”
Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒｓ ａｎｄＰａｒａｌｌ
ｅｌ Ｐｒｏｃｅｓｓｉｎｇ″）。典型的なタイプの１
つはすべてのプロセッサと主記憶装置間を通じて単一の
バスを使用するものであり、他の典型的なタイプとして
各プロセッサー主記憶装置間のバスが独立している１ル
チバス構造のものがある。上べ［１′２つの両極端の中
間的な位１を占めるものとして、ＣＰＵ−主記憶装置間
のバスとＩ ＯＰ−主記憶装置間のバスとを分離するタ
イプが知られている。
このようにＣＰＵ系とＩＯＰ系のバスを独立にするよう
なシステムにおいで、主記憶アクセス制御は通常全プロ
セッサ共通としアクセス制御の位相（リクエスト授受お
よびアドレス、データ位相等）は共通位相とするよう設
計される。
なシステムにおいで、主記憶アクセス制御は通常全プロ
セッサ共通としアクセス制御の位相（リクエスト授受お
よびアドレス、データ位相等）は共通位相とするよう設
計される。
その結果アクセス制御の位相は最遠プロセッサに合わせ
て決められるので、主記憶装置から近いプロセッサのア
クセスの制御位相に無駄時間が発生する。すなトち近い
プロセッサのみと主記憶装置間 アクセスが行えるのに対して、多数プロセッサカハスに
接続されるシステムでは近いプロセッサのアクセスタイ
ムが大きくなるという問題点が生じる。
て決められるので、主記憶装置から近いプロセッサのア
クセスの制御位相に無駄時間が発生する。すなトち近い
プロセッサのみと主記憶装置間 アクセスが行えるのに対して、多数プロセッサカハスに
接続されるシステムでは近いプロセッサのアクセスタイ
ムが大きくなるという問題点が生じる。
発明の目的
本発明は丘記問題点を解決するものである。
本発明は一群のプロセッサと主記憶装置との間に共通バ
スを有し、このようなプロセッサ群と共通バスとの系列
を少くとも２系列有するよつＹｘマルチプロセッサシス
テムを前提とする。
スを有し、このようなプロセッサ群と共通バスとの系列
を少くとも２系列有するよつＹｘマルチプロセッサシス
テムを前提とする。
たとえばＣＰＵ専用のバスとＩＯＰ専用のバスとを分離
するマルチプロセッサ構成がその例である。このような
システムにおいて、共通バス固有の情報転送遅延に従っ
てタイミング制御される主記憶アクセス要求処理回路（
後述の実施例で示す受付は回路４０．４１がこれに相当
する）を前記系列のプロセッサ群ごとに備えるメモリ制
御方式を本発明の要旨とする。たとえば上記のようにＣ
ＰＵ専用のバスとＩＯＰ専用のバスとを分離する場合に
は、２レベルの主記憶アクセス費求処理回路を備えるこ
とになる。
するマルチプロセッサ構成がその例である。このような
システムにおいて、共通バス固有の情報転送遅延に従っ
てタイミング制御される主記憶アクセス要求処理回路（
後述の実施例で示す受付は回路４０．４１がこれに相当
する）を前記系列のプロセッサ群ごとに備えるメモリ制
御方式を本発明の要旨とする。たとえば上記のようにＣ
ＰＵ専用のバスとＩＯＰ専用のバスとを分離する場合に
は、２レベルの主記憶アクセス費求処理回路を備えるこ
とになる。
以上本発明の効果として、バス長の短いプロセッサ群の
主記憶アクセスタイムが高速化される。
主記憶アクセスタイムが高速化される。
なお本発明の実施に当っては、次のような点を考慮する
のがよい。
のがよい。
（ａｌ 前記主記憶アクセス要求処理回路は、共通バ
スと主記憶装置との間の情報授受については全バス共通
位相でタイミング制御すると制御が単純になる。
スと主記憶装置との間の情報授受については全バス共通
位相でタイミング制御すると制御が単純になる。
（ｂ） プロセッサ間に生じる主記憶アクセス要求の
コンテンシロンの処理。例として、主８ｉ：！憶アクセ
ス要求処理（ロ）路ごとにそのアクセス要求の受付は開
始タイミング位相を違えるように設計するとともに１つ
の処理回路がそのアクセス要求を受付は処理中は、他の
処理回路のアクセス要求受付けを抑止する機能を備える
。さらに受付は開始タイミング位相間、すなわち上８註
記憶アクセス要求処理回路間に優先順位を設け、受付は
保留中の要求はこの優先１１１位に従って受付は制御を
する。たとえばＣＰＵに関する受付は回路とＩ ＯＰ
Ｋ関する受付は回路との間においては、後者の優先順位
を高くしておき、ＣＰＵからの要求と１０Ｐからの要求
とが同時に受付は保留になっているときには、ＩＯＰに
関する受付は回路はＩＯＰからの要求を優先するととも
にＣＰＵに関する受付は回路に対し受付けを抑止する。
コンテンシロンの処理。例として、主８ｉ：！憶アクセ
ス要求処理（ロ）路ごとにそのアクセス要求の受付は開
始タイミング位相を違えるように設計するとともに１つ
の処理回路がそのアクセス要求を受付は処理中は、他の
処理回路のアクセス要求受付けを抑止する機能を備える
。さらに受付は開始タイミング位相間、すなわち上８註
記憶アクセス要求処理回路間に優先順位を設け、受付は
保留中の要求はこの優先１１１位に従って受付は制御を
する。たとえばＣＰＵに関する受付は回路とＩ ＯＰ
Ｋ関する受付は回路との間においては、後者の優先順位
を高くしておき、ＣＰＵからの要求と１０Ｐからの要求
とが同時に受付は保留になっているときには、ＩＯＰに
関する受付は回路はＩＯＰからの要求を優先するととも
にＣＰＵに関する受付は回路に対し受付けを抑止する。
（Ｃ） 上記（ａｌ項の変形として、主配憶アクセス
要求回路は、主記憶装置から情報を読出し共通バスにの
せるときにはハミングチェックを伴うので、少くとも１
系列の共通バスについては、ハミング訂正前の情報を一
庁くのせるようにタイミング制御し、それ以外の場合に
は（ａ）項の原則に従って全バス共通位相でタイミング
制御をすることができる。
要求回路は、主記憶装置から情報を読出し共通バスにの
せるときにはハミングチェックを伴うので、少くとも１
系列の共通バスについては、ハミング訂正前の情報を一
庁くのせるようにタイミング制御し、それ以外の場合に
は（ａ）項の原則に従って全バス共通位相でタイミング
制御をすることができる。
発明の実施例
以下本発明の一実施例を説明する。第１図はプロセッサ
ー主記憶製蓋間のバス構造を示す図、第２図はプロセッ
サから主配憶装置へのリクエストに関する制御系統を示
す図である。第１図および第２図で１２．５．４はＩＯ
Ｐ、５．６はＣＰＵ、１００は主記憶装置（以下、単に
メモリと略す）を示す。１０はＬＯＰとメモリ間を接続
するバスで１１はＣＰＵとメモリ間のバスである。両バ
スともアドレス、データ（読出し、書込みデータで共用
）及び制御情報（部分書込みフラグ等）の各々に分かれ
た構造を持つ。信号線３１６３２、５３．３４ は各
々ｌ ＯＰ １．２．３．４からのメモリアクセス要求
信号線、同じり５５．３６は各々ＣＰＵ５．６からの同
要求償号馴である。プロセッサからメモリ１００へのノ
ζス情報は、選択回路２１でバス１０．１１のどちらか
が受付は回路４０．４１力）らの指示により選ばれてレ
ジスタ２２に取込まれる。
ー主記憶製蓋間のバス構造を示す図、第２図はプロセッ
サから主配憶装置へのリクエストに関する制御系統を示
す図である。第１図および第２図で１２．５．４はＩＯ
Ｐ、５．６はＣＰＵ、１００は主記憶装置（以下、単に
メモリと略す）を示す。１０はＬＯＰとメモリ間を接続
するバスで１１はＣＰＵとメモリ間のバスである。両バ
スともアドレス、データ（読出し、書込みデータで共用
）及び制御情報（部分書込みフラグ等）の各々に分かれ
た構造を持つ。信号線３１６３２、５３．３４ は各
々ｌ ＯＰ １．２．３．４からのメモリアクセス要求
信号線、同じり５５．３６は各々ＣＰＵ５．６からの同
要求償号馴である。プロセッサからメモリ１００へのノ
ζス情報は、選択回路２１でバス１０．１１のどちらか
が受付は回路４０．４１力）らの指示により選ばれてレ
ジスタ２２に取込まれる。
一方メモリからの読出しデー々ば、データレジスタ２３
からバス１０マたは１１に乗せられる。
からバス１０マたは１１に乗せられる。
４０はＩ ＯＰのメモリアクセス要求の受付は制御回路
、４１はＣＰＵからのメモリアクセス要求の受付は制御
回路である。５１．５２．５５．５４．５５．５６ ＆
家それぞれプロセッサ１．２．３μ、５．６からのアク
セス要求に対する受付は信号であり、これ＆まフリップ
フロップ（以下ＦＦと略す） ６１．６２．６３．６４
゜６５、６６ Ｋ反映される。
、４１はＣＰＵからのメモリアクセス要求の受付は制御
回路である。５１．５２．５５．５４．５５．５６ ＆
家それぞれプロセッサ１．２．３μ、５．６からのアク
セス要求に対する受付は信号であり、これ＆まフリップ
フロップ（以下ＦＦと略す） ６１．６２．６３．６４
゜６５、６６ Ｋ反映される。
次に動作の詳細欽明に入る。
まずＣＰＵからの読出し要求について説明する。
第２図でＣＰＵ５からのアクセス要求は信号！３５によ
りメモリ１００に送付され、受付は回路４１に入る。こ
こで受付けられれば、受付は信号線５５により受付けＦ
Ｆ６５が°１１にセ・ノドされる。
りメモリ１００に送付され、受付は回路４１に入る。こ
こで受付けられれば、受付は信号線５５により受付けＦ
Ｆ６５が°１１にセ・ノドされる。
この様子を第５図のタイムチャートに示す。１マシン・
サイクルは４クロックＴｏ、 ＴＩ、 Ｔ２． Ｔ５か
らなる。ＦＦ６５の出力信号はＣＰＯ５に送付され、Ｃ
ＰＵ５はこの信号によりバス１１にメモリアドレスおよ
び制御情報を乗せる。
サイクルは４クロックＴｏ、 ＴＩ、 Ｔ２． Ｔ５か
らなる。ＦＦ６５の出力信号はＣＰＯ５に送付され、Ｃ
ＰＵ５はこの信号によりバス１１にメモリアドレスおよ
び制御情報を乗せる。
第３図はこのバスをメモ１Ｊ１００＠でみた位相を示す
。このバス上の情報は選択回路７で選ばれて、クロック
Ｔ１にてレジスタ２２に取込まれる。
。このバス上の情報は選択回路７で選ばれて、クロック
Ｔ１にてレジスタ２２に取込まれる。
メモリ１００内で読出されたデータはＴ３でレジスタ２
３に取込まれ、即時にバス１１のデータ線に乗せられて
ＣＰＵ５に送られる。ＣＰＵ５はこのデータを取込んで
アクセスが終了する。以上の一連の処理は公知技術につ
き、回路の詳細説明は省略する。
３に取込まれ、即時にバス１１のデータ線に乗せられて
ＣＰＵ５に送られる。ＣＰＵ５はこのデータを取込んで
アクセスが終了する。以上の一連の処理は公知技術につ
き、回路の詳細説明は省略する。
次にＣＰＵの書込みアクセス要求の処理を説明する。Ｃ
ＰＵ５からの書込み要求は信号組３５でメモリ１００に
送られ、これが受付けられてＦＦ６５が１１１にセット
され、同出力がＣＰＵ５まで送られるのは位相も含め抄
出し要求とまったく同じである。この信号を受付けたＣ
ＰＵ５は、バス１１に書込みアドレス、書込みデータ、
制御情報を乗せてメモリ１００に送り出す。メモリ１０
０はこれをレジスタ２２にＴ１クロ・ツクで取込み、メ
モリ書込み動作を行なう。この一連の制御の位相は、読
出しアクセス処理と同じである。但し読出しと異なり、
読出しデータのＣＰＵ送付がないだけである。
ＰＵ５からの書込み要求は信号組３５でメモリ１００に
送られ、これが受付けられてＦＦ６５が１１１にセット
され、同出力がＣＰＵ５まで送られるのは位相も含め抄
出し要求とまったく同じである。この信号を受付けたＣ
ＰＵ５は、バス１１に書込みアドレス、書込みデータ、
制御情報を乗せてメモリ１００に送り出す。メモリ１０
０はこれをレジスタ２２にＴ１クロ・ツクで取込み、メ
モリ書込み動作を行なう。この一連の制御の位相は、読
出しアクセス処理と同じである。但し読出しと異なり、
読出しデータのＣＰＵ送付がないだけである。
ＣＰＵ６からのメモリアクセス要求もＣＰＵ５と同様に
行なわれる。
行なわれる。
ＣＰＵ５とＣＰＵ６で同時にメモリアクセス要求が発生
したとぎは、受付は回路４１で＆ま常にＣＰＵ５を優先
して受付ける。またＣＰＵ５または６からのメモリアク
セス要求がメモリ１００に来たとき、メモリ１００が先
行アクセス要求処理中でビジーのときは、受付は回路４
１は先行メモリアクセスが終了した後にこのアクセス要
求を受付ける。
したとぎは、受付は回路４１で＆ま常にＣＰＵ５を優先
して受付ける。またＣＰＵ５または６からのメモリアク
セス要求がメモリ１００に来たとき、メモリ１００が先
行アクセス要求処理中でビジーのときは、受付は回路４
１は先行メモリアクセスが終了した後にこのアクセス要
求を受付ける。
次に、ＩＯＰのメモリ読出し要求につ（Ｓで説明する。
１０Ｐ１からの読出しアクセス要求は信号線３１で受付
は回路４０に送られ、ここで受付けられると、信号線５
１でＦＦ６１がｌｉｔにセットされる。このＦＦ６１の
出力信号は、図示はしていないがｌ０Ｐ１に送付され、
１０Ｐｔはこれを受けてアドレス、制御情報をバス１０
に乗せる。
は回路４０に送られ、ここで受付けられると、信号線５
１でＦＦ６１がｌｉｔにセットされる。このＦＦ６１の
出力信号は、図示はしていないがｌ０Ｐ１に送付され、
１０Ｐｔはこれを受けてアドレス、制御情報をバス１０
に乗せる。
この様子？第Ａ図に示す。ところで実装上ＣＰＵ５．６
はメモリ１［ＩＯの近くに設置され、ＩＯＰは遠い方に
配置される。このためメモリアクセス要求信号線及びそ
の受付は報告信号線はＣＰＵよりＩＯＰの方が長（なる
し、またバス１０はバス１１よりも長い。したがって第
４−に示すように、１０Ｐ１からのメモリ読出し要求の
処理の位相関係は、ＣＰＵの続出し要求処理のメモリと
のやりとりの位相に較べて時間が延びている。即ちＩ
ＯＰ １のアクセス要求はクロックＴ１で送出されるが
、受付は回路４０で受付けられた信号を受付けＦＦ６１
に１°にセットできるのはＴＯになる。このＦＦ６１の
出力はすぐにｌ０Ｐ１に送られ、１ＯＰ１はバス１０に
アドレス、制御情報を乗せる制御を行なうが、これがメ
モリ１００に届くにはバスが長いため時間がかかり、第
４図の位相でメモリ側で確定し、メモリ１００はこれな
ＣＰＵアクセスと同じクロックＴ１でレジス４１２２に
取込む。これ以後のメモリ１００内の動作は、ＣＰＵの
読出しアクセス要求処理と同じであり、読出しデータは
クロックＴ３でレジスタ２５ＶＣセツ）Ｆれる。このデ
ータはすぐにバス１０に乗せられ、ｌ０Ｐ１に送られる
。工ＯＰ１は、これが届いた時点でｌ０ＰＩ内、に取込
む。このようにＩＯＰの読出しアクセス要求処理は、受
付は制御がＣＰＵの場合と違い物理的な距離の差だけ時
間が延びた制御となるが、メモリ１００内にアドレスを
取込んだ後はＣＰＵと全く同じ処理がメモリ１００内で
行なわれる。そして読出しデータの送出位相もＣＰＵの
アクセスの場合と同位相である。読出しデータのＩＯＰ
１内への取込み位相は、ＣＰＵの場合よりもパス長の長
い分だけ遅くなる。
はメモリ１［ＩＯの近くに設置され、ＩＯＰは遠い方に
配置される。このためメモリアクセス要求信号線及びそ
の受付は報告信号線はＣＰＵよりＩＯＰの方が長（なる
し、またバス１０はバス１１よりも長い。したがって第
４−に示すように、１０Ｐ１からのメモリ読出し要求の
処理の位相関係は、ＣＰＵの続出し要求処理のメモリと
のやりとりの位相に較べて時間が延びている。即ちＩ
ＯＰ １のアクセス要求はクロックＴ１で送出されるが
、受付は回路４０で受付けられた信号を受付けＦＦ６１
に１°にセットできるのはＴＯになる。このＦＦ６１の
出力はすぐにｌ０Ｐ１に送られ、１ＯＰ１はバス１０に
アドレス、制御情報を乗せる制御を行なうが、これがメ
モリ１００に届くにはバスが長いため時間がかかり、第
４図の位相でメモリ側で確定し、メモリ１００はこれな
ＣＰＵアクセスと同じクロックＴ１でレジス４１２２に
取込む。これ以後のメモリ１００内の動作は、ＣＰＵの
読出しアクセス要求処理と同じであり、読出しデータは
クロックＴ３でレジスタ２５ＶＣセツ）Ｆれる。このデ
ータはすぐにバス１０に乗せられ、ｌ０Ｐ１に送られる
。工ＯＰ１は、これが届いた時点でｌ０ＰＩ内、に取込
む。このようにＩＯＰの読出しアクセス要求処理は、受
付は制御がＣＰＵの場合と違い物理的な距離の差だけ時
間が延びた制御となるが、メモリ１００内にアドレスを
取込んだ後はＣＰＵと全く同じ処理がメモリ１００内で
行なわれる。そして読出しデータの送出位相もＣＰＵの
アクセスの場合と同位相である。読出しデータのＩＯＰ
１内への取込み位相は、ＣＰＵの場合よりもパス長の長
い分だけ遅くなる。
次に、ｌ０Ｐ１からのメモリ書込み要求処理について説
明する。１ＯＰ１からメモリ１００へ書込みアクセス要
求が送られ、これが受付は回路４０で受付けられて、こ
の受付けＦ’Ｆ６１の出力が１０Ｐ１に送付され、ｌ０
Ｐ１はこれを受付けてバス１０にアドレス、書込みデー
タ、制御情報を乗せる。このバス１０の内容は、クロッ
クＴ１でレジスタ２２に取込まれる。この一連の処理の
位相関係は、１０Ｐ１の読、出しアクセス要求の処理を
示す第４図と同じである。レジスタ２２に取込んだ情報
をもとに、メモリ１００はメモリ書込み動作を行なうが
、このメモリ内部処理はＣＰＵの誉込み要求処理と同じ
位相の同じ処理が行なわれる。
明する。１ＯＰ１からメモリ１００へ書込みアクセス要
求が送られ、これが受付は回路４０で受付けられて、こ
の受付けＦ’Ｆ６１の出力が１０Ｐ１に送付され、ｌ０
Ｐ１はこれを受付けてバス１０にアドレス、書込みデー
タ、制御情報を乗せる。このバス１０の内容は、クロッ
クＴ１でレジスタ２２に取込まれる。この一連の処理の
位相関係は、１０Ｐ１の読、出しアクセス要求の処理を
示す第４図と同じである。レジスタ２２に取込んだ情報
をもとに、メモリ１００はメモリ書込み動作を行なうが
、このメモリ内部処理はＣＰＵの誉込み要求処理と同じ
位相の同じ処理が行なわれる。
１０ Ｐ ２．３．４からのメモリ読出し、書込み要求
処理は、１ＯＰ１の場合と同じである。
処理は、１ＯＰ１の場合と同じである。
１０ Ｐ ｔ、 ２．３．４の間で、複数個のアクセス
要求が同時に発生しｔ′ときは、受付は回路４０では１
０ Ｐ １．２．３．４の順に優先処理が行なわれる。
要求が同時に発生しｔ′ときは、受付は回路４０では１
０ Ｐ １．２．３．４の順に優先処理が行なわれる。
例えば１０Ｐ１と２の両方が同時にメモリアクセス要求
（読出し、書込みの種類を問わずに）を出ｌ−だとする
と、メモリの受付は回路４０では、先に１０Ｐ１０景求
を受付けてこれを処理し、。
（読出し、書込みの種類を問わずに）を出ｌ−だとする
と、メモリの受付は回路４０では、先に１０Ｐ１０景求
を受付けてこれを処理し、。
１０ Ｐ ２のアクセス要求は１０Ｐ１のアクセス処理
が終了するまで待たされる。またＩＯＰからのアクセス
要求が発生したとき既にメモ１月００には先行アクセス
要求が入ってこれの処理中であれば、この新たｌｘ １
０ Ｐのアクセス要求の受付けは先行アクセス要求の処
理の終了まで待たされる。
が終了するまで待たされる。またＩＯＰからのアクセス
要求が発生したとき既にメモ１月００には先行アクセス
要求が入ってこれの処理中であれば、この新たｌｘ １
０ Ｐのアクセス要求の受付けは先行アクセス要求の処
理の終了まで待たされる。
次に、ＩＯＰとＣＰＵとの間で同時にメモリアクセス要
求が発生した場合を第５図によって説明する。いま１０
Ｐ３とＣＰＵ５が同時にメモリ読出し要求を発生した場
合を考える。この時受付は回路４０では先行アクセス要
求がなく、他のＩＯＰからのアクセス要求もないとする
と、ただちにＩ ＯＰ ３の読出し要求は受付けられ、
受付けＦＦ６５が１１＋にセットサれる。そしてこのド
Ｐ６３の出力信号はすぐに１０Ｐ３に送られる。ｌ０Ｐ
３ではこれを受付けて、バス１０にアドレス・制御情報
を乗せてメモリ１００に送る。
求が発生した場合を第５図によって説明する。いま１０
Ｐ３とＣＰＵ５が同時にメモリ読出し要求を発生した場
合を考える。この時受付は回路４０では先行アクセス要
求がなく、他のＩＯＰからのアクセス要求もないとする
と、ただちにＩ ＯＰ ３の読出し要求は受付けられ、
受付けＦＦ６５が１１＋にセットサれる。そしてこのド
Ｐ６３の出力信号はすぐに１０Ｐ３に送られる。ｌ０Ｐ
３ではこれを受付けて、バス１０にアドレス・制御情報
を乗せてメモリ１００に送る。
メモリ１００ではこれをレジスタ２２に取込み、読出し
アクセス処理を行なう。第５図にこれらの位相関係を示
す。読出しデータはクロックＴ３でレジスタ２３にセッ
トし、バス１０に乗せて１ＯＰ６に送出する。これでメ
モリ１００は、ｌ０Ｐ５からの読出しアクセス要求の処
理を終り、第５図に示すように待たせていたＣＰ［Ｊｓ
の読出しアクセス要求を受付は回路４１で受付けて、こ
のアクセス処理が開始される。このように、ｌＯＰのア
クセス要求とＣＰＵのアクセス要求が同時にメモリ１０
０に来たときは、受付は回路４０でＩＯＰのアクセス要
求を受付けてその処理に入るが、同時に信号線５０で受
付は制御回路４１のＣＰＵメモリアクセス要求受付けを
抑止する。次にこのＩＯＰアクセス要求の処理に入り、
ＣＰＵアクセス要求が待たされている間に他のＩＯＰか
らのメモリアクセス要求が来れば、先行ＩＯＰのアクセ
ス要求処理が終了した時点で後続１０Ｐのメモリアクセ
ス要求が先に受付けられ、ＣＰ Ｕのメモリアクセス要
求はそれが終了するまで待たされる。この処理は、メモ
リアクセス要求の胱出し、凋込みの種類を問わず、任意
の１０ Ｐと任意のＣＰＵ間のメモリアクセス要求同士
で同様の制御が行われる。
アクセス処理を行なう。第５図にこれらの位相関係を示
す。読出しデータはクロックＴ３でレジスタ２３にセッ
トし、バス１０に乗せて１ＯＰ６に送出する。これでメ
モリ１００は、ｌ０Ｐ５からの読出しアクセス要求の処
理を終り、第５図に示すように待たせていたＣＰ［Ｊｓ
の読出しアクセス要求を受付は回路４１で受付けて、こ
のアクセス処理が開始される。このように、ｌＯＰのア
クセス要求とＣＰＵのアクセス要求が同時にメモリ１０
０に来たときは、受付は回路４０でＩＯＰのアクセス要
求を受付けてその処理に入るが、同時に信号線５０で受
付は制御回路４１のＣＰＵメモリアクセス要求受付けを
抑止する。次にこのＩＯＰアクセス要求の処理に入り、
ＣＰＵアクセス要求が待たされている間に他のＩＯＰか
らのメモリアクセス要求が来れば、先行ＩＯＰのアクセ
ス要求処理が終了した時点で後続１０Ｐのメモリアクセ
ス要求が先に受付けられ、ＣＰ Ｕのメモリアクセス要
求はそれが終了するまで待たされる。この処理は、メモ
リアクセス要求の胱出し、凋込みの種類を問わず、任意
の１０ Ｐと任意のＣＰＵ間のメモリアクセス要求同士
で同様の制御が行われる。
なお上記実施例は１マシン・サイクルが４相からなる場
合であるが、一般にｎ相からなる場合でも同様である。
合であるが、一般にｎ相からなる場合でも同様である。
またメモ１７１００におけるメモリ読出し時間は２１／
２マシン・サイクルかかる場合の例であるが、これはメ
モリ１００の性能に依存する。
２マシン・サイクルかかる場合の例であるが、これはメ
モリ１００の性能に依存する。
次に上記実施例ではＣＰＵ、ＩＯＰの両メモリ読出し要
求とも読出しデータのＣＰＵ、１０Ｐ両メモリバスへの
送出は同じ位相としたが、ハミング訂正の前のデータお
よび訂正後のデータを選択してバスに乗せる手段を設け
、読出しデータはまずハミング処理前のデータをバスに
乗せて送出した後１ビツトエラーを検出したとき訂正後
のデータを改めてバスに乗せて送り直すようにしてもよ
い。第６図にハミング訂正回路とバスとの関係を示す。
求とも読出しデータのＣＰＵ、１０Ｐ両メモリバスへの
送出は同じ位相としたが、ハミング訂正の前のデータお
よび訂正後のデータを選択してバスに乗せる手段を設け
、読出しデータはまずハミング処理前のデータをバスに
乗せて送出した後１ビツトエラーを検出したとき訂正後
のデータを改めてバスに乗せて送り直すようにしてもよ
い。第６図にハミング訂正回路とバスとの関係を示す。
図で２００はメモリから読出したままでハミング訂正前
のデータを保持するデータレジスタ、２０１はハミング
訂正的１路を示し、ハミングのチェックと１ビツトエラ
一時の訂正処理を行なう。２０２は、）＼ミンク訂正前
理を受けた後のデータをセットするデータレジスタであ
る。ＣＰＵ、ＩＯＰの両メモリ読串し要求と本読出しデ
ータはデータレシス４２００に入った後にノ１ミング訂
正回路２０１ Ｋ入り、１ビツトエラーならば訂正処理
を行なった後正常ならハソのまま、データレジスタ２０
２にセットされる。
のデータを保持するデータレジスタ、２０１はハミング
訂正的１路を示し、ハミングのチェックと１ビツトエラ
一時の訂正処理を行なう。２０２は、）＼ミンク訂正前
理を受けた後のデータをセットするデータレジスタであ
る。ＣＰＵ、ＩＯＰの両メモリ読串し要求と本読出しデ
ータはデータレシス４２００に入った後にノ１ミング訂
正回路２０１ Ｋ入り、１ビツトエラーならば訂正処理
を行なった後正常ならハソのまま、データレジスタ２０
２にセットされる。
ＣＰＵのメモリ読出し要求は、まずノ・ミンク訂正前の
レジスタ２００の内容が第６図のセレクタ２０５で選ば
れて、ＣＰＵバス１１にデータが乗せられる。これと並
行してノ１ミング訂正回路２０１を乗せない。ハミング
１ビツトエラ一時は第８図に示すようにエラーピット訂
正を行ｔｊつだデータをレジスタ２０２からセレクタ２
０３を経由して改めてバス１１に乗せてＣＰＵＫ送出す
る。
レジスタ２００の内容が第６図のセレクタ２０５で選ば
れて、ＣＰＵバス１１にデータが乗せられる。これと並
行してノ１ミング訂正回路２０１を乗せない。ハミング
１ビツトエラ一時は第８図に示すようにエラーピット訂
正を行ｔｊつだデータをレジスタ２０２からセレクタ２
０３を経由して改めてバス１１に乗せてＣＰＵＫ送出す
る。
１０Ｐのメモリ読出し要求の場合も同様に処理され、セ
レクタ２０４から１０ Ｐ用バス１０にデータが乗せら
れる。
レクタ２０４から１０ Ｐ用バス１０にデータが乗せら
れる。
またＣＰＵの読出し要求に対しては、ノ・ミンク訂正前
のデータを送り、訂正時は改めて訂正後のデータをバス
に送出するが、ＬＯＰのメモリ読出し要求に対しては常
に訂正後のレジスタからのみデータをバスに送出するよ
うにして、制御を容易にする方式にしてもよい。
のデータを送り、訂正時は改めて訂正後のデータをバス
に送出するが、ＬＯＰのメモリ読出し要求に対しては常
に訂正後のレジスタからのみデータをバスに送出するよ
うにして、制御を容易にする方式にしてもよい。
本実施例では、ＩＯＰ台数は４台、ＣＰＵ台数は２台と
したが、任意の台数でよい。またノ（スはＩＯＰ系とＣ
ＰＵ系の２つとしたが、３つ以上設けてもよい。またＩ
ＯＰ系とＣＰＵ系という明確なグループ化にしなくて、
必要に応じてグループ化したプロセッサにバスを設けて
も、本発明が連用できることは明白である。
したが、任意の台数でよい。またノ（スはＩＯＰ系とＣ
ＰＵ系の２つとしたが、３つ以上設けてもよい。またＩ
ＯＰ系とＣＰＵ系という明確なグループ化にしなくて、
必要に応じてグループ化したプロセッサにバスを設けて
も、本発明が連用できることは明白である。
またバスはアドレス線、データ線および制御線と分けな
くて、１本のバス上にアドレスとデータを時間で分けて
転送するようにしても、本発明の趣旨は変わらないこと
も明白である。
くて、１本のバス上にアドレスとデータを時間で分けて
転送するようにしても、本発明の趣旨は変わらないこと
も明白である。
またメモリ内部を複数バンクに分けて受付けをもっとき
め細かくするような制御方式でも、本発明は適用できる
。
め細かくするような制御方式でも、本発明は適用できる
。
またメモリアクセス要求の受付けは、実施例で挙げたよ
うにＣＰＵ５は常にＣＰＵ６より優先するとしなくて、
直前受付けと逆のＣＰＵを優先するというように、同時
要求のと２ｔに交代ＣＰ Ｕを選択してもよい。
うにＣＰＵ５は常にＣＰＵ６より優先するとしなくて、
直前受付けと逆のＣＰＵを優先するというように、同時
要求のと２ｔに交代ＣＰ Ｕを選択してもよい。
発明の効果
以上述べたように、一群のプロセッサ系と他の一群のプ
ロセッサ系、たとえばＩＯＰ系とＣＰＵ系でバスを別々
に張り、ＩＯＰ系のメモリ受付は回路とＣＰＵ系のメモ
リ受付は回路とを別々に設け、かつこの２つの受付は回
路の動作位相を違えて、位相的にＩＯＰ系とＣＰＵ系受
付けの２レベル受付けを行なうようにしたので、ＣＰＵ
のメモリアクセス処理はＩＯＰのバスの長さとは無関係
になり、ＣＰＵのメモリアクセスが高速化できる効果が
ある。
ロセッサ系、たとえばＩＯＰ系とＣＰＵ系でバスを別々
に張り、ＩＯＰ系のメモリ受付は回路とＣＰＵ系のメモ
リ受付は回路とを別々に設け、かつこの２つの受付は回
路の動作位相を違えて、位相的にＩＯＰ系とＣＰＵ系受
付けの２レベル受付けを行なうようにしたので、ＣＰＵ
のメモリアクセス処理はＩＯＰのバスの長さとは無関係
になり、ＣＰＵのメモリアクセスが高速化できる効果が
ある。
第１図は本発明の実施例においてプロセッサー主記憶装
置間のバス構造を示す図、＠２図はプロセッサから主記
憶装置へのリクエストに関する制御系統を示す図、第５
図はＣＰＵの読出しアクセス要求の処理のタイムチャー
ト、第４図はＩＯＰの読出しアクセス要求の処理のタイ
ムチャート、第５図はＣＰＵ読出しとＩＯＰ＠出しの両
す求の同時発生のタイムチャート、第６図はハミング訂
正回路とバスとの関係を示す図、＠７図はハミングチェ
ックの結果正常でバスには新たにデータを乗せないこと
を示すｉイムチャート、第８図はハミングチェックの結
果異常でバスに新たにデータを乗せる場合を示すタイム
チャートである。 １〜４・・・ｌ０Ｐ１〜４ ５〜６・・・ＣＰＵ５〜６ １０・・・ＩＯＰバス １１・・・ＣＰＵバス ２２・・・レジスタ ２３・・データＬ／シスタ
４０・・・受付は回路 ４１・・・受付は回路第３
口 第４圓 第５ω ／ｌ 乙 膿 ０
置間のバス構造を示す図、＠２図はプロセッサから主記
憶装置へのリクエストに関する制御系統を示す図、第５
図はＣＰＵの読出しアクセス要求の処理のタイムチャー
ト、第４図はＩＯＰの読出しアクセス要求の処理のタイ
ムチャート、第５図はＣＰＵ読出しとＩＯＰ＠出しの両
す求の同時発生のタイムチャート、第６図はハミング訂
正回路とバスとの関係を示す図、＠７図はハミングチェ
ックの結果正常でバスには新たにデータを乗せないこと
を示すｉイムチャート、第８図はハミングチェックの結
果異常でバスに新たにデータを乗せる場合を示すタイム
チャートである。 １〜４・・・ｌ０Ｐ１〜４ ５〜６・・・ＣＰＵ５〜６ １０・・・ＩＯＰバス １１・・・ＣＰＵバス ２２・・・レジスタ ２３・・データＬ／シスタ
４０・・・受付は回路 ４１・・・受付は回路第３
口 第４圓 第５ω ／ｌ 乙 膿 ０
Claims (1)
- 【特許請求の範囲】 １、 第１の共通バスで第１のプロセッサ群と主記憶装
置とが接続され、第２の共通バスで第２のプロセッサ群
と該主記憶装置とが接続されるごと＜複数のプロセッサ
群と対応する複数の共通バスを有するマルチプロセッサ
システムにおいて、前記共通バスごとに主記憶アクセス
要求に対してサービスする回路を前記主記憶製蓋側に有
しかつ該サービス回路は前記アクセス要求に対する受付
は処理については該共通バス固有の情報転送遅延に従っ
て異なったタイミングによって制御することを特徴とす
るメモリ制御方式。 ２ 前記サービス回路は、前記アクセス要求についてそ
れぞれ異なる受付は開始時点をもつタイミング・サイク
ルによって制御するとともに該サービス回路間に前記ア
クセス要求に対する受付は優先順位を設けることを特徴
とする特許請求の範囲＠１項記載のメモリ制御方式。 ３、 前記サービス回路は、前記各プロセッサと前記主
記憶装置との間の情報転送については該主配憶装置のメ
モリ・サイクルに従って全バス共通のタイミング・サイ
クルで制御することを特徴とする特許請求の範囲第１項
記載のメモリ制御方式。 ４、 前記サービス回路は、前記主記憶装置からの情報
読出しに際しては、少くとも１つの前記共通バスについ
てはノ＼ミング訂正前の情報をのせ、他の系列の前記共
通バスについてはハミング訂正後の情報をのせるように
タイミング制御し、かつ前記各プロセッサから前記主記
憶装置への情報転送に際しては全ノ（ス共通のタイミン
グ・サイクルで１１制御することを特徴とする特許請求
の範囲第１項記載のメモリ制御方式。 、 。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6105282A JPS58178454A (ja) | 1982-04-14 | 1982-04-14 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6105282A JPS58178454A (ja) | 1982-04-14 | 1982-04-14 | メモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58178454A true JPS58178454A (ja) | 1983-10-19 |
| JPS6126104B2 JPS6126104B2 (ja) | 1986-06-19 |
Family
ID=13160055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6105282A Granted JPS58178454A (ja) | 1982-04-14 | 1982-04-14 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58178454A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61150054A (ja) * | 1984-12-20 | 1986-07-08 | ハネウエル・インコーポレーテツド | データ処理装置 |
| JPS61151767A (ja) * | 1984-12-20 | 1986-07-10 | ハネウエル・インコーポレーテツド | 仲裁回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0527378Y2 (ja) * | 1986-02-25 | 1993-07-13 |
-
1982
- 1982-04-14 JP JP6105282A patent/JPS58178454A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61150054A (ja) * | 1984-12-20 | 1986-07-08 | ハネウエル・インコーポレーテツド | データ処理装置 |
| JPS61151767A (ja) * | 1984-12-20 | 1986-07-10 | ハネウエル・インコーポレーテツド | 仲裁回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6126104B2 (ja) | 1986-06-19 |
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