JPH1196774A - 不揮発性半導体メモリセルのデータ書き込み方法 - Google Patents
不揮発性半導体メモリセルのデータ書き込み方法Info
- Publication number
- JPH1196774A JPH1196774A JP25972297A JP25972297A JPH1196774A JP H1196774 A JPH1196774 A JP H1196774A JP 25972297 A JP25972297 A JP 25972297A JP 25972297 A JP25972297 A JP 25972297A JP H1196774 A JPH1196774 A JP H1196774A
- Authority
- JP
- Japan
- Prior art keywords
- threshold value
- reference level
- data
- writing
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/562—Multilevel memory programming aspects
- G11C2211/5621—Multilevel programming verification
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 4値以上のデータをもたせようとすると、し
きい値の範囲はより狭くなるので書き込み動作が複雑に
なり、多値セルを実現することを困難にしていた。 【解決手段】 第1のデータ書き込みを行い、次に第1
のベリファイを行い、第1のベリファイの結果、しきい
値が第1のリファレンスレベルより低い場合、しきい値
が第1のリファレンスレベルより高くなるまで第1のデ
ータ書き込みと第1のベリファイを繰り返す。しきい値
が第1のリファレンスレベルより高い場合は、第2のベ
リファイを行い、第2のベリファイの結果、しきい値が
第2のリファレンスレベルよりも低い場合に第1のデー
タ書き込みを終了し、しきい値が第2のリファレンスレ
ベルよりも高い場合は、しきい値が第2のリファレンス
レベルより低くなるまで第2のデータ書き込みと第2の
ベリファイを繰り返す。
きい値の範囲はより狭くなるので書き込み動作が複雑に
なり、多値セルを実現することを困難にしていた。 【解決手段】 第1のデータ書き込みを行い、次に第1
のベリファイを行い、第1のベリファイの結果、しきい
値が第1のリファレンスレベルより低い場合、しきい値
が第1のリファレンスレベルより高くなるまで第1のデ
ータ書き込みと第1のベリファイを繰り返す。しきい値
が第1のリファレンスレベルより高い場合は、第2のベ
リファイを行い、第2のベリファイの結果、しきい値が
第2のリファレンスレベルよりも低い場合に第1のデー
タ書き込みを終了し、しきい値が第2のリファレンスレ
ベルよりも高い場合は、しきい値が第2のリファレンス
レベルより低くなるまで第2のデータ書き込みと第2の
ベリファイを繰り返す。
Description
【0001】
【発明の属する技術分野】本発明は、フローティングゲ
ート及びコントロールゲートを有し、電気的に書き込
み、消去可能な不揮発性半導体メモリセルのデータ書き
込み方法に関するものである。
ート及びコントロールゲートを有し、電気的に書き込
み、消去可能な不揮発性半導体メモリセルのデータ書き
込み方法に関するものである。
【0002】
【従来の技術】フラッシュメモリは電気的に浮遊状態の
フローティングゲート中に電子を注入又は放出して、し
きい値(Vth)を上昇又は下降させることによりデー
タの書き込み消去を行う不揮発性半導体メモリである。
この不揮発性半導体メモリセルの書き込み、消去方法は
様々な方法が使われているが、一般的に広く知られてい
る、チャネルホットエレクトロン(CHE)注入でデー
タを書き込み、ファウラー・ノルドハイム(FN)トン
ネリング注入でブロック単位で一括消去するタイプのフ
ラッシュメモリについて説明する。
フローティングゲート中に電子を注入又は放出して、し
きい値(Vth)を上昇又は下降させることによりデー
タの書き込み消去を行う不揮発性半導体メモリである。
この不揮発性半導体メモリセルの書き込み、消去方法は
様々な方法が使われているが、一般的に広く知られてい
る、チャネルホットエレクトロン(CHE)注入でデー
タを書き込み、ファウラー・ノルドハイム(FN)トン
ネリング注入でブロック単位で一括消去するタイプのフ
ラッシュメモリについて説明する。
【0003】まず、データの書き込みは例えば、ドレイ
ンを5V、ソースを0V、コントロールゲートを10V
にすることにより、ドレイン近傍に発生したホットエレ
クトロンをフローティングゲートに注入することにより
しきい値を上昇させ、書き込みを行う(以下「CHE書
き込み」という。)。
ンを5V、ソースを0V、コントロールゲートを10V
にすることにより、ドレイン近傍に発生したホットエレ
クトロンをフローティングゲートに注入することにより
しきい値を上昇させ、書き込みを行う(以下「CHE書
き込み」という。)。
【0004】次に、上述のような方法で書き込みを行っ
たメモリセルに対してベリファイを行う。ここで、書き
込み状態のメモリセルのしきい値(Vth)を5.5<
Vthとなるようにする場合、書き込み後のベリファイ
はリファレンスレベル5.5Vとメモリセルのしきい値
とを比較することにより行われる。ベリファイの結果、
メモリセルのしきい値がリファレンスレベルよりも高く
なっていれば、書き込みを終了し、リファレンスレベル
より低ければ、再度書き込みを行う。図5は従来の書き
込み動作のフローチャートを示す。このような書き込み
とベリファイを繰り返すことにより全てのメモリセルの
しきい値を5.5V以上にすることができる。
たメモリセルに対してベリファイを行う。ここで、書き
込み状態のメモリセルのしきい値(Vth)を5.5<
Vthとなるようにする場合、書き込み後のベリファイ
はリファレンスレベル5.5Vとメモリセルのしきい値
とを比較することにより行われる。ベリファイの結果、
メモリセルのしきい値がリファレンスレベルよりも高く
なっていれば、書き込みを終了し、リファレンスレベル
より低ければ、再度書き込みを行う。図5は従来の書き
込み動作のフローチャートを示す。このような書き込み
とベリファイを繰り返すことにより全てのメモリセルの
しきい値を5.5V以上にすることができる。
【0005】また、消去は例えばコントロールゲートを
−10V、ソースを5V、ドレインを開放することによ
り、フローティングゲートから、ソースヘファウラーノ
ルドハイムトンネリング電流を流し、電子を放出するこ
とによって、しきい値を下降させて消去を行う(以下
「FN消去」という。)。ここで、消去はブロック単
位、あるいはセクタ単位などの複数のセルに対して行わ
れる。
−10V、ソースを5V、ドレインを開放することによ
り、フローティングゲートから、ソースヘファウラーノ
ルドハイムトンネリング電流を流し、電子を放出するこ
とによって、しきい値を下降させて消去を行う(以下
「FN消去」という。)。ここで、消去はブロック単
位、あるいはセクタ単位などの複数のセルに対して行わ
れる。
【0006】データの読み出しは、例えば書き込み後の
しきい値が5.5V以上、消去後のしきい値を4.5V
以下であったとすれば、例えばコントロールゲートに5
V、ドレインに1V、ソースに0Vを印加することによ
り、データを読み出す。このとき、消去状態のセルは導
通状態になり、書き込み状態のセルは非導通状態になる
ので、「1」、「0」の2値の状態にすることができ
る。
しきい値が5.5V以上、消去後のしきい値を4.5V
以下であったとすれば、例えばコントロールゲートに5
V、ドレインに1V、ソースに0Vを印加することによ
り、データを読み出す。このとき、消去状態のセルは導
通状態になり、書き込み状態のセルは非導通状態になる
ので、「1」、「0」の2値の状態にすることができ
る。
【0007】以上、2値を有するフラッシュメモリの動
作について説明したが、フラッシュメモリでは近年3値
以上の多値のデータを書き込むことにより、複数のビッ
トを有する一のセル(以下「多値セル」という。)の形
成技術が盛んに研究されている。
作について説明したが、フラッシュメモリでは近年3値
以上の多値のデータを書き込むことにより、複数のビッ
トを有する一のセル(以下「多値セル」という。)の形
成技術が盛んに研究されている。
【0008】例えば、「日経マイクロデバイス 199
7年2月号」に記載されているように、多値セル技術を
用いたフラッシュメモリでは1つのセルに複数の情報を
記憶させることができるので、アレイ面積を増やすこと
なく、大きな容量を得ることができる。
7年2月号」に記載されているように、多値セル技術を
用いたフラッシュメモリでは1つのセルに複数の情報を
記憶させることができるので、アレイ面積を増やすこと
なく、大きな容量を得ることができる。
【0009】以下、多値セルのデータの書き込み方法を
説明する。
説明する。
【0010】ここでは、例として4値(2ビット/セ
ル)を有する多値セルに関する技術を述べる。図4は多
値セルの書き込み動作の説明に供する図である。図4に
示すように、書き込み後のデータは4つのしきい値(V
th)範囲に分かれている。例えば、データ“11”は
0.5V<Vth<3.0Vとし、データ“10”は
3.5V<Vth<4.0V、データ“01”は4.5
V<Vth<5.0V、データ“00”は5.5V<V
thの範囲にあると設定することにより、4値を判別す
ることができる。データの書き込みは2値の場合に示し
た方法と同様に、書き込み/ベリファイを繰り返すこと
で行われる。例えば、データ“10”を書き込む方法を
示す図6のように、書き込みは、例えば、コントロール
ゲートを10V、ドレインを5V、ソースを0Vにして
CHE書き込みを行う。次に上述のような方法で書き込
みをしたセルに対して、ベイファイを行う。ベリファイ
は“10”の場合、リファレンスレベルを3.5Vと
し、リファレンスレベルとメモリセルのVthを比較す
ることにより行われる。このような書き込みとベイファ
イを繰り返すことにより、メモリセルのVthを3.5
Vより高くすることができる。
ル)を有する多値セルに関する技術を述べる。図4は多
値セルの書き込み動作の説明に供する図である。図4に
示すように、書き込み後のデータは4つのしきい値(V
th)範囲に分かれている。例えば、データ“11”は
0.5V<Vth<3.0Vとし、データ“10”は
3.5V<Vth<4.0V、データ“01”は4.5
V<Vth<5.0V、データ“00”は5.5V<V
thの範囲にあると設定することにより、4値を判別す
ることができる。データの書き込みは2値の場合に示し
た方法と同様に、書き込み/ベリファイを繰り返すこと
で行われる。例えば、データ“10”を書き込む方法を
示す図6のように、書き込みは、例えば、コントロール
ゲートを10V、ドレインを5V、ソースを0Vにして
CHE書き込みを行う。次に上述のような方法で書き込
みをしたセルに対して、ベイファイを行う。ベリファイ
は“10”の場合、リファレンスレベルを3.5Vと
し、リファレンスレベルとメモリセルのVthを比較す
ることにより行われる。このような書き込みとベイファ
イを繰り返すことにより、メモリセルのVthを3.5
Vより高くすることができる。
【0011】
【発明が解決しようとする課題】しかし、従来技術に挙
げた多値セルでは2値をもつセルに比べて書き込み後の
しきい値の範囲が狭くなる。上述したように、データ
“10”、“01”ではしきい値は例えば0.5V以下
の範囲に設定する必要がある。メモリセルの書き込みス
ピードは加工のばらつきなどによりある程度異なるの
で、書き込み後のしきい値はある程度分布をもってしま
う。
げた多値セルでは2値をもつセルに比べて書き込み後の
しきい値の範囲が狭くなる。上述したように、データ
“10”、“01”ではしきい値は例えば0.5V以下
の範囲に設定する必要がある。メモリセルの書き込みス
ピードは加工のばらつきなどによりある程度異なるの
で、書き込み後のしきい値はある程度分布をもってしま
う。
【0012】図6のA、B、Cは書き込み速度の異なる
3つのセルの書き込み動作を示している。図6のAの場
合はすでにしきい値の上限を越えてしまっているので、
正しいデータとして読み出せなくなる可能性がある。こ
のように上限を越えてしまうメモリセルがないように、
従来では書き込みのパルスや書き込み電圧を調整する方
法を用いていたが、このように、書き込みとベイファイ
のサイクルを小さく、且つ複数回行うため、2値の場合
に比べて書き込み動作の制御が複雑になっていた。ま
た、4値以上のデータをもたせようとすると、しきい値
の範囲はより狭くなるので更に書き込み動作が複雑にな
り、多値セルを実現することを困難にしていた。更に、
このような書き込み方法を用いても、図6のAに示すよ
うなしきい値の上限を越えるようなセルが突発的に発生
することがあり、この場合、このセルの冗長救済が不可
能であれば書き込みエラーが発生するため、誤ったデー
タの出力が行われていた。
3つのセルの書き込み動作を示している。図6のAの場
合はすでにしきい値の上限を越えてしまっているので、
正しいデータとして読み出せなくなる可能性がある。こ
のように上限を越えてしまうメモリセルがないように、
従来では書き込みのパルスや書き込み電圧を調整する方
法を用いていたが、このように、書き込みとベイファイ
のサイクルを小さく、且つ複数回行うため、2値の場合
に比べて書き込み動作の制御が複雑になっていた。ま
た、4値以上のデータをもたせようとすると、しきい値
の範囲はより狭くなるので更に書き込み動作が複雑にな
り、多値セルを実現することを困難にしていた。更に、
このような書き込み方法を用いても、図6のAに示すよ
うなしきい値の上限を越えるようなセルが突発的に発生
することがあり、この場合、このセルの冗長救済が不可
能であれば書き込みエラーが発生するため、誤ったデー
タの出力が行われていた。
【0013】
【課題を解決するための手段】請求項1に記載の本発明
の不揮発性半導体メモリセルのデータ書き込み方法は、
フローティングゲート及びコントロールゲートを有し、
データの書き込みをフローティングゲートに電子を注入
することで行い、データの消去をフローティングゲート
から電子を放出することで行う不揮発性半導体メモリセ
ルのデータ書き込み方法において、第1のデータ書き込
みを行う第1工程と、上記第1のデータ書き込み後の上
記不揮発性半導体メモリセルのしきい値が所望のしきい
値範囲の下限である第1のリファレンスレベルより高く
なっているか否かを判断する第1のベリファイを行い、
該第1のベリファイの結果、上記しきい値が上記第1の
リファレンスレベルより低い場合、上記しきい値が上記
第1のリファレンスレベルより高くなるまで上記第1の
データ書き込みと上記第1のベリファイを繰り返す第2
工程と、上記しきい値が上記第1のリファレンスレベル
より高くした後、上記しきい値が上記所望のしきい値範
囲の上限である第2のリファレンスレベルより低くなっ
ているか否かを判断する第2のベリファイを行い、該第
2のベリファイの結果、上記しきい値が上記第2のリフ
ァレンスレベルよりも低い場合に、データ書き込みを終
了し、上記しきい値が上記第2のリファレンスレベルよ
りも高い場合は、上記しきい値が上記第2のリファレン
スレベルより低く、且つ、上記第1のリファレンスレベ
ルより高くなるまで第2のデータ書き込みと上記第2の
ベリファイを繰り返す第3工程とを有することを特徴と
するものである。
の不揮発性半導体メモリセルのデータ書き込み方法は、
フローティングゲート及びコントロールゲートを有し、
データの書き込みをフローティングゲートに電子を注入
することで行い、データの消去をフローティングゲート
から電子を放出することで行う不揮発性半導体メモリセ
ルのデータ書き込み方法において、第1のデータ書き込
みを行う第1工程と、上記第1のデータ書き込み後の上
記不揮発性半導体メモリセルのしきい値が所望のしきい
値範囲の下限である第1のリファレンスレベルより高く
なっているか否かを判断する第1のベリファイを行い、
該第1のベリファイの結果、上記しきい値が上記第1の
リファレンスレベルより低い場合、上記しきい値が上記
第1のリファレンスレベルより高くなるまで上記第1の
データ書き込みと上記第1のベリファイを繰り返す第2
工程と、上記しきい値が上記第1のリファレンスレベル
より高くした後、上記しきい値が上記所望のしきい値範
囲の上限である第2のリファレンスレベルより低くなっ
ているか否かを判断する第2のベリファイを行い、該第
2のベリファイの結果、上記しきい値が上記第2のリフ
ァレンスレベルよりも低い場合に、データ書き込みを終
了し、上記しきい値が上記第2のリファレンスレベルよ
りも高い場合は、上記しきい値が上記第2のリファレン
スレベルより低く、且つ、上記第1のリファレンスレベ
ルより高くなるまで第2のデータ書き込みと上記第2の
ベリファイを繰り返す第3工程とを有することを特徴と
するものである。
【0014】また、請求項2に記載の本発明の半導体不
揮発性メモリセルのデータ書き込み方法は、上記第1の
データ書き込みをドレインに正の電圧、ソースを接地
し、コントロールゲートに正の電圧を印加し、チャネル
ホットエレクトロン注入で電子をフローティングゲート
に注入することにより行い、且つ、第2のデータ書き込
みをドレイン又はソースの一方に正の電圧、他方を開放
し、コントロールゲートに負の電圧を印加することによ
り生じるファウラー・ノルドハイムトンネリング電流に
より電子をフローティングゲートよりソース又はドレイ
ンに引き抜くことで行うことを特徴とする、請求項1記
載の不揮発性半導体メモリセルのデータ書き込み方法で
ある。
揮発性メモリセルのデータ書き込み方法は、上記第1の
データ書き込みをドレインに正の電圧、ソースを接地
し、コントロールゲートに正の電圧を印加し、チャネル
ホットエレクトロン注入で電子をフローティングゲート
に注入することにより行い、且つ、第2のデータ書き込
みをドレイン又はソースの一方に正の電圧、他方を開放
し、コントロールゲートに負の電圧を印加することによ
り生じるファウラー・ノルドハイムトンネリング電流に
より電子をフローティングゲートよりソース又はドレイ
ンに引き抜くことで行うことを特徴とする、請求項1記
載の不揮発性半導体メモリセルのデータ書き込み方法で
ある。
【0015】また、請求項3に記載の本発明の半導体不
揮発性メモリセルのデータ書き込み方法は、上記第1工
程、第2工程及び第3工程を3回以上行うことにより、
3値以上のデータを書き込むことを特徴とする、請求項
1又は請求項2記載の不揮発性半導体メモリセルのデー
タ書き込み方法である。
揮発性メモリセルのデータ書き込み方法は、上記第1工
程、第2工程及び第3工程を3回以上行うことにより、
3値以上のデータを書き込むことを特徴とする、請求項
1又は請求項2記載の不揮発性半導体メモリセルのデー
タ書き込み方法である。
【0016】また、請求項4に記載の本発明の半導体不
揮発性メモリセルのデータ書き込み方法は、フローティ
ングゲート及びコントロールゲートを有し、データの書
き込みをフローティングゲートに電子を放出することで
行い、データの消去をフローティングゲートから電子を
注入することで行う不揮発性半導体メモリセルのデータ
書き込み方法において、第3のデータ書き込みを行う第
4工程と、上記第3のデータ書き込み後の上記不揮発性
半導体メモリセルのしきい値が所望のしきい値範囲の上
限である第3のリファレンスレベルより低くなっている
いるか否かを判断する第3のベリファイを行い、該第3
のベリファイの結果、上記しきい値が上記第3のリファ
レンスレベルより高い場合、上記しきい値が上記第3の
リファレンスレベルより低くなるまで上記第3のデータ
書き込みと上記第3のベリファイを繰り返す第5工程
と、上記しきい値が上記第3のリファレンスレベルより
低くした後、上記しきい値が上記所望のしきい値範囲の
下限である第4のリファレンスレベルより高くなってい
るか否かを判断する第4のベリファイを行い、該第4の
ベリファイの結果、上記しきい値が上記第3のリファレ
ンスレベルよりも低い場合にデータ書き込みを終了し、
上記しきい値が上記第4のリファレンスレベルよりも低
い場合は、上記しきい値が上記第4のリファレンスレベ
ルより高く、且つ、上記第3のリファレンスレベルより
低くなるまで上記第4のデータ書き込みと上記第4のベ
リファイを繰り返す第6工程とを有することを特徴とす
るものである。
揮発性メモリセルのデータ書き込み方法は、フローティ
ングゲート及びコントロールゲートを有し、データの書
き込みをフローティングゲートに電子を放出することで
行い、データの消去をフローティングゲートから電子を
注入することで行う不揮発性半導体メモリセルのデータ
書き込み方法において、第3のデータ書き込みを行う第
4工程と、上記第3のデータ書き込み後の上記不揮発性
半導体メモリセルのしきい値が所望のしきい値範囲の上
限である第3のリファレンスレベルより低くなっている
いるか否かを判断する第3のベリファイを行い、該第3
のベリファイの結果、上記しきい値が上記第3のリファ
レンスレベルより高い場合、上記しきい値が上記第3の
リファレンスレベルより低くなるまで上記第3のデータ
書き込みと上記第3のベリファイを繰り返す第5工程
と、上記しきい値が上記第3のリファレンスレベルより
低くした後、上記しきい値が上記所望のしきい値範囲の
下限である第4のリファレンスレベルより高くなってい
るか否かを判断する第4のベリファイを行い、該第4の
ベリファイの結果、上記しきい値が上記第3のリファレ
ンスレベルよりも低い場合にデータ書き込みを終了し、
上記しきい値が上記第4のリファレンスレベルよりも低
い場合は、上記しきい値が上記第4のリファレンスレベ
ルより高く、且つ、上記第3のリファレンスレベルより
低くなるまで上記第4のデータ書き込みと上記第4のベ
リファイを繰り返す第6工程とを有することを特徴とす
るものである。
【0017】また、請求項5に記載の本発明の半導体不
揮発性メモリセルのデータ書き込み方法は、上記第3の
データ書き込みを、ドレイン又はソースの一方に正の電
圧、他方を開放にし、コントロールゲートに負の電圧を
印加することにより生じるファウラー・ノルドハイムト
ンネリング電流により電子をフローティングゲートより
ソース又はドレインに引き抜くことで行い、且つ、第4
のデータ書き込みをドレインに正の電圧、ソースを接
地、コントロールゲートに正の電圧を印加し、チャネル
ホットエレクトロン注入でフローティングゲートに電子
を注入することで行うことを特徴とする、請求項4記載
の不揮発性半導体メモリセルのデータ書き込み方法であ
る。
揮発性メモリセルのデータ書き込み方法は、上記第3の
データ書き込みを、ドレイン又はソースの一方に正の電
圧、他方を開放にし、コントロールゲートに負の電圧を
印加することにより生じるファウラー・ノルドハイムト
ンネリング電流により電子をフローティングゲートより
ソース又はドレインに引き抜くことで行い、且つ、第4
のデータ書き込みをドレインに正の電圧、ソースを接
地、コントロールゲートに正の電圧を印加し、チャネル
ホットエレクトロン注入でフローティングゲートに電子
を注入することで行うことを特徴とする、請求項4記載
の不揮発性半導体メモリセルのデータ書き込み方法であ
る。
【0018】更に、請求項6に記載の本発明の半導体不
揮発性メモリセルのデータ書き込み方法は、上記第4工
程、第5工程及び第6工程を3回以上行うことにより、
3値以上のデータを書き込むことを特徴とする、請求項
4又は請求項5記載の不揮発性半導体メモリセルのデー
タ書き込み方法であ。
揮発性メモリセルのデータ書き込み方法は、上記第4工
程、第5工程及び第6工程を3回以上行うことにより、
3値以上のデータを書き込むことを特徴とする、請求項
4又は請求項5記載の不揮発性半導体メモリセルのデー
タ書き込み方法であ。
【0019】
【実施の形態】以下、実施の形態に基づいて本発明につ
いて詳細に説明する。
いて詳細に説明する。
【0020】図1は本発明の書き込み動作のフローチャ
ートを示す図、図2は本発明の第1の実施の形態の書き
込み動作を示す図、図3は本発明の第2の実施の形態の
書き込み動作を示す図である。
ートを示す図、図2は本発明の第1の実施の形態の書き
込み動作を示す図、図3は本発明の第2の実施の形態の
書き込み動作を示す図である。
【0021】本実施の形態として、CHE注入でデータ
を書き込むフラッシュメモリについて説明する。ここ
で、あるデータのしきい値(Vth)の範囲を仮に3.
5V<Vth<4.0Vとし、第1のリファレンスレベ
ルを3.5V、第2のリファレンスレベルを4.0Vと
する。
を書き込むフラッシュメモリについて説明する。ここ
で、あるデータのしきい値(Vth)の範囲を仮に3.
5V<Vth<4.0Vとし、第1のリファレンスレベ
ルを3.5V、第2のリファレンスレベルを4.0Vと
する。
【0022】まず、データを書き込む前に、ソースに5
V、コントロールゲートに−10V、ドレインを開放し
てデータを消去した後、コントロールゲートに10V、
ドレインに5V、ソースに0Vを1μ〜10μ秒間印加
し、チャネルホットエレクトロンをフローティングゲー
トに注入することにより、しきい値を上昇させて第1の
データ書き込みを行う。
V、コントロールゲートに−10V、ドレインを開放し
てデータを消去した後、コントロールゲートに10V、
ドレインに5V、ソースに0Vを1μ〜10μ秒間印加
し、チャネルホットエレクトロンをフローティングゲー
トに注入することにより、しきい値を上昇させて第1の
データ書き込みを行う。
【0023】次に、最初の第1のデータ書き込みが終了
した後、第1のリファレンスレベルである3.5Vとメ
モリセルのしきい値とを比較して、第1のベリファイを
行い、第1のベリファイの結果、セルのしきい値が3.
5Vよりも低い場合はもう一度、第1のデータ書き込み
を行う。以下、セルのしきい値が第1のリファレンスレ
ベルよりも高くなるまで上述の第1の書き込みと第1の
ベリファイを繰り返す。
した後、第1のリファレンスレベルである3.5Vとメ
モリセルのしきい値とを比較して、第1のベリファイを
行い、第1のベリファイの結果、セルのしきい値が3.
5Vよりも低い場合はもう一度、第1のデータ書き込み
を行う。以下、セルのしきい値が第1のリファレンスレ
ベルよりも高くなるまで上述の第1の書き込みと第1の
ベリファイを繰り返す。
【0024】次に、第1のリファレンスレベルよりもセ
ルのしきい値が高くなったら、第2のリファレンスレベ
ルである4.5Vとセルのしきい値とを比較して第2の
ベリファイを行う。
ルのしきい値が高くなったら、第2のリファレンスレベ
ルである4.5Vとセルのしきい値とを比較して第2の
ベリファイを行う。
【0025】次に、第2のベリファイの結果、セルのし
きい値が4.5Vよりも高い場合には、ソースを開放し
て、ドレインを5V、コントロールゲートを−10Vを
1m〜10m秒間印加し、FNトンネリング電流を用い
て、フローティングゲートからドレインに電子を放出
し、第2のデータ書き込みを行う。以下、セルのしきい
値が4.5Vよりも低くなるまで、第2のデータ書き込
みと第2のベリファイを繰り返す。
きい値が4.5Vよりも高い場合には、ソースを開放し
て、ドレインを5V、コントロールゲートを−10Vを
1m〜10m秒間印加し、FNトンネリング電流を用い
て、フローティングゲートからドレインに電子を放出
し、第2のデータ書き込みを行う。以下、セルのしきい
値が4.5Vよりも低くなるまで、第2のデータ書き込
みと第2のベリファイを繰り返す。
【0026】以上、説明した本発明によるデータ書き込
み動作を図2に示す。図2の場合、まず、第1のデータ
書き込みを行い、第1のベリファイの結果、まだ、第1
のリファレンスレベルに達していないので、再度第1の
データ書き込みを行う。2回目の第1の書き込みが終了
するとしきい値は第1のリファレンスレベルよりも高く
なっているので、第1のベリファイをパスする。
み動作を図2に示す。図2の場合、まず、第1のデータ
書き込みを行い、第1のベリファイの結果、まだ、第1
のリファレンスレベルに達していないので、再度第1の
データ書き込みを行う。2回目の第1の書き込みが終了
するとしきい値は第1のリファレンスレベルよりも高く
なっているので、第1のベリファイをパスする。
【0027】次に、第2のリファレンスレベルとしきい
値とを比較して第2のベリファイを行う。第2のベリフ
ァイの結果、しきい値は第2のリファレンスレベルより
も高くなっているので、第2の書き込みを行い、再度第
2のベリファイを行う。2回目の第2のベリファイでは
まだしきい値は第2のリファレンスレベルよりも高いた
め、再度第2のデータ書き込みを行った後、また第2の
ベリファイを行う。3回目の第2のベリファイではしき
い値は第2のリファレンスレベルよりも低くなっている
ため、ここでデータ書き込みを終了する。電圧印加時間
を調整することにより、最終的に、セルのしきい値は第
1のリファレンスレベルと第2のリファレンスレベルと
の間の値にする。
値とを比較して第2のベリファイを行う。第2のベリフ
ァイの結果、しきい値は第2のリファレンスレベルより
も高くなっているので、第2の書き込みを行い、再度第
2のベリファイを行う。2回目の第2のベリファイでは
まだしきい値は第2のリファレンスレベルよりも高いた
め、再度第2のデータ書き込みを行った後、また第2の
ベリファイを行う。3回目の第2のベリファイではしき
い値は第2のリファレンスレベルよりも低くなっている
ため、ここでデータ書き込みを終了する。電圧印加時間
を調整することにより、最終的に、セルのしきい値は第
1のリファレンスレベルと第2のリファレンスレベルと
の間の値にする。
【0028】上述のような方法を用いることにより、デ
ータ書き込み後のしきい値は必ず、第1のリファレンス
レベルより高く、第2のリファレンスレベルより低くす
ることができる。なお、本願発明において、第2の書き
込み手段はこれに限定されない。
ータ書き込み後のしきい値は必ず、第1のリファレンス
レベルより高く、第2のリファレンスレベルより低くす
ることができる。なお、本願発明において、第2の書き
込み手段はこれに限定されない。
【0029】次に、第2の本実施の形態として、FN注
入でデータを書き込むフラッシュメモリについて説明す
る。
入でデータを書き込むフラッシュメモリについて説明す
る。
【0030】ここで、あるデータのしきい値(Vth)
の範囲を仮に3.5V<Vth<4.0Vとし、第3の
リファレンスレベルを4.0Vと、第4のリファレンス
レベルを4.0Vとする。
の範囲を仮に3.5V<Vth<4.0Vとし、第3の
リファレンスレベルを4.0Vと、第4のリファレンス
レベルを4.0Vとする。
【0031】まず、データを書き込む前に、基板、ソー
スに8V、コントロールゲートに−10V、ドレインを
開放してデータを消去した後、ソースを開放して、コン
トロールゲートに−10V、ドレインに5Vを10μ〜
100μ秒間印加し、ソースを開放して、FNトンネリ
ング電流により、フローティングゲートから電子を引き
抜くことにより第3の書き込みを行う。
スに8V、コントロールゲートに−10V、ドレインを
開放してデータを消去した後、ソースを開放して、コン
トロールゲートに−10V、ドレインに5Vを10μ〜
100μ秒間印加し、ソースを開放して、FNトンネリ
ング電流により、フローティングゲートから電子を引き
抜くことにより第3の書き込みを行う。
【0032】次に、第3の書き込みが終了した後、第3
のリファレンスレベルである4.0Vとメモリセルのし
きい値とを比較して、第3のベリファイを行い、第3の
ベリファイの結果、セルのしきい値が4.0Vよりも高
い場合はもう一度第3の書き込みを行う。以下、セルの
しきい値が第3のリファレンスレベルよりも低くなるま
で上述の第3のデータ書き込みと第3のベリファイを繰
り返す。
のリファレンスレベルである4.0Vとメモリセルのし
きい値とを比較して、第3のベリファイを行い、第3の
ベリファイの結果、セルのしきい値が4.0Vよりも高
い場合はもう一度第3の書き込みを行う。以下、セルの
しきい値が第3のリファレンスレベルよりも低くなるま
で上述の第3のデータ書き込みと第3のベリファイを繰
り返す。
【0033】次に、第3のリファレンスレベルよりもセ
ルのしきい値が低くなったら、第4のリファレンスレベ
ルである3.5Vとセルのしきい値とを比較して第4の
ベリファイを行う。第4のベリファイの結果、セルのし
きい値が3.5Vよりも低い場合には、ソースを接地し
て、ドレインに5V、コントロールゲーに10Vを0.
1μ〜1μ秒間印加し、チャネルホットエレクトロンを
フローティングゲートに注入して、第4のデータ書き込
みを行う。以下、セルのしきい値が3.5Vよりも高く
なるまで、第4のデータ書き込みと第4のベリファイを
繰り返す。
ルのしきい値が低くなったら、第4のリファレンスレベ
ルである3.5Vとセルのしきい値とを比較して第4の
ベリファイを行う。第4のベリファイの結果、セルのし
きい値が3.5Vよりも低い場合には、ソースを接地し
て、ドレインに5V、コントロールゲーに10Vを0.
1μ〜1μ秒間印加し、チャネルホットエレクトロンを
フローティングゲートに注入して、第4のデータ書き込
みを行う。以下、セルのしきい値が3.5Vよりも高く
なるまで、第4のデータ書き込みと第4のベリファイを
繰り返す。
【0034】以上、説明した本発明による書き込み動作
を図3に示す。図3の場合、まず、第3のデータ書き込
みを行い、第3のベイファイの結果、まだ、第3のリフ
ァレンスレベルより低くなっていないので、再度第3の
書き込みを行う。2回目の第3のデータ書き込みが終了
するとしきい値は第4のリファレンスレベルよりも低く
なっているので、第3のベリファイをパスする。
を図3に示す。図3の場合、まず、第3のデータ書き込
みを行い、第3のベイファイの結果、まだ、第3のリフ
ァレンスレベルより低くなっていないので、再度第3の
書き込みを行う。2回目の第3のデータ書き込みが終了
するとしきい値は第4のリファレンスレベルよりも低く
なっているので、第3のベリファイをパスする。
【0035】次に、第4のリファレンスレベルとしきい
値とを比較して第4のベリファイを行う。第4のベリフ
ァイの結果、しきい値は第4のリファレンスレベルより
も低くなっているので、第4のデータ書き込みを行い、
再度第4のベイファイを行う。2回目の第4のベイファ
イではまだしきい値は第4のリファレンスレベルよりも
低いため、再度第4のデータ書き込みを行った後、また
第4のベイファイを行う。3回目の第4のベリファイで
はしきい値は第4のリファレンスレベルよりも高くなっ
ているため、ここで、データ書き込みを終了する。最終
的に、セルのしきい値は第3のリファレンスレベルと第
4のリファレンスレベルとの間の値になっている。
値とを比較して第4のベリファイを行う。第4のベリフ
ァイの結果、しきい値は第4のリファレンスレベルより
も低くなっているので、第4のデータ書き込みを行い、
再度第4のベイファイを行う。2回目の第4のベイファ
イではまだしきい値は第4のリファレンスレベルよりも
低いため、再度第4のデータ書き込みを行った後、また
第4のベイファイを行う。3回目の第4のベリファイで
はしきい値は第4のリファレンスレベルよりも高くなっ
ているため、ここで、データ書き込みを終了する。最終
的に、セルのしきい値は第3のリファレンスレベルと第
4のリファレンスレベルとの間の値になっている。
【0036】上述のような方法を用いることにより、書
き込み後のしきい値は必ず、第3のリファレンスレベル
より低く、第4のリファレンスレベルより高くすること
ができる。尚、本願発明において、第4の書き込み手段
はこれに限定されない。また、上述した実施の形態にお
ける電圧印加時間は、電圧の大きさやトンネル酸化膜
厚、ゲートカップリング比等によって変化するため、本
発明は、これに限定されるものではない。更に、第1〜
第4のデータ書き込みにおいて、それぞれ繰り返す場
合、各印加時間を等しくしてもよいし、変動してもよ
い。
き込み後のしきい値は必ず、第3のリファレンスレベル
より低く、第4のリファレンスレベルより高くすること
ができる。尚、本願発明において、第4の書き込み手段
はこれに限定されない。また、上述した実施の形態にお
ける電圧印加時間は、電圧の大きさやトンネル酸化膜
厚、ゲートカップリング比等によって変化するため、本
発明は、これに限定されるものではない。更に、第1〜
第4のデータ書き込みにおいて、それぞれ繰り返す場
合、各印加時間を等しくしてもよいし、変動してもよ
い。
【0037】
【発明の効果】以上、詳細に説明したように、本発明を
用い、データの書き込み後に2つのリファレンスレベル
とメモリセルのしきい値とを比較することにより、書き
込み後のメモリセルのしきい値を必ずある範囲内に収め
ることができる。従って、書き込み後のしきい値範囲が
非常に狭くなる多値セルの場合でも書き込みエラーを発
生することなく行うことができる。また、突発的に第1
又は第3のデータ書き込みでしきい値の上限又は下限を
越えるセルが発生した場合でも、第2又は第4のデータ
書き込みを行うことで、所望のしきい値範囲に収めるこ
とができる。
用い、データの書き込み後に2つのリファレンスレベル
とメモリセルのしきい値とを比較することにより、書き
込み後のメモリセルのしきい値を必ずある範囲内に収め
ることができる。従って、書き込み後のしきい値範囲が
非常に狭くなる多値セルの場合でも書き込みエラーを発
生することなく行うことができる。また、突発的に第1
又は第3のデータ書き込みでしきい値の上限又は下限を
越えるセルが発生した場合でも、第2又は第4のデータ
書き込みを行うことで、所望のしきい値範囲に収めるこ
とができる。
【0038】したがって、3値以上のデータを記憶する
フラッシュメモリの書き込みが確実に行うことができる
ので、チップ面積を増やすことなく大容量化が可能とな
り、チップコストを低減することができる。
フラッシュメモリの書き込みが確実に行うことができる
ので、チップ面積を増やすことなく大容量化が可能とな
り、チップコストを低減することができる。
【図1】本発明の書き込み動作のフローチャートを示す
図である。
図である。
【図2】本発明の第1の実施の形態の書き込み動作を示
す図である。
す図である。
【図3】本発明の第2の実施の形態の書き込み動作を示
す図である。
す図である。
【図4】多値セル技術の説明に供する図である。
【図5】従来技術による書き込み動作のフローチャート
を示す図である。
を示す図である。
【図6】従来技術による書き込み動作を示す図である。
Claims (6)
- 【請求項1】 フローティングゲート及びコントロール
ゲートを有し、データの書き込みをフローティングゲー
トに電子を注入することで行い、データの消去をフロー
ティングゲートから電子を放出することで行う不揮発性
半導体メモリセルのデータ書き込み方法において、 第1のデータ書き込みを行う第1工程と、 上記第1のデータ書き込み後の上記不揮発性半導体メモ
リセルのしきい値が所望のしきい値範囲の下限である第
1のリファレンスレベルより高くなっているか否かを判
断する第1のベリファイを行い、該第1のベリファイの
結果、上記しきい値が上記第1のリファレンスレベルよ
り低い場合、上記しきい値が上記第1のリファレンスレ
ベルより高くなるまで上記第1のデータ書き込みと上記
第1のベリファイを繰り返す第2工程と、 上記しきい値が上記第1のリファレンスレベルより高く
した後、上記しきい値が上記所望のしきい値範囲の上限
である第2のリファレンスレベルより低くなっているか
否かを判断する第2のベリファイを行い、該第2のベリ
ファイの結果、上記しきい値が上記第2のリファレンス
レベルよりも低い場合に、データ書き込みを終了し、上
記しきい値が上記第2のリファレンスレベルよりも高い
場合は、上記しきい値が上記第2のリファレンスレベル
より低く、且つ、上記第1のリファレンスレベルより高
くなるまで第2のデータ書き込みと上記第2のベリファ
イを繰り返す第3工程とを有することを特徴とする不揮
発性半導体メモリセルのデータ書き込み方法。 - 【請求項2】 上記第1のデータ書き込みをドレインに
正の電圧、ソースを接地し、コントロールゲートに正の
電圧を印加し、チャネルホットエレクトロン注入で電子
をフローティングゲートに注入することにより行い、 且つ、第2のデータ書き込みをドレイン又はソースの一
方に正の電圧、他方を開放し、コントロールゲートに負
の電圧を印加することにより生じるファウラー・ノルド
ハイムトンネリング電流により電子をフローティングゲ
ートよりソース又はドレインに引き抜くことで行うこと
を特徴とする、請求項1記載の不揮発性半導体メモリセ
ルのデータ書き込み方法。 - 【請求項3】 上記第1工程、第2工程及び第3工程を
3回以上行うことにより、3値以上のデータを書き込む
ことを特徴とする、請求項1又は請求項2記載の不揮発
性半導体メモリセルのデータ書き込み方法。 - 【請求項4】 フローティングゲート及びコントロール
ゲートを有し、データの書き込みをフローティングゲー
トに電子を放出することで行い、データの消去をフロー
ティングゲートから電子を注入することで行う不揮発性
半導体メモリセルのデータ書き込み方法において、 第3のデータ書き込みを行う第4工程と、 上記第3のデータ書き込み後の上記不揮発性半導体メモ
リセルのしきい値が所望のしきい値範囲の上限である第
3のリファレンスレベルより低くなっているいるか否か
を判断する第3のベリファイを行い、該第3のベリファ
イの結果、上記しきい値が上記第3のリファレンスレベ
ルより高い場合、上記しきい値が上記第3のリファレン
スレベルより低くなるまで上記第3のデータ書き込みと
上記第3のベリファイを繰り返す第5工程と、 上記しきい値が上記第3のリファレンスレベルより低く
した後、上記しきい値が上記所望のしきい値範囲の下限
である第4のリファレンスレベルより高くなっているか
否かを判断する第4のベリファイを行い、該第4のベリ
ファイの結果、上記しきい値が上記第3のリファレンス
レベルよりも低い場合にデータ書き込みを終了し、上記
しきい値が上記第4のリファレンスレベルよりも低い場
合は、上記しきい値が上記第4のリファレンスレベルよ
り高く、且つ、上記第3のリファレンスレベルより低く
なるまで上記第4のデータ書き込みと上記第4のベリフ
ァイを繰り返す第6工程とを有することを特徴とする不
揮発性半導体メモリセルのデータ書き込み方法。 - 【請求項5】 上記第3のデータ書き込みを、ドレイン
又はソースの一方に正の電圧、他方を開放にし、コント
ロールゲートに負の電圧を印加することにより生じるフ
ァウラー・ノルドハイムトンネリング電流により電子を
フローティングゲートよりソース又はドレインに引き抜
くことで行い、 且つ、第4のデータ書き込みをドレインに正の電圧、ソ
ースを接地、コントロールゲートに正の電圧を印加し、
チャネルホットエレクトロン注入でフローティングゲー
トに電子を注入することで行うことを特徴とする、請求
項4記載の不揮発性半導体メモリセルのデータ書き込み
方法。 - 【請求項6】 上記第4工程、第5工程及び第6工程を
3回以上行うことにより、3値以上のデータを書き込む
ことを特徴とする、請求項4又は請求項5記載の不揮発
性半導体メモリセルのデータ書き込み方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25972297A JPH1196774A (ja) | 1997-09-25 | 1997-09-25 | 不揮発性半導体メモリセルのデータ書き込み方法 |
US09/144,317 US6091637A (en) | 1997-09-25 | 1998-08-31 | Method for writing data into non-volatile semiconductor memory cell |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25972297A JPH1196774A (ja) | 1997-09-25 | 1997-09-25 | 不揮発性半導体メモリセルのデータ書き込み方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1196774A true JPH1196774A (ja) | 1999-04-09 |
Family
ID=17338044
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25972297A Pending JPH1196774A (ja) | 1997-09-25 | 1997-09-25 | 不揮発性半導体メモリセルのデータ書き込み方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6091637A (ja) |
JP (1) | JPH1196774A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100719372B1 (ko) | 2005-08-10 | 2007-05-17 | 삼성전자주식회사 | 노어 플래시 메모리 장치 및 그것의 프로그램 방법 |
JP2007531954A (ja) * | 2003-07-18 | 2007-11-08 | フリースケール セミコンダクター インコーポレイテッド | 個別電荷蓄積素子を有するメモリのプログラミング |
US8451663B2 (en) | 2010-06-10 | 2013-05-28 | Samsung Electronics Co., Ltd. | Method of programming nonvolatile memory device including first and second sense operations in program loop |
US20160270427A1 (en) * | 2009-11-02 | 2016-09-22 | Milk Specialties Company Dba Milk Specialties Global | Partial calcification of free fatty acid mixtures, livestock feed compositions including them, and methods of making same |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001209574A (ja) * | 2000-01-25 | 2001-08-03 | Mitsubishi Electric Corp | 記憶装置の制御方法 |
US6396744B1 (en) | 2000-04-25 | 2002-05-28 | Multi Level Memory Technology | Flash memory with dynamic refresh |
US6856568B1 (en) | 2000-04-25 | 2005-02-15 | Multi Level Memory Technology | Refresh operations that change address mappings in a non-volatile memory |
US7079422B1 (en) | 2000-04-25 | 2006-07-18 | Samsung Electronics Co., Ltd. | Periodic refresh operations for non-volatile multiple-bit-per-cell memory |
JP2001357680A (ja) * | 2000-06-15 | 2001-12-26 | Oki Electric Ind Co Ltd | 不揮発性半導体記憶装置のデータ消去方法 |
EP1750278B1 (en) * | 2005-07-28 | 2009-11-11 | STMicroelectronics S.r.l. | Method of programming a four-level flash memory device and a related page buffer |
EP1865513A1 (en) * | 2006-06-07 | 2007-12-12 | STMicroelectronics S.r.l. | Nonvolatile memory device |
US7599224B2 (en) * | 2007-07-03 | 2009-10-06 | Sandisk Corporation | Systems for coarse/fine program verification in non-volatile memory using different reference levels for improved sensing |
US7508715B2 (en) * | 2007-07-03 | 2009-03-24 | Sandisk Corporation | Coarse/fine program verification in non-volatile memory using different reference levels for improved sensing |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5218569A (en) * | 1991-02-08 | 1993-06-08 | Banks Gerald J | Electrically alterable non-volatile memory with n-bits per memory cell |
US5602789A (en) * | 1991-03-12 | 1997-02-11 | Kabushiki Kaisha Toshiba | Electrically erasable and programmable non-volatile and multi-level memory systemn with write-verify controller |
KR100253868B1 (ko) * | 1995-11-13 | 2000-05-01 | 니시무로 타이죠 | 불휘발성 반도체기억장치 |
KR0172401B1 (ko) * | 1995-12-07 | 1999-03-30 | 김광호 | 다수상태 불휘발성 반도체 메모리 장치 |
JP3404712B2 (ja) * | 1996-05-15 | 2003-05-12 | 株式会社東芝 | 不揮発性半導体記憶装置及びその書き込み方法 |
JP3180669B2 (ja) * | 1996-06-03 | 2001-06-25 | 日本電気株式会社 | 不揮発性半導体メモリおよびその書き込み方法 |
US5790453A (en) * | 1996-10-24 | 1998-08-04 | Micron Quantum Devices, Inc. | Apparatus and method for reading state of multistate non-volatile memory cells |
US5909449A (en) * | 1997-09-08 | 1999-06-01 | Invox Technology | Multibit-per-cell non-volatile memory with error detection and correction |
-
1997
- 1997-09-25 JP JP25972297A patent/JPH1196774A/ja active Pending
-
1998
- 1998-08-31 US US09/144,317 patent/US6091637A/en not_active Expired - Lifetime
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007531954A (ja) * | 2003-07-18 | 2007-11-08 | フリースケール セミコンダクター インコーポレイテッド | 個別電荷蓄積素子を有するメモリのプログラミング |
KR101017535B1 (ko) | 2003-07-18 | 2011-02-28 | 프리스케일 세미컨덕터, 인크. | 이산 전하 저장 소자들을 갖는 메모리의 프로그래밍 |
KR100719372B1 (ko) | 2005-08-10 | 2007-05-17 | 삼성전자주식회사 | 노어 플래시 메모리 장치 및 그것의 프로그램 방법 |
US7480182B2 (en) | 2005-08-10 | 2009-01-20 | Samsung Electronics Co., Ltd. | NOR flash memory devices in which a program verify operation is performed on selected memory cells and program verify methods associated therewith |
US20160270427A1 (en) * | 2009-11-02 | 2016-09-22 | Milk Specialties Company Dba Milk Specialties Global | Partial calcification of free fatty acid mixtures, livestock feed compositions including them, and methods of making same |
US8451663B2 (en) | 2010-06-10 | 2013-05-28 | Samsung Electronics Co., Ltd. | Method of programming nonvolatile memory device including first and second sense operations in program loop |
US8976599B2 (en) | 2010-06-10 | 2015-03-10 | Samsung Electronics Co., Ltd. | Method of programming nonvolatile memory device |
Also Published As
Publication number | Publication date |
---|---|
US6091637A (en) | 2000-07-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6567316B1 (en) | Nonvolatile semiconductor memory device and method of erasing data of nonvolatile semiconductor memory device | |
KR101134691B1 (ko) | 다중-레벨 비트 플래시 메모리 소거 알고리즘 | |
US7630255B2 (en) | Method for erasing data of NAND flash memory device | |
JP3180669B2 (ja) | 不揮発性半導体メモリおよびその書き込み方法 | |
US6515908B2 (en) | Nonvolatile semiconductor memory device having reduced erase time and method of erasing data of the same | |
US8023330B2 (en) | Method of erasing a nonvolatile memory device | |
JP3980874B2 (ja) | 半導体記憶装置及びその駆動方法 | |
IL152465A (en) | Method for erasing a memory cell | |
JP2003257188A (ja) | 不揮発性半導体記憶装置 | |
US5287317A (en) | Non-volatile semiconductor memory device with over-erasing prevention | |
JPWO2002050843A1 (ja) | 不揮発性半導体記憶装置及びデータ消去方法 | |
US20050006698A1 (en) | Semiconductor device | |
US7830717B2 (en) | Method for performing erasing operation in nonvolatile memory device | |
JPH1196774A (ja) | 不揮発性半導体メモリセルのデータ書き込み方法 | |
US5784317A (en) | Flash memory device using an operational circuit for bit-by-bit verifying of programmed data in memory cells and method of programming the same | |
JPH1125681A (ja) | 不揮発性半導体記憶装置 | |
KR20010070164A (ko) | 불휘발성 반도체 기억 장치의 기입 방법 | |
JP3143161B2 (ja) | 不揮発性半導体メモリ | |
US11120848B2 (en) | Method for determining a proper program voltage for a plurality of memory cells | |
US9136009B1 (en) | Method to improve accuracy of a low voltage state in flash memory cells | |
JP2755197B2 (ja) | 半導体不揮発性記憶装置 | |
KR20080090801A (ko) | 낸드 플래시 메모리소자의 소거방법 | |
JP2008130182A (ja) | 不揮発性半導体記憶装置 | |
JP2008293616A (ja) | 不揮発性半導体記憶装置の消去方法 | |
JP2007042222A (ja) | 半導体装置 |