JP2008293616A

JP2008293616A - 不揮発性半導体記憶装置の消去方法

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Publication number: JP2008293616A
Application number: JP2007140024A
Authority: JP
Inventors: Ken Sumitani; 憲隅谷
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2007-05-28
Filing date: 2007-05-28
Publication date: 2008-12-04

Abstract

【課題】しきい値電圧の一括消去処理による低下量と修復書き込み処理による上昇量を考慮し、消去処理をより確実に完了させることが可能な消去方法を提供する。
【解決手段】消去ベリファイ工程と全メモリセルに対する一括消去工程を含み、繰り返し実行するように構成された基準消去工程の全部或いは一部が、過消去状態か否かを判定する過消去ベリファイ工程と過消去状態を消去状態に修復する修復工程を含んでおり、２回目以降の一括消去工程が、前回の一括消去工程における消去電圧パルスの振幅またはパルス幅の少なくとも何れか一方を増加させた消去電圧パルスを用いて一括消去処理を実行し、或いは、２回目以降の前記修復工程が、前回の修復工程における修復書き込み電圧パルスの振幅またはパルス幅の少なくとも何れか一方を減少させた修復書き込み電圧パルスを用いて修復書き込み処理を実行するように構成されている。
【選択図】図２

Description

本発明は、不揮発性半導体記憶装置の消去方法に関する。

従来、フラッシュメモリ等の不揮発性半導体記憶装置は、一般的に、メモリセルの複数で構成されるメモリセルブロックを所定数備えて構成されるメモリセルアレイを備えており、所定数のメモリセルで構成されるアドレス単位での読み出し処理、アドレス単位での書き込み処理、複数アドレスで構成されるメモリセルブロック単位での一括消去処理を実行可能に構成されている。

以下、従来技術に係るフラッシュメモリの構成及び処理動作について、図９〜図１３を基に説明する。

先ず、従来技術に係るフラッシュメモリの一構成例について、図９及び図１０を基に簡単に説明する。ここで、図９は、従来技術に係るメモリセルアレイの概略構成例を示しており、図１０は、一般的なＥＴＯＸ型フラッシュメモリのメモリセルの概略構成を示している。

具体的には、従来技術に係るフラッシュメモリは、図９に示すように、メモリセルの複数を行及び列方向にマトリクス状に配列して構成されたメモリセルブロックを、所定数備えて構成されるメモリセルアレイを備えて構成されている。尚、図９では、説明のために、メモリセルアレイ内の１つのメモリセルブロックの構成について示している。

メモリセルＭは、図１０に示すように、Ｐ型半導体基板１００５上にフローティングゲート１００２を介して形成された制御ゲート１００１、フローティングゲート１００２の下部領域に隣接する領域であって、Ｐ型半導体基板１００５内に形成されたＮ型拡散領域であるドレイン１００３及びソース１００４を備えて構成されている。

フローティングゲート１００２は制御ゲート１００１やＰ型半導体基板１００５等と電気的に絶縁されており、フローティングゲート１００２内に蓄積された電荷の多寡により、メモリセルの特性、即ち、記憶状態が変化する。

ここで、図１１は、２値メモリセルのしきい値電圧分布の一例を模式的に示している。図１１に示す２値メモリセルでは、比較的低い電圧を制御ゲート１００１に印加すればドレイン１００３とソース１００４間のＰ型半導体基板１００５内領域にチャネル領域を発生させることができる状態、即ち、しきい値電圧が低い状態を消去状態“１”とし、しきい値電圧が高い状態を書き込み状態“０”としている。より具体的には、図１１に示す２値メモリセルの場合、しきい値電圧が電圧Ｖｅ０〜Ｖｅの範囲内にあるメモリセルＭは消去状態“１”に、しきい値電圧が電圧Ｖｗ以上であるメモリセルＭは、書き込み状態“０”に分類される。

尚、図１１では、消去状態に対し“１”を、書き込み状態に対し“０”を割り当てる場合について説明したが、各状態に割り当てる値は任意である。また、参照電圧Ｖｒは、読み出し処理においてメモリセルの記憶状態の判定に用いる参照電圧の値を示している。

図１２は、消去状態及び複数の書き込み状態に対応する３値以上の情報を記憶可能に構成された多値メモリセルの一例として、４値メモリセルのしきい値電圧分布を模式的に示している。図１２に示す４値メモリセルでは、しきい値電圧が最も低い電圧Ｖｅ０〜Ｖｅの範囲内にある４値メモリセルを消去状態“１１”に、しきい値電圧がＶｗ１０を下限値とする領域にある４値メモリセルを書き込み状態“１０”に、しきい値電圧がＶｗ０１を下限値とする領域にある４値メモリセルを書き込み状態“０１”に、しきい値電圧が電圧Ｖｗ００以上である４値メモリセルを書き込み状態“００”に分類している。

尚、図１２では、消去状態に対し“１１”を、各書き込み状態に対し、しきい値の低い順に“１０”“０１”“００”を割り当てる場合について説明したが、各状態に割り当てる値は任意である。また、参照電圧ＶｒＬ、参照電圧ＶｒＭ、参照電圧ＶｒＨは、読み出し処理においてメモリセルの記憶状態の判定に用いる参照電圧の値を示している。

メモリセルアレイは、図９に示すように、ｍ×ｎ個のメモリセルＭをマトリクス状に配列して構成されており、同一行のメモリセルＭの制御ゲート１００１を相互に接続して共通のワード線ＷＬ０〜ＷＬｍ−１（ｍは２以上の整数）とし、同一列のメモリセルＭのドレイン１００３を相互に接続して共通のビット線ＢＬ０〜ＢＬｎ−１（ｎは２以上の整数）としている。更に、メモリセルＭのソース１００４を共通のソース線ＳＬに接続して構成されている。

尚、図示しないが、メモリセルアレイの周囲には、アドレス信号に含まれるロウアドレスをデコードし、読み出し処理や書き込み処理の処理対象となるメモリセルＭの制御ゲート１００１に接続する選択ワード線に、各処理に応じて設定された電圧を印加するロウデコーダ、アドレス信号に含まれるカラムアドレスをデコードし、処理対象のビット線を選択するカラムデコーダ、ソース線ＳＬに対する印加電圧を切り替えるソーススイッチ等を備えている。

続いて、従来技術に係るメモリセルアレイに対する読み出し処理、書き込み処理、一括消去処理の動作原理を図１３に基づいて簡単に説明する。以下、簡単のために、２値メモリセルに対するアドレス単位での読み出し処理、アドレス単位での書き込み処理、複数アドレスからなるメモリセルブロック単位での一括消去処理について夫々説明する。ここで、図１３は、２値メモリセルに対する読み出し処理、書き込み処理、一括消去処理の夫々における電圧条件を示している。

読み出し処理では、図１３に示すように、ロウデコーダが、アドレス信号に含まれるロウアドレスにより特定される選択ワード線に対し、正電圧の制御ゲート電圧５Ｖを印加し、選択ワード線以外の非選択ワード線に、０Ｖを印加する。ソーススイッチはソース線ＳＬにソース電圧０Ｖを印加する。カラムデコーダは、各ビット線ＢＬ０〜ＢＬｎ−１の内読み出し処理対象となるメモリセルに接続されたビット線をセンスアンプに接続し、正電圧のドレイン電圧１Ｖを印加する。尚、読み出し処理対象ではない非選択ワード線に接続されたメモリセルについては、制御ゲート及びソースに０Ｖが印加されることから、ゲート・ソース間に電圧差がほとんど生じないため、非選択メモリセルには記憶状態に関係なく電流は流れず、読み出し処理にほぼ影響を与えない。

より具体的には、上述した読み出し処理では、図１０に示すメモリセルＭの制御ゲート１００１に５Ｖ、ドレイン１００３に１Ｖ、ソース１００４に０Ｖが印加される。このとき、ドレイン１００３・ソース１００４間のＰ型半導体基板１００５内領域にチャネル領域が発生し電流が流れるが、メモリセルＭが消去状態である場合には、しきい値電圧が低いため、ドレイン１００３・ソース１００４間に比較的大きな電流が流れる。これに対し、メモリセルＭが書き込み状態である場合には、しきい値電圧が高いため、ドレイン１００３・ソース１００４間には比較的小さな電流しか流れない。これにより、センスアンプ回路において、メモリセルＭに流れる電流値から求められるメモリセルＭのしきい値電圧に基づいて記憶状態を判定することが可能になる。

例えば、図１１に示す２値メモリセルの場合には、メモリセルＭのしきい値電圧の値が、読み出し処理における参照電圧Ｖｒより小さい場合は、消去状態“１”と判定し、参照電圧Ｖｒより大きい場合は、書き込み状態“０”と判定する。

書き込み処理では、図１３に示すように、ロウデコーダが、書き込み処理の対象となる書き込み対象メモリセルＭの制御ゲート１００１に接続する選択ワード線に対し、正電圧の制御ゲート電圧１０Ｖを印加し、書き込み処理の対象とならないメモリセルＭの制御ゲート１００１に接続する非選択ワード線に対し、０Ｖを印加する。ソーススイッチはソース線ＳＬにソース電圧０Ｖを印加する。カラムデコーダは、各ビット線ＢＬ０〜ＢＬｎ−１の内の書き込み処理対象の選択ビット線に対し、正電圧のドレイン電圧５Ｖを印加する。尚、読み出し処理の場合と同様に、非選択メモリセルの制御ゲート及びソースには０Ｖが印加されることから、非選択メモリセルの特性は影響を受けない。

より具体的には、上述した書き込み処理では、図１０に示すメモリセルＭの制御ゲート１００１に１０Ｖ、ドレイン１００３に５Ｖ、ソース１００４に０Ｖが印加される。ドレイン１００３に高い正電圧を印加することにより、ソース１００４近傍のチャネル領域に高エネルギのホットエレクトロンを発生させ、更に、制御ゲート１００１にドレイン１００３よりも高い正電圧を印加することで、ホットエレクトロンを一定の確率でフローティングゲート１００２に注入させる。この書き込み処理は、ＣＨＥ方式（チャネル・ホット・エレクトロン方式）と呼ばれている。この書き込み処理では、図１１において、メモリセルＭのしきい値電圧の値が電圧Ｖｗの値を超えた場合に、書き込み処理が正常に終了したと判定する。

一括消去処理では、図１３に示すように、ロウデコーダが、一括消去処理の対象となる消去対象メモリセルブロックの全てのワード線ＷＬ０〜ＷＬｍ−１に対し、負電圧の制御ゲート電圧−１０Ｖを印加する。ソーススイッチは、消去対象メモリセルブロックのソース線ＳＬに高い正電圧のソース電圧１０Ｖを印加する。これにより、消去対象メモリセルブロックを構成するｍ×ｎ個の全てのメモリセルが一括して消去される。

より具体的には、上述した一括消去処理では、図１０に示すメモリセルＭの制御ゲート１００１に−１０Ｖを、ソース１００４に１０Ｖが印加される。このような条件で電圧を印加すると、フローティングゲート１００２に蓄積された電荷は、トンネル効果によりソース１００４に抜ける。尚、この現象は、ＦＮトンネル現象（ＦｏｗｌｅｒＮｏｒｄｈｅｉｍＴｕｎｎｅｌｉｎｇ）と呼ばれている。一括消去処理では、図１１において、メモリセルＭのしきい値電圧の値が、電圧Ｖｅの値より小さくなった場合に、一括消去処理が正常に終了したと判定する。

ところで、フラッシュメモリ等の不揮発性半導体記憶装置における一括消去処理では、フローティングゲート１００２内の電荷量が非常に少なくなり、しきい値電圧の値が消去状態のしきい値電圧の下限値、例えば、図１１において、電圧Ｖｅ０より小さい過消去状態のメモリセル（過消去メモリセル）が発生する場合がある。

過消去メモリセルが存在すると、読み出し処理や書き込み処理の実行に支障が生じる場合がある。具体的には、例えば、過消去メモリセルに接続されているビット線に接続された他のメモリセルに対する読み出し処理を実行する場合、読み出し処理の対象とならない非選択ワード線に接続されたメモリセルの制御ゲート及びソースには、上述したように、０Ｖが印加される。このとき、通常の非選択メモリセルのゲート・ソース間には電圧差がほとんど生じないが、過消去状態の非選択ワード線に接続されたメモリセルの場合、しきい値電圧が負電圧となって非常に低いため、完全にオフせず、無視できない程度の電流を流すことがある。この電流は、読み出し処理における誤読み出しの原因となる。

また、例えば、過消去メモリセルと同一のビット線に接続された他のメモリセルに対する書き込み処理を実行する場合には、ビット線（ドレイン）に高電圧を印加するが、過消去状態の非選択メモリセルが流す電流によりビット線電圧が低下し、書き込み対象のメモリセルへの書き込み処理が正常に実行できなくなる可能性がある。

尚、近年、様々な要因により、過消去メモリセルが発生し易くなってきている。具体的には、例えば、過消去メモリセルの発生率増加要因として、加工プロセスの微細化や、記憶容量の増大に伴うメモリセル数の増大による一括消去処理の消去対象メモリセルブロックのメモリセル数の増大がある。

微細化が進むと、一般的に、製造バラツキに起因するメモリセル特性のバラツキが大きくなり、一括消去処理におけるメモリセルの消去速度のバラツキが大きくなる。また、消去対象メモリセルブロックのメモリセル数が増大すると、バラツキの大きいメモリセル数も増大する。そして、一括消去処理では、メモリセルブロック単位で消去処理を実行することから、比較的早く消去状態となるメモリセル及び比較的遅く消去状態となるメモリセルの何れにも、同じ回数の消去処理が実行されることとなる。このため、比較的遅く消去状態となるメモリセルが消去状態になるまで一括消去処理を繰り返し実行すると、比較的早く消去状態となるメモリセルは、消去状態となった後も必要以上に消去処理が実行されることとなり、過消去状態となる。

このため、従来の不揮発性半導体記憶装置には、過消去メモリセルによる読み出し処理や書き込み処理における不具合を防止するために、例えば、一括消去処理において発生した過消去メモリセルに対し、記憶状態を過消去状態から消去状態に修復する修復書き込み処理を実行するものがある。

以下、修復書き込み処理を実行する場合の一括消去処理の処理手順について図１４を基に説明する。ここで、図１４は、修復書き込み処理を実行する場合の一括消去処理の処理手順の一例を示すフローチャートである。尚、ここでは、簡単のために、消去対象メモリセルブロックのメモリセルが、図１１に示す２値メモリセルである場合を想定して説明する。

不揮発性半導体記憶装置は、先ず、現在の処理対象のアドレスを示すアドレス変数の値を初期化する（ステップ＃１００１）。ここでは、アドレス変数に、消去対象メモリセルブロックの先頭アドレスが設定される。次に、消去対象メモリセルブロック内の全てのメモリセルに対し、所定の消去電圧条件で消去電圧パルスを印加して一括消去処理を実行する（ステップ＃１００２）。

引き続き、消去対象メモリセルブロック内のメモリセルの夫々に対し、メモリセルの記憶状態が未消去状態であるか否かを判定する消去ベリファイ処理を実行する（ステップ＃１００３）。ここでの消去ベリファイ処理は、アドレス単位で実行するように構成されており、アドレス変数が示すアドレスのメモリセルＭの夫々に対し、未消去状態であるか否かを判定する。また、未消去状態であるか否かの判定は、具体的には、各メモリセルＭのしきい値電圧と図１１に示す参照電圧Ｖｅを比較し、メモリセルＭのしきい値電圧が電圧Ｖｅより大きい場合に、未消去状態であると判定する。

ステップ＃１００３において消去ベリファイ処理が実行されたメモリセルＭに、未消去状態と判定された未消去メモリセルが１つでも含まれている場合は、ステップ＃１００２に移行して（ステップ＃１００４でＮｏ分岐）、再度、消去電圧条件により消去電圧パルスの振幅及びパルス幅等を再設定し、再設定した消去電圧パルスを印加して一括消去処理を実行する（ステップ＃１００２）。

ステップ＃１００３において消去ベリファイ処理が実行されたメモリセルＭに未消去状態と判定された未消去メモリセルが含まれていない場合は（ステップ＃１００４でＹｅｓ分岐）、ステップ＃１００５に移行して、アドレス変数の値をインクリメントする（ステップ＃１００５）。消去対象メモリセルブロック内に消去ベリファイ処理が完了していないアドレスがある場合は（ステップ＃１００６でＮｏ分岐）、ステップ＃１００２に移行して、アドレス変数が示すアドレスのメモリセルＭに対する消去ベリファイ処理を実行する。

消去対象メモリセルブロック内の全てのアドレスに対する一括消去処理が完了すると（ステップ＃１００６でＹｅｓ分岐）、アドレス変数の値を初期化し、消去対象メモリセルブロックの先頭アドレスを設定する（ステップ＃１００７）。続いて、消去対象メモリセルブロック内のメモリセルの夫々に対し、過消去状態であるか否かを判定する過消去ベリファイ処理を実行する（ステップ＃１００８）。ここでの過消去ベリファイ処理は、アドレス単位で実行するように構成されており、アドレス変数が示すアドレスのメモリセルＭの夫々に対し、過消去状態であるか否かを判定する。また、過消去状態であるか否かの判定は、具体的には、各メモリセルＭのしきい値電圧と図１１に示す参照電圧Ｖｅ０を比較し、メモリセルＭのしきい値電圧が電圧Ｖｅ０より小さい場合に、過消去状態であると判定する。

ステップ＃１００８において過消去ベリファイ処理が実行されたメモリセルＭに、過消去状態と判定されたメモリセルＭがある場合は（ステップ＃１００９でＹｅｓ分岐）、過消去状態のメモリセルＭに対する修復書き込み処理を実行し（ステップ＃１０１０）、その後、ステップ＃１００８に移行する。ここでは、修復書き込み処理として、通常の書き込み処理における書き込み電圧パルスよりも電圧振幅またはパルス幅の小さい修復書き込み電圧パルスを用いた弱書き込み処理を実行する。過消去状態は、上述したように、例えば、図１０において、メモリセルＭのフローティングゲート１００２内の電荷量が非常に少なくなり、しきい値電圧が下がり過ぎて図１１に示す電圧Ｖｅ０より小さくなっている状態である。従って、弱書き込み処理により、フローティングゲート１００２内の電荷量を増やし、しきい値電圧を上昇させて電圧Ｖｅ０より高くすることで、メモリセルの記憶状態を過消去状態から消去状態に修復することができる。尚、過消去メモリセルに対して通常の書き込み処理を実行すると、しきい値電圧が上がり過ぎ、消去状態のしきい値電圧の上限値Ｖｅを超える可能性があるので、適切に消去状態の電圧範囲Ｖｅ０〜Ｖｅに書き込むために、弱書き込み処理を実行する。

ステップ＃１００８において過消去ベリファイ処理が実行されたメモリセルＭに、過消去状態と判定されたメモリセルがない場合は（ステップ＃１００９でＮｏ分岐）、アドレス変数の値をインクリメントして更新し（ステップ＃１０１１）、アドレス変数の値が、消去対象メモリセルブロック内の過消去ベリファイ処理を実行していないアドレスを示す場合は（ステップ＃１０１２でＮｏ分岐）、ステップ＃１００８に移行してアドレス変数が示すアドレスのメモリセルＭに対し過消去ベリファイ処理を実行する。消去対象メモリセルブロック内の全てのアドレスに対して過消去ベリファイ処理が実行されると（ステップ＃１０１２でＹｅｓ分岐）、処理を終了する。

尚、図１４に示すフローチャートにおいて、ステップ＃１００２の一括消去処理の実行回数をカウントし、所定回数内に消去処理が完了しない場合に、処理を終了してエラー出力するように構成しても良い。

図１５は、図１４に示す一括消去処理、消去ベリファイ処理、過消去ベリファイ処理及び修復書き込み処理における消去対象の選択メモリセルの制御ゲート電圧の遷移と、デバイスの消費電流の遷移を示している。電圧Ｖ_ＧＮＤは接地電圧を示している。

時間ｔ０〜ｔｅ１の初期設定時（図１４のステップ＃１００１）、図１０に示すメモリセルＭの制御ゲート１００１のゲート電圧は、図１５に示すように、０Ｖ（電圧Ｖ_ＧＮＤ）となっている。時間ｔｅ１において、一括消去処理が開始されると（図１４のステップ＃１００２）、消去対象メモリセルブロック内の全てのメモリセルＭの制御ゲート１００１に、負電圧の消去電圧パルスＶｎ１が印加される。このときの消費電流Ｗｎ１は、図１３に示す電圧条件で消去処理を行う場合、ソース１００４から半導体基板１００５へ抜けるバンド間電流が支配的であるため、消去電圧パルスＶｎ１の印加開始からの経過時間に応じて減少する。

引き続き、時間ｔｅｖ１において、消去ベリファイ処理が開始されると（図１４のステップ＃１００３）、消去対象メモリセルブロック内のメモリセルの制御ゲートに、正電圧の消去ベリファイ電圧パルスＶｅｖ１が印加される。尚、消去ベリファイ処理における消費電流Ｗｅｖ１〜Ｗｅｖｋ（ｋは１以上の整数）は、センスアンプを駆動するため、一括消去処理における消費電流Ｗｎ１〜Ｗｎｋよりも大きくなる。同様にして、消去対象メモリセルブロック内の全てのメモリセルについて未消去状態ではないと判定されるまで、一括消去処理及び消去ベリファイ処理が繰り返し実行される。

時間ｔｏｅｖ１において、過消去ベリファイ処理が開始されると（図１４のステップ＃１００８）、過消去ベリファイ処理の対象となるメモリセルの制御ゲートに、正電圧の過消去ベリファイ電圧パルスＶｏｅｖ１が印加される。尚、過消去ベリファイ処理では、メモリセルのしきい値電圧を、消去ベリファイ処理における参照電圧Ｖｅより低い参照電圧Ｖｅ０と比較する。尚、ここでは、消去ベリファイ処理で用いた参照電圧と同じ参照電圧を用いて過消去状態であるか否かを判定することから、電圧Ｖｅ０及び電圧Ｖｅの関係に応じて、過消去ベリファイ電圧パルスＶｏｅｖ１の電圧振幅を消去ベリファイ電圧パルスＶｅｖ１〜Ｖｅｖｋの電圧振幅より大きく（電圧Ｖｏｅｖ＞電圧Ｖｅｖ）設定している。また、過消去ベリファイ処理における消費電流Ｗｏｅｖ１は、図１５に示すように、過消去ベリファイ電圧パルスＶｏｅｖ１の電圧振幅が、消去ベリファイ電圧パルスＶｅｖ１〜Ｖｅｖｋの電圧振幅より大きく設定されているため、消去ベリファイ処理における消費電流Ｗｅｖ１〜Ｗｅｖｋよりも大きくなる。

時間ｔｏｅｐ１において、修復書き込み処理が開始されると（図１４のステップ＃１０１０）、修復書き込み処理の対象となる過消去メモリセルの制御ゲートに、正電圧の修復書き込み電圧パルスＶｏｅｐが印加される。修復書き込み電圧パルスＶｏｅｐは、メモリセルの特性等に応じて、電圧振幅及びパルス幅が設定される。修復書き込み処理における消費電流Ｗｏｅｐ１は、修復書き込み処理の対象となる過消去メモリセルの数が、一括消去処理、消去ベリファイ処理及び過消去ベリファイ処理の処理対象となるメモリセル数に比べて少ないことから、他の処理における消費電流よりも小さくなる。同様にして、過消去状態のメモリセルが判定されなくなるまで、過消去ベリファイ処理と修復書き込み処理を繰り返し実行する。

尚、図１５に示すように、時間ｔｏｅｖ１以前は一括消去処理と消去ベリファイ処理が繰り返し実行され、時間ｔｏｅｖ１以降は過消去ベリファイ処理と修復書き込み処理が繰り返し実行されることから、時間ｔｏｅｖ１の前後でメモリセルの制御ゲートの電圧変動により、処理内容が明確に判別できる。

過消去メモリセルによる読み出し処理や書き込み処理における不具合を防止するための他の技術には、例えば、読み出し処理において、過消去メモリセルのリーク電流を遮断するために、選択ワード線に正電圧を、非選択ワード線に負電圧を印加する不揮発性半導体記憶装置がある（例えば、特許文献２参照）。また、例えば、いかなる状態のメモリセルであっても強制的にオフできるオフ電圧を生成するオフ電圧発生手段を備え、過消去ベリファイ処理の実行時に、過消去ベリファイ処理の対象とならないメモリセルの制御ゲートにオフ電圧を印加する不揮発性半導体記憶装置がある（例えば、特許文献３参照）。

更に、例えば、一括消去処理及び消去ベリファイ処理を繰り返し実施し、一括消去処理の実行中に、所定の時間間隔でリークチェックを行い、リークチェックの結果がＮＧの場合に、一括消去処理を中断して過消去ベリファイ処理及び弱書き込み処理を実施し、過消去ベリファイ処理及び弱書き込み処理の実行終了後、中断していた一括消去処理を再開する不揮発性半導体記憶装置がある（例えば、特許文献１参照）。尚、特許文献１に記載の不揮発性半導体記憶装置では、一括消去処理及び消去ベリファイ処理の繰り返し中に、一括消去処理の実行を中断して過消去ベリファイ処理及び弱書き込み処理を実施するので、過消去メモリセルの発生をより早い段階で検出して解消することができる。

特開２０００−２６０１８９号公報特開平６−１６２７８７号公報特開平７−１６９２８６号公報

しかしながら、図１４に示す消去処理手順で一括消去される不揮発性半導体記憶装置や、特許文献１に記載の不揮発性半導体記憶装置では、一括消去処理による消去対象メモリセルのしきい値電圧の低下量と、修復書き込み処理（弱書き込み処理）による過消去メモリセルのしきい値電圧の上昇量のバランスが考慮されていない。このため、一括消去処理により過消去状態となり、弱書き込み処理により未消去状態となるメモリセルが発生する可能性があり、このような消去対象メモリセルの場合、しきい値電圧を消去状態の範囲内にすることができず、消去処理が正常に終了できない場合が生じる可能性があるという問題がある。

本発明は上記の問題に鑑みてなされたものであり、その目的は、一括消去処理によるメモリセルのしきい値電圧の低下量と、修復書き込み処理によるメモリセルのしきい値電圧の上昇量のバランスを考慮して、消去処理をより確実に正常に完了させることができる不揮発性半導体記憶装置の消去方法を提供する点にある。

上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、メモリセルの複数を備えるメモリセルアレイを備え、所定数の前記メモリセルからなるメモリセル群単位での一括消去処理を実行可能な不揮発性半導体記憶装置の消去方法であって、一括消去処理の対象である消去対象メモリセル群の前記メモリセルの夫々に対し、前記メモリセルの記憶状態が未消去状態であるか否かを判定する消去ベリファイ処理を実行する消去ベリファイ工程と、前記消去ベリファイ工程において前記未消去状態であると判定された前記メモリセルがある場合に、前記消去対象メモリセル群を構成する全ての前記メモリセルに対し、所定の消去電圧条件に基づいて消去電圧パルスを印加する一括消去処理を実行する一括消去工程と、前記消去対象メモリセル群の前記メモリセルの夫々に対し、前記メモリセルの記憶状態が過消去状態であるか否かを判定する過消去ベリファイ処理を実行する過消去ベリファイ工程と、前記過消去ベリファイ工程において前記過消去状態であると判定された前記メモリセルがある場合に、前記過消去状態の前記メモリセルに対し、前記過消去状態を修復するための修復電圧条件に基づいて修復書き込み電圧パルスを印加する修復書き込み処理を実行する修復工程と、を備え、前記消去ベリファイ工程及び前記一括消去工程を含む基準消去工程を繰り返し実行する際に、毎回、或いは、所定の修復実行条件に合致した場合にのみ、前記過消去ベリファイ工程及び前記修復工程を前記基準消去工程内において実行し、２回目以降の前記一括消去工程において、前記消去電圧条件に基づいて、前回の前記一括消去工程における前記消去電圧パルスの振幅またはパルス幅の少なくとも何れか一方を増加させた前記消去電圧パルスを用いて前記一括消去処理を実行することを第１の特徴とする。

上記目的を達成するための本発明に係る不揮発性半導体記憶装置の消去方法は、メモリセルの複数を備えるメモリセルアレイを備え、所定数の前記メモリセルからなるメモリセル群単位での一括消去処理を実行可能な不揮発性半導体記憶装置の消去方法であって、一括消去処理の対象である消去対象メモリセル群の前記メモリセルの夫々に対し、前記メモリセルの記憶状態が未消去状態であるか否かを判定する消去ベリファイ処理を実行する消去ベリファイ工程と、前記消去ベリファイ工程において前記未消去状態であると判定された前記メモリセルがある場合に、前記消去対象メモリセル群を構成する全ての前記メモリセルに対し、所定の消去電圧条件に基づいて消去電圧パルスを印加する一括消去処理を実行する一括消去工程と、前記消去対象メモリセル群の前記メモリセルの夫々に対し、前記メモリセルの記憶状態が過消去状態であるか否かを判定する過消去ベリファイ処理を実行する過消去ベリファイ工程と、前記過消去ベリファイ工程において前記過消去状態であると判定された前記メモリセルがある場合に、前記過消去状態の前記メモリセルに対し、前記過消去状態を修復するための修復電圧条件に基づいて修復書き込み電圧パルスを印加する修復書き込み処理を実行する修復工程と、を備え、前記消去ベリファイ工程及び前記一括消去工程を含む基準消去工程を繰り返し実行する際に、毎回、或いは、所定の修復実行条件に合致した場合にのみ、前記過消去ベリファイ工程及び前記修復工程を前記基準消去工程内において実行し、２回目以降の前記修復工程において、前記修復電圧条件に基づいて、前回の前記修復工程における前記修復書き込み電圧パルスの振幅またはパルス幅の少なくとも何れか一方を減少させた前記修復書き込み電圧パルスを用いて前記修復書き込み処理を実行することを第２の特徴とする。

上記特徴の本発明に係る不揮発性半導体記憶装置の消去方法は、２回目以降の前記一括消去工程において、前記消去電圧条件に基づいて、前回の前記一括消去工程における前記消去電圧パルスの振幅またはパルス幅の少なくとも何れか一方を増加させた前記消去電圧パルスを用いて前記一括消去処理を実行することを第３の特徴とする。

上記何れかの特徴の本発明に係る不揮発性半導体記憶装置の消去方法は、前記修復工程において、前記過消去状態の前記メモリセルの複数に対して同時に前記修復書き込み電圧パルスを印加して前記修復書き込み処理を実行することを第４の特徴とする。

上記何れかの特徴の本発明に係る不揮発性半導体記憶装置の消去方法は、前記過消去ベリファイ工程において、前記過消去ベリファイ処理の実行において、前記過消去ベリファイ処理の結果を、所定のバッファ回路に記憶し、前記修復工程において、前記バッファ回路に記憶された前記過消去ベリファイ処理の結果に基づいて、前記修復書き込み処理を実行することを第５の特徴とする。

上記何れかの特徴の本発明に係る不揮発性半導体記憶装置の消去方法は、前記メモリセルが消去状態及び複数の書き込み状態に対応する３値以上の情報を記憶可能に構成され、前記不揮発性半導体記憶装置が、前記メモリセルの記憶状態を２値判定するセンスアンプの複数からなるセンスアンプ群を、所定の前記メモリセル別に備えたセンスアンプ回路を備えて構成され、前記消去ベリファイ工程において、消去対象の前記メモリセル毎に、対応する前記センスアンプ群を構成する前記センスアンプの内の１つを用いて前記消去ベリファイ処理を実行し、前記過消去ベリファイ工程において、消去対象の前記メモリセル毎に、対応する前記センスアンプ群を構成する前記センスアンプの内、前記消去ベリファイ処理で用いる前記センスアンプを除く他の１つのセンスアンプを用い、前記過消去ベリファイ処理を、前記消去ベリファイ処理と同時に実行することを第６の特徴とする。

上記特徴の不揮発性半導体記憶装置の消去方法によれば、消去ベリファイ工程及び一括消去工程を含む基準消去工程を繰り返し実行するように構成し、更に、基準消去工程の全部或いは一部が過消去ベリファイ工程及び修復工程を含むように構成して、基準消去工程の実行毎に、一括消去処理におけるメモリセルのしきい値電圧の低下量が、修復書き込み処理におけるメモリセルのしきい値電圧の上昇量に対し、相対的且つ段階的に大きくなるように構成したので、メモリセルの記憶状態をより確実に消去状態にすることが可能になる。

具体的には、例えば、図１４に示す消去処理手順で一括消去される従来の不揮発性半導体記憶装置や特許文献１〜３に記載の不揮発性半導体記憶装置のように、一括消去処理におけるメモリセルのしきい値電圧の低下量と修復書き込み処理におけるメモリセルのしきい値電圧の上昇量の関係が固定的に設定されている場合には、消去対象のメモリセルの特性によっては、基準消去工程を繰り返した場合に、記憶状態が過消去状態と未消去状態を往復し、消去状態にすることが困難な場合が生じることが考えられる。これに対し、上記特徴の不揮発性半導体記憶装置では、基準消去工程の実行毎に、一括消去処理におけるメモリセルのしきい値電圧の低下量と修復書き込み処理におけるメモリセルのしきい値電圧の上昇量の関係を可変に構成したので、基準消去工程を繰り返し実行することにより、消去対象のメモリセルの特性によらず、記憶状態をより確実に消去状態にすることができる。

また、上記特徴の不揮発性半導体記憶装置の消去方法によれば、一括消去処理におけるメモリセルのしきい値電圧の低下量、または、修復書き込み処理におけるメモリセルのしきい値電圧の上昇量の設定を、電圧振幅またはパルス幅で調整するように構成したので、装置構成を複雑化することなく比較的容易に本発明装置を構築することができる。

更に、上記第５の特徴の不揮発性半導体記憶装置の消去方法の如く、修復書き込み処理をメモリセル単位ではなく、複数のメモリセルからなるバッファ単位で実行するように構成すれば、修復書き込み処理に係る時間を低減できる。また、バッファ書き込み処理を実行可能な不揮発性半導体記憶装置の場合に、バッファ書き込み用のバッファ回路を、修復書き込み処理に流用すれば、新たに専用のバッファ回路を設ける必要がなく、チップ面積を増大させることがない。

上記第６の特徴の不揮発性半導体記憶装置の消去方法の如く、メモリセルアレイが３値以上の情報を記憶可能な多値メモリセルで構成され、１つのメモリセルに２値判定を行うセンスアンプが複数備えられている場合、１つのセンスアンプを消去ベリファイ処理に、他の１つのセンスアンプを過消去ベリファイ処理に利用するように構成すれば、消去ベリファイ処理と過消去ベリファイ処理を同時に実行することが可能になる。これによって、消去ベリファイ処理及び過消去ベリファイ処理の全体で処理時間を短縮することが可能になる。

以下、本発明に係る不揮発性半導体記憶装置の消去方法（以下、適宜「本発明方法」と略称する）の実施形態を図面に基づいて説明する。

〈第１実施形態〉
本発明方法の第１実施形態について、図１〜図４を基に説明する。

先ず、本発明方法を適用する不揮発性半導体記憶装置の構成について、図１を基に簡単に説明する。ここで、図１は、不揮発性半導体記憶装置１において、本発明方法の実行に係る部分の概略部分構成例を示している。

不揮発性半導体記憶装置１は、図１に示すように、メモリセルの複数を行及び列方向にマトリクス状に配列して構成されたメモリセルブロックを所定数備えて構成されるメモリセルアレイ７０、装置外部から制御線Ｌ２を介して制御信号を、アドレス線Ｌ３を介してアドレス信号を受け付け、データ線Ｌ４を介してデータ信号の交換を行うための入出力バッファ１０、書き込み処理時に書き込み対象のメモリセルの期待値を示す期待値データ等を記憶するバッファ回路４０、２値判定によりメモリセルの記憶状態を判定するセンスアンプの１または複数からなるセンスアンプ群をビット線毎に備えたセンスアンプ回路６０、入出力バッファ１０を介して外部コマンドを受け付け、当該外部コマンドを解読してライトステートマシン３０及びバッファ回路４０を制御するＵＩ（ＵｓｅｒＩｎｔｅｒｆａｃｅ）回路２０、ＵＩ回路２０から内部制御信号群を受け付け、当該内部制御信号群に基づいて制御レジスタ回路５０を介して装置内の各内部回路を制御し、メモリセルアレイ７０に対する書き込み処理及び消去処理等の制御を行うライトステートマシン３０を備えて構成されている。

尚、不揮発性半導体記憶装置１のメモリセルアレイ７０の構成は、上述した図９に示す従来のメモリセルアレイの構成と同じであり、メモリセルアレイ７０を構成するメモリセルの構成は、上述した図１０に示す従来のメモリセルＭの構成と同じである。具体的には、メモリセルアレイ７０は、図９に示すように、ｍ×ｎ個のメモリセルＭをマトリクス状に配列して構成されており、同一行のメモリセルＭの制御ゲート１００１を相互に接続して共通のワード線ＷＬ０〜ＷＬｍ−１（ｍは２以上の整数）とし、同一列のメモリセルＭのドレイン１００３を相互に接続して共通のビット線ＢＬ０〜ＢＬｎ−１（ｎは２以上の整数）としている。更に、メモリセルＭのソース１００４を共通のソース線ＳＬに接続して構成されている。

次に、本実施形態における本発明方法の処理手順について、図２及び図３を基に説明する。ここで、図２は、本実施形態における本発明方法の処理手順を示している。

尚、本実施形態の不揮発性半導体記憶装置１は、メモリセルの複数からなるアドレス単位での消去ベリファイ処理（消去ベリファイ工程）及び複数アドレスからなるメモリセルブロック単位での一括消去処理（一括消去工程）を含む基準消去工程を繰り返し実行するように構成されている。更に、本実施形態では、基準消去工程において、毎回、アドレス単位での過消去ベリファイ処理（過消去ベリファイ工程）及びメモリセル単位或いはアドレス単位での修復書き込み処理（修復工程）を実行する。

不揮発性半導体記憶装置１は、ＵＩ回路２０が外部コマンドにより所定のメモリセルブロックに対する消去要求を受け付けると、先ず、ライトステートマシン３０が初期設定を行う（ステップ＃１０１）。具体的には、本実施形態では、アドレス単位で実行する消去ベリファイ処理や過消去ベリファイ処理において、現在の処理対象のアドレスを示すアドレス変数に、一括消去処理の対象である消去対象メモリセルブロック（消去対象メモリセル群に相当）の先頭アドレスの値を設定する。

続いて、不揮発性半導体記憶装置１は、消去対象メモリセルブロックを構成する全てのメモリセルに対し、所定の消去電圧条件に基づいて消去電圧パルスを印加する一括消去処理を実行する（ステップ＃１０２、一括消去工程）。ここで、図３は、本実施形態における消去電圧条件を示している。具体的には、例えば、１回目の一括消去処理では、図９に示す消去対象メモリセルブロックにおいて、各メモリセルの制御ゲートに接続するワード線ＷＬ０〜ＷＬｍ−１に負電圧−１０Ｖを、各メモリセルのソースに接続するソース線ＳＬに正電圧２Ｖを印加する。

引き続き、不揮発性半導体記憶装置１は、消去対象メモリセルブロックのメモリセルの夫々に対し、メモリセルの記憶状態が未消去状態であるか否かを判定する消去ベリファイ処理を実行する（ステップ＃１０３、消去ベリファイ工程）。ここで、本実施形態では、消去ベリファイ処理はアドレス単位で実行されるように構成されている。アドレス変数が示すアドレスのメモリセルに１つでも未消去状態であると判定された未消去メモリセルがある場合は（ステップ＃１０４でＹｅｓ分岐）、再度一括消去処理が必要であることを示す再消去フラグを設定する（ステップ＃１０５）。

続いて、不揮発性半導体記憶装置１は、消去対象メモリセルブロックのメモリセルの夫々に対し、メモリセルの記憶状態が過消去状態であるか否かを判定する過消去ベリファイ処理を実行する（ステップ＃１０６、過消去ベリファイ工程）。ここで、本実施形態では、過消去ベリファイ処理はアドレス単位で実行されるように構成されている。

引き続き、不揮発性半導体記憶装置１は、ステップ＃１０６の過消去ベリファイ工程において過消去状態であると判定された過消去メモリセルがある場合に（ステップ＃１０７でＹｅｓ分岐）、過消去状態のメモリセルに対し、過消去状態を修復するための修復電圧条件に基づいて修復書き込み電圧パルスを印加する修復書き込み処理を実行する（ステップ＃１０８、修復工程）。尚、本実施形態では、修復書き込み電圧パルスの振幅及びパルス幅は固定的に予め設定されている。更に、ステップ＃１０８の修復工程の実行後、修復工程における修復書き込み処理により過消去メモリセルが未消去状態となる場合があることを考慮し、ステップ＃１０３に移行して同じアドレスのメモリセルの夫々に対し消去ベリファイ処理を実行する。本実施形態の本発明方法では、ステップ＃１０８の修復工程の実行後にステップ＃１０３の消去ベリファイ工程を実行するので、修復書き込み処理により未消去状態になる過消去メモリセルが発生した場合でも、再度、一括消去処理が実行されるので、処理をより確実に正常に終了させることができる。

ステップ＃１０６の過消去ベリファイ工程において過消去状態であると判定された過消去メモリセルがない場合は（ステップ＃１０７でＮｏ分岐）、アドレス変数の値をインクリメントし（ステップ＃１０９）、消去対象メモリセルブロックの全てのメモリセルについて消去ベリファイ処理（ステップ＃１０３）、過消去ベリファイ処理（ステップ＃１０６）及び修復書き込み処理（＃１０８）が終了するまで（ステップ＃１１０でＮｏ分岐）、ステップ＃１０３〜ステップ＃１０８を繰り返し実行する。

消去対象メモリセルブロックの全てのメモリセルについて消去ベリファイ処理（ステップ＃１０３）、過消去ベリファイ処理（ステップ＃１０６）及び修復書き込み処理（＃１０８）が終了すると（ステップ＃１１０でＹｅｓ分岐）、不揮発性半導体記憶装置１は、一括消去処理の実行が必要であることを示す再消去フラグが設定されている場合は（ステップ＃１１１でＹｅｓ分岐）、再度、基準消去工程（ステップ＃１０２〜＃１１１）を実行するために、消去電圧条件に基づいて次回の一括消去工程（ステップ＃１０２）で用いる消去電圧パルスの振幅を再設定する（ステップ＃１１２）。ここでは、更に、アドレス変数の初期化を行う。

詳細には、このステップ＃１１２では、２回目以降の一括消去処理の設定を行う。図３に示す消去電圧条件では、一括消去処理の実行毎に、ソースに印加する消去電圧パルスの振幅を増加させるように設定されている。より具体的には、図３に示す消去電圧条件では、２回目〜５回目の一括消去工程（ステップ＃１０２）において、ソースに印加する消去電圧パルスの振幅を２Ｖずつ増加させるように設定している。尚、５回目以降の基準消去工程では、不揮発性半導体記憶装置１における印加電圧パルスの電圧振幅のピーク値の制約等により、ソースに印加する消去電圧パルスの振幅を増加させない設定にしている。

このように消去電圧条件を設定することにより、一括消去処理によるメモリセルのしきい値電圧の低下量を、一括消去処理の実行毎に増加させることができる。つまり、本発明方法では、基準消去工程の実行毎に、修復書き込み処理におけるメモリセルのしきい値電圧の上昇量に対し、一括消去処理によるメモリセルのしきい値電圧の低下量を相対的に増加させることができる。これにより、本発明方法を適用した不揮発性半導体記憶装置１では、基準消去工程において、過消去状態の程度が順次大きくなるため、これに対する修復書き込み処理によって未消去状態となりにくくなるため、消去対象のメモリセルの記憶状態が過消去状態と未消去状態とを往復するのをより効果的に防止でき、消去対象のメモリセルをより確実に消去状態にすることが可能になる。

不揮発性半導体記憶装置１は、図２に示すように、ステップ＃１１２において２回目以降の一括消去処理における消去電圧パルス等の再設定が終了すると、ステップ＃１０２に移行して、再度、一括消去処理（ステップ＃１０２）を実行する。

ステップ＃１１１において、一括消去処理の実行が必要であることを示す再消去フラグが設定されていない場合（ステップ＃１１１でＮｏ分岐）、不揮発性半導体記憶装置１は、消去対象メモリセルブロック内に過消去状態及び未消去状態のメモリセルが存在せず、全てのメモリセルが消去状態となったと判断して、処理を終了する。

尚、本実施形態では、消去電圧パルスの振幅を増加させる構成について説明したが、これに限るものではない。例えば、電圧振幅ではなくパルス幅を増加させても良いし、振幅及びパルス幅の両方を増加させるように構成しても良い。また、例えば、先ず、図３に示す消去電圧条件に従って電圧振幅を増加させ、５回目以降はパルス幅を増加させるように構成しても良い。更に、本実施形態では、消去電圧パルスの振幅の増加量を、一定量（２Ｖ）ずつとしたが、一定割合ずつ増加させる等、他の条件で増加させるように構成しても良い。消去電圧パルスの電圧振幅及びパルス幅の初期値及び増加量は、製造プロセスやメモリセルの特性に応じて設定する。

以下、本実施形態の本発明方法により、基準消去工程（ステップ＃１０２〜ステップ＃１１２、一括消去処理、消去ベリファイ処理、過消去ベリファイ処理及び修復書き込み処理）を繰り返し実行する場合における不揮発性半導体記憶装置１の消費電流について説明する。ここで、図４は、本実施形態における基準消去工程を繰り返し実行した場合における消去対象の選択メモリセルの制御ゲート電圧の遷移と、不揮発性半導体記憶装置１の消費電流の遷移を示している。図４において、期間Ｃ１〜Ｃｘ（ｘは１以上の整数）は、各基準処理工程に対応し、電圧Ｖ_ＧＮＤは接地電圧を示している。

図４に示すように、時間ｔ０〜ｔｅ１の初期設定（ステップ＃１０１）では、消去対象メモリセルブロックの選択メモリセルの制御ゲート電圧は、０Ｖ（Ｖ_ＧＮＤ）となっている。

時間ｔｅ１において、一括消去工程（ステップ＃１０２）の実行が開始されると、消去対象メモリセルブロックの全てのメモリセルの制御ゲートに、負電圧の消去電圧パルスＶｎ１（本実施形態では−１０Ｖ）が印加される。本実施形態の一括消去工程では、図３に示す電圧条件で一括消去処理を行うため、一括消去工程における消費電流Ｗｎ１は、従来技術と同様に、選択メモリセルのソースから半導体基板へ抜けるバンド間電流が支配的となり、消去電圧パルスＶｎ１の印加開始からの経過時間に応じて減少する。

引き続き、時間ｔｅｖ１０において、消去ベリファイ工程（ステップ＃１０３）の実行が開始されると、消去ベリファイ処理の対象となるメモリセル、即ち、アドレス変数が示すアドレスのメモリセルの制御ゲートに、正電圧の消去ベリファイ電圧パルスＶｅｖ１０が印加される。尚、消去ベリファイ処理における消費電流Ｗｅｖ１０〜Ｗｅｖｘ０は、センスアンプを駆動するため、一括消去処理における消費電流Ｗｎ１〜Ｗｎｘよりも大きくなる。

続いて、時間ｔｏｖ１０において、過消去ベリファイ工程（ステップ＃１０６）の実行が開始されると、過消去ベリファイ処理の対象となるメモリセル、即ち、アドレス変数が示すアドレスのメモリセルの制御ゲートに、正電圧の過消去ベリファイ電圧パルスＶｏｖ１０が印加される。尚、本実施形態では、従来技術の場合と同様に、過消去ベリファイ電圧パルスＶｏｖ１０の電圧振幅を消去ベリファイ電圧パルスＶｅｖ１０の電圧振幅より大きく（電圧Ｖｏｖ１０＞電圧Ｖｅｖ１０）設定している。過消去ベリファイ処理における消費電流Ｗｏｖ１０は、図４に示すように、過消去ベリファイ電圧パルスＶｏｖ１０の電圧振幅が、消去ベリファイ電圧パルスＶｅｖ１０の電圧振幅より大きく設定されているため、消去ベリファイ処理における消費電流Ｗｅｖ１０よりも大きくなる。

同様に、他の基準消去工程においても、同一の基準消去工程に含まれる処理間では、過消去ベリファイ電圧パルスの電圧振幅が消去ベリファイ電圧パルスの電圧振幅より大きく設定されており、過消去ベリファイ処理における消費電流は、消去ベリファイ処理における消費電流よりも大きくなる。

過消去ベリファイ工程（ステップ＃１０６）において、過消去メモリセルが検出された場合は、修復工程（ステップ＃１０８）が実行される。時間ｔｏｐ１０の修復工程では、修復書き込み処理の対象となる過消去メモリセルの制御ゲートに、正電圧の修復書き込み電圧パルスＶｏｐ１０が印加される。修復書き込み電圧パルスＶｏｐ１０は、メモリセルの特性等に応じて、電圧振幅及びパルス幅が設定される。修復書き込み処理における消費電流Ｗｏｐ１０は、従来技術の場合と同様に、修復書き込み処理の対象となる過消去メモリセルの数が、一括消去処理、消去ベリファイ処理及び過消去ベリファイ処理の処理対象となるメモリセル数に比べて少ないことから、他の処理における消費電流よりも小さくなる。

尚、図４の基準消去工程Ｃ１では、一括消去工程（ステップ＃１０２）、消去ベリファイ工程（ステップ＃１０３）、過消去ベリファイ工程（ステップ＃１０６）及び修復工程（ステップ＃１０８）の全てを実行する場合について示したが、例えば、過消去ベリファイ工程（ステップ＃１０６）において、過消去メモリセルが検出されない場合は、基準消去工程Ｃｘに示すように、修復工程（ステップ＃１０８）は実行されない。

また、本実施形態では、消去ベリファイ工程（ステップ＃１０３）を実行した後に、過消去ベリファイ工程（ステップ＃１０６）及び修復工程（ステップ＃１０８）を実行したが、過消去ベリファイ工程（ステップ＃１０６）及び修復工程（ステップ＃１０８）を実行した後に、消去ベリファイ工程（ステップ＃１０３）を実行するように構成しても良い。この場合の消費電流は、図４に示す場合と対応関係が同じになる。

〈第２実施形態〉
本発明方法の第２実施形態について、図５及び図６を基に説明する。尚、本実施形態では、上記第１実施形態とは、一括消去工程で用いる消去電圧パルス及び修復工程で用いる修復書き込み電圧パルスの設定が異なる場合について説明する。具体的には、上記第１実施形態では、修復書き込み電圧パルスの設定を固定し、基準消去工程毎に一括消去工程で用いる消去電圧パルスの設定変更を行う場合について説明したが、本実施形態では、消去電圧パルスの設定を固定し、基準消去工程毎に修復工程で用いる修復書き込み電圧パルスの設定変更を行う場合について説明する。

尚、本実施形態において、本発明方法を適用する不揮発性半導体記憶装置１の構成は、図１に示す第１実施形態の不揮発性半導体記憶装置１の構成と同じである。

本実施形態の本発明方法について、図５及び図６を基に説明する。ここで、図５は、本実施形態における本発明方法の処理手順を示している。

尚、本実施形態の不揮発性半導体記憶装置１は、上記第１実施形態と同様に、消去ベリファイ工程及び一括消去工程を含む基準消去工程を繰り返し実行するように構成され、更に、基準消去工程において、毎回、過消去ベリファイ工程及び修復工程を実行する。また、図５に示すステップ＃１０１、＃１０３〜＃１０７、＃１０９〜＃１１１の処理手順は、上記第１実施形態と同じである。

不揮発性半導体記憶装置１は、ＵＩ回路２０が外部コマンドにより所定のメモリセルブロックに対する消去要求を受け付けると、先ず、ライトステートマシン３０が初期設定を行う（ステップ＃１０１）。ここでは、上記第１実施形態と同様に、アドレス変数に消去対象メモリセルブロックの先頭アドレスの値を設定する。

続いて、不揮発性半導体記憶装置１は、消去対象メモリセルブロックを構成する全てのメモリセルに対し、所定の消去電圧条件に基づいて消去電圧パルスを印加する一括消去処理を実行する（ステップ＃２０１、一括消去工程）。尚、本実施形態では、一括消去処理で用いる消去電圧パルスの振幅及びパルス幅は固定的に設定されている。具体的には、図１３に示す従来技術に係る不揮発性半導体記憶装置の場合と同じ消去電圧パルスを用いて一括消去処理を行う。従って、ここでは、各メモリセルの制御ゲートに接続するワード線ＷＬ０〜ＷＬｍ−１に負電圧−１０Ｖを、各メモリセルのソースに接続するソース線ＳＬに正電圧１０Ｖを印加する。

引き続き、不揮発性半導体記憶装置１は、消去対象メモリセルブロック内のアドレス変数が示すアドレスのメモリセルの夫々に対し、消去ベリファイ処理を実行する（ステップ＃１０３、消去ベリファイ工程）。消去ベリファイ処理により、１つでも未消去状態であると判定された未消去メモリセルがある場合は（ステップ＃１０４でＹｅｓ分岐）、再度一括消去処理が必要であることを示す再消去フラグを設定する（ステップ＃１０５）。

続いて、不揮発性半導体記憶装置１は、消去対象メモリセルブロック内のアドレス変数が示すアドレスのメモリセルの夫々に対し、過消去ベリファイ処理を実行する（ステップ＃１０６、過消去ベリファイ工程）。

引き続き、不揮発性半導体記憶装置１は、ステップ＃１０６の過消去ベリファイ工程において過消去状態であると判定された過消去メモリセルがある場合に（ステップ＃１０７でＹｅｓ分岐）、過消去状態のメモリセルに対し、過消去状態を修復するための修復電圧条件に基づいて修復書き込み電圧パルスを印加する修復書き込み処理を実行する（ステップ＃２０２、修復工程）。ここで、図６は、本実施形態における修復電圧条件を示している。具体的には、例えば、１回目の修復書き込み処理では、図９に示す消去対象メモリセルブロックにおいて、各メモリセルの制御ゲートに接続するワード線ＷＬ０〜ＷＬｍ−１に正電圧３．５Ｖを、修復書き込み処理対象のメモリセルのドレインに接続するビット線ＢＬ０〜ＢＬｎ−１に正電圧５Ｖを印加し、各メモリセルのソースに接続するソース線ＳＬを接地電圧０Ｖに接続する。ステップ＃２０２の修復工程の実行後、ステップ＃１０３に移行して同じアドレスのメモリセルの夫々に対し消去ベリファイ処理を実行する。

ステップ＃１０６の過消去ベリファイ工程において過消去状態であると判定された過消去メモリセルがない場合は（ステップ＃１０７でＮｏ分岐）、アドレス変数の値をインクリメントし（ステップ＃１０９）、消去対象メモリセルブロックの全てのメモリセルについて消去ベリファイ処理（ステップ＃１０３）、過消去ベリファイ処理（ステップ＃１０６）及び修復書き込み処理（ステップ＃２０２）が終了するまで（ステップ＃１１０でＮｏ分岐）、ステップ＃１０３〜＃１０７、＃２０２を繰り返し実行する。

消去対象メモリセルブロックの全てのメモリセルについて消去ベリファイ処理（ステップ＃１０３）、過消去ベリファイ処理（ステップ＃１０６）及び修復書き込み処理（＃２０２）が終了すると（ステップ＃１１０でＹｅｓ分岐）、不揮発性半導体記憶装置１は、一括消去処理の実行が必要であることを示す再消去フラグが設定されている場合は（ステップ＃１１１でＹｅｓ分岐）、再度、基準消去工程（ステップ＃１０２〜＃１１１）を実行するために、修復電圧条件に基づいて次回の修復工程（ステップ＃２０２）で用いる修復書き込み電圧パルスの振幅を再設定し（ステップ＃２０３）、更に、アドレス変数の初期化を行う。

詳細には、ステップ＃２０３では、２回目以降の修復工程の設定を行う。図６に示す修復電圧条件では、修復書き込み処理の実行毎に、過消去メモリセルの制御ゲートに印加する修復書き込み電圧パルスの振幅を減少させるように設定されている。具体的には、図６に示す修復電圧条件では、２回目〜４回目の修復工程（ステップ＃２０２）において、過消去メモリセルの制御ゲートに印加する修復書き込み電圧パルスの振幅を０．５Ｖずつ減少させるように設定している。尚、本実施形態では、書き込み処理における印加電圧の制約等により、制御ゲートに印加する修復書き込み電圧パルスの振幅を２Ｖより小さい値に設定することが現実的ではないことから、５回目以降の基準消去工程では、修復工程を実行しない構成にしている。本実施形態では、図６に示す修復電圧条件を用いたが、これに限るものではなく、修復書き込み電圧パルスの振幅の初期値及び減少量は、製造プロセスやメモリセルの特性に応じて設定する。

このように修復電圧条件を設定することにより、修復書き込み処理によるメモリセルのしきい値電圧の上昇量を、修復書き込み処理の実行毎に減少させることができる。これにより、本実施形態の本発明方法は、基準消去工程の実行毎に、修復書き込み処理におけるメモリセルのしきい値電圧の上昇量に対し、一括消去処理によるメモリセルのしきい値電圧の低下量を相対的に増加させる上記第１実施形態と同様の効果を奏することができる。

尚、本実施形態では、メモリセルの制御ゲートに印加する修復書き込み電圧パルスの振幅を減少させる構成について説明したが、これに限るものではない。例えば、電圧振幅ではなくパルス幅を減少させても良いし、電圧振幅及びパルス幅の両方を減少させるように構成しても良い。また、例えば、先ず、図６に示す修復電圧条件に従って電圧振幅を減少させ、その後、パルス幅を順次減少させるように構成しても良い。更に、本実施形態では、修復書き込み電圧パルスの振幅またはパルス幅の減少量を、一定量（０．５Ｖ）ずつとしたが、一定割合ずつ減少させる等、他の条件で減少させるように構成しても良い。

不揮発性半導体記憶装置１は、図５に示すように、ステップ＃２０３において２回目以降の修復書き込み処理における修復書き込み電圧パルス等の再設定が終了すると、ステップ＃２０１に移行して、再度、一括消去処理（ステップ＃２０１）を実行する。

〈第３実施形態〉
本発明方法の第３実施形態について、図７及び図８を基に説明する。尚、本実施形態では、上記第１及び第２実施形態とは、消去ベリファイ工程及び過消去ベリファイ工程の実行手順が異なる場合について説明する。具体的には、上記第１及び第２実施形態では、消去ベリファイ工程及び過消去ベリファイ工程を順次実行する場合について説明したが、本実施形態では、消去ベリファイ工程及び過消去ベリファイ工程を同時に並行して実行する場合について説明する。

先ず、本発明方法を適用する不揮発性半導体記憶装置１の構成について、図１及び図７を基に簡単に説明する。

本実施形態の不揮発性半導体記憶装置１は、図１に示すように、メモリセルアレイ７０、入出力バッファ１０、バッファ回路４０、センスアンプ回路６０、ＵＩ回路２０、制御レジスタ回路５０、及び、ライトステートマシン３０を備えて構成されている。尚、入出力バッファ１０、バッファ回路４０、ＵＩ回路２０、及び、制御レジスタ回路５０の構成は、上記第１実施形態と同じである。

本実施形態のメモリセルアレイ７０は、消去状態及び複数の書き込み状態に対応する３値以上の情報を記憶可能に構成された多値メモリセルを複数備えて構成されている。以下、消去状態及び３つの書き込み状態に対応する情報を記憶可能に構成された４値メモリセルを想定して説明する。尚、４値メモリセルの構成は、上述した図１２に示す４値メモリセルの構成と同じである。

本実施形態のセンスアンプ回路６０は、メモリセルの記憶状態を２値判定するセンスアンプの複数からなるセンスアンプ群を、ビット線毎に備えて構成されている。ここで、図７は、本実施形態のセンスアンプ回路６０の概略構成例を示している。尚、図７では、簡単のために、センスアンプ回路６０を構成する複数のセンスアンプ群の内の１つのセンスアンプ群について示している。

具体的には、本実施形態のセンスアンプ回路６０は、図７に示すように、４値メモリセルの記憶状態を判定するため、メモリセルアレイ７０のビット線毎に３つのセンスアンプを備えて構成されている。センスアンプ６１０、６２０、６３０は、夫々、２値判定の基準となる参照電圧と処理対象のメモリセルのしきい値電圧を比較する２値判定により、処理対象のメモリセルの記憶状態を判定するように構成されている。

より詳細には、センスアンプ６１０は、差動増幅回路６１１とラッチ回路６１２を備えて構成されており、差動増幅回路６１１の入力ノードＳＥＮは、処理対象の４値メモリセルのドレインに、入力ノードＶｒ１は、２値判定の基準となる参照電圧のしきい値電圧（読み出し処理では、例えば、電圧ＶｒＬ）を持つリファレンスメモリセルのドレインに夫々接続されている。同様に、センスアンプ６２０は、差動増幅回路６２１とラッチ回路６２２を備えて構成されており、差動増幅回路６２１の入力ノードＳＥＮは、処理対象の４値メモリセルのドレインに、入力ノードＶｒ２は、２値判定の基準となる参照電圧のしきい値電圧（読み出し処理では、例えば、電圧ＶｒＭ）を持つリファレンスメモリセルのドレインに夫々接続されている。センスアンプ６３０は、差動増幅回路６３１とラッチ回路６３２を備えて構成されており、差動増幅回路６３１の入力ノードＳＥＮは、処理対象の４値メモリセルのドレインに、入力ノードＶｒ３は、２値判定の基準となる参照電圧のしきい値電圧（読み出し処理では、例えば、電圧ＶｒＨ）を持つリファレンスメモリセルのドレインに夫々接続されている。尚、読み出し処理では、図１２に示す参照電圧ＶｒＬ、ＶｒＭ、ＶｒＨのしきい値電圧を持つ３つのリファレンスメモリセルのドレインを、差動増幅回路６１１の入力ノードＶｒ１、差動増幅回路６２１の入力ノードＶｒ２、差動増幅回路６３１の入力ノードＶｒ３に夫々接続することにより、３つの２値判定を同時に実行して記憶状態を判定する。

更に、本実施形態では、センスアンプ回路６０のセンスアンプ６１０、６２０、６３０の内の１つを用いて消去ベリファイ処理を実行し、消去ベリファイ処理で用いるセンスアンプ６１０を除く他の１つのセンスアンプ６２０を用いて過消去ベリファイ処理を実行する。これにより、消去ベリファイ処理と過消去ベリファイ処理を同時に実行することが可能になる。尚、本実施形態では、消去ベリファイ工程や過消去ベリファイ工程において、消去ベリファイ工程や過消去ベリファイ工程用の参照電圧に設定するために、消去ベリファイ工程や過消去ベリファイ工程用のしきい値電圧を有するリファレンスメモリセルに切り替える構成である場合を想定して説明するが、リファレンスメモリセルの数を制御する構成や、リファレンスメモリセルの制御ゲートの印加電圧を制御する構成であっても良い。

次に、本実施形態の本発明方法について、図８を基に説明する。ここで、図８は、本実施形態における本発明方法の処理手順を示している。

尚、本実施形態の不揮発性半導体記憶装置１は、上記第１及び第２実施形態と同様に、消去ベリファイ工程及び一括消去工程を含む基準消去工程を繰り返し実行するように構成されている。更に、基準消去工程において、毎回、過消去ベリファイ工程及び修復工程を実行する。また、図８に示すステップ＃１０１、＃１０２、＃１０４、＃１０５、＃１０７〜＃１１２の処理手順は、上記第１実施形態と同じである。

続いて、不揮発性半導体記憶装置１は、消去対象メモリセルブロックを構成する全てのメモリセルに対し、所定の消去電圧条件に基づいて消去電圧パルスを印加する一括消去処理を実行する（ステップ＃１０２、一括消去工程）。尚、本実施形態の消去電圧条件は、図３に示す第１実施形態の消去電圧条件と同じである。

引き続き、不揮発性半導体記憶装置１は、消去対象メモリセルブロック内のアドレス変数が示すアドレスのメモリセルの夫々に対し、消去ベリファイ処理と過消去ベリファイ処理を同時に実行する（ステップ＃３０１、消去ベリファイ工程及び過消去ベリファイ工程）。具体的には、本実施形態では、例えば、消去ベリファイ処理の実行のため、図７に示すセンスアンプ回路６０のセンスアンプ６１０を構成する差動増幅回路６１１の入力ノードＶｒ１に、参照電圧Ｖｅのしきい値電圧をもつリファレンスメモリセルのドレインを接続する。更に、過消去ベリファイ処理の実行のため、センスアンプ６２０を構成する差動増幅回路６２１の入力ノードＶｒ２に、参照電圧Ｖｅ０のしきい値電圧をもつリファレンスメモリセルのドレインを接続する。これにより、出力ノードＤＡＴＬに消去ベリファイ処理の結果が、出力ノードＤＡＴＭに過消去ベリファイ処理の結果が出力される。尚、ここでは、センスアンプ６１０を消去ベリファイ処理に、センスアンプ６２０を過消去ベリファイ処理に用いたが、消去ベリファイ処理及び過消去ベリファイ処理で用いるセンスアンプは、任意に選択可能である。

引き続き、不揮発性半導体記憶装置１は、消去ベリファイ処理により、１つでも未消去状態であると判定された未消去メモリセルがある場合は（ステップ＃１０４でＹｅｓ分岐）、再度一括消去処理が必要であることを示す再消去フラグを設定する（ステップ＃１０５）。

引き続き、不揮発性半導体記憶装置１は、ステップ＃３０１の過消去ベリファイ工程において過消去状態であると判定された過消去メモリセルがある場合に（ステップ＃１０７でＹｅｓ分岐）、過消去状態のメモリセルに対し、過消去状態を修復するための修復電圧条件に基づいて修復書き込み電圧パルスを印加する修復書き込み処理を実行し（ステップ＃１０８、修復工程）、その後、ステップ＃３０１に移行する。尚、本実施形態の修復電圧条件は、上記第１実施形態の修復電圧条件と同じである。

ステップ＃３０１の過消去ベリファイ工程において過消去状態であると判定された過消去メモリセルがない場合は（ステップ＃１０７でＮｏ分岐）、アドレス変数の値をインクリメントし（ステップ＃１０９）、消去対象メモリセルブロックの全てのメモリセルについて、消去ベリファイ処理及び過消去ベリファイ処理（ステップ＃３０１）、修復書き込み処理（ステップ＃１０８）が終了するまで（ステップ＃１１０でＮｏ分岐）、ステップ＃３０１、＃１０４、＃１０５、＃１０７、＃１０８を繰り返し実行する。

消去対象メモリセルブロックの全てのメモリセルについて、消去ベリファイ処理及び過消去ベリファイ処理（ステップ＃３０１）、修復書き込み処理（ステップ＃１０８）が終了すると（ステップ＃１１０でＹｅｓ分岐）、不揮発性半導体記憶装置１は、一括消去処理の実行が必要であることを示す再消去フラグが設定されている場合は（ステップ＃１１１でＹｅｓ分岐）、再度、基準消去工程（ステップ＃１０２〜＃１１１）を実行するために、消去電圧条件に基づいて次回の一括消去工程（ステップ＃１０２）で用いる消去電圧パルスの振幅を再設定し（ステップ＃１１２）、更に、アドレス変数の初期化を行う。

本実施形態では、消去ベリファイ処理と過消去ベリファイ処理を同時に実行するので、基準消去工程の実行にかかる時間を短縮できる。また、図７に示すように、１つのメモリセルの記憶状態を判定するために複数のセンスアンプを備える不揮発性半導体記憶装置１の場合には、新たにセンスアンプを追加することなく、本発明方法を適用することが可能であり、チップ面積の増大を抑えることができる。

尚、本実施形態では、上記第１実施形態の場合、即ち、基準消去工程毎に一括消去工程で用いる消去電圧パルスの設定変更を行う場合において、消去ベリファイ処理及び過消去ベリファイ処理を同時に実行する場合について説明したが、これに限るものではない。上記第２実施形態の場合、即ち、基準消去工程毎に修復工程で用いる修復書き込み電圧パルスの設定変更を行う場合や、基準消去工程毎に、一括消去工程で用いる消去電圧パルスの設定変更と、修復工程で用いる修復書き込み電圧パルスの設定変更の両方を同時に或いは組み合わせて行う場合等に、消去ベリファイ処理及び過消去ベリファイ処理を同時に実行するように構成しても良い。

〈第４実施形態〉
本発明方法の第４実施形態について図面を基に説明する。尚、本実施形態では、上記第１〜第３実施形態とは、修復書き込み処理の構成が異なる場合について説明する。具体的には、上記第１〜第３実施形態では、修復書き込み処理をアドレス単位で実行する場合について説明したが、本実施形態では、修復書き込み処理を、複数アドレスからなるバッファ単位で実行する場合について説明する。

本実施形態における不揮発性半導体記憶装置１の構成について図１を基に説明する。

本実施形態の不揮発性半導体記憶装置１は、図１に示すように、上記第１〜第３実施形態と同様に、メモリセルアレイ７０、入出力バッファ１０、バッファ回路４０、センスアンプ回路６０、ＵＩ回路２０、及び、ライトステートマシン３０を備えて構成されている。尚、不揮発性半導体記憶装置１のメモリセルアレイ７０、入出力バッファ１０、センスアンプ回路６０、ＵＩ回路２０及び制御レジスタ回路５０の構成は、上記第１〜第３実施形態と同じである。

本実施形態のバッファ回路４０は、書き込み処理で用いる期待値データをバッファ単位で記録可能であり、更に、過消去ベリファイ処理の実行時に、過消去ベリファイ処理の結果を格納可能に構成されている。

本実施形態のライトステートマシン３０は、書き込み処理をバッファ単位で実行可能に構成されている。バッファ単位での書き込み処理では、バッファ単位でバッファ回路４０に記憶された期待値データを、１つの外部コマンドでまとめてメモリセルアレイ７０に書き込む。

更に、本実施形態のライトステートマシン３０は、基準消去処理における消去ベリファイ処理（図２及び図５のステップ＃１０３、図８のステップ＃３０１）及び修復書き込み処理（図２及び図５のステップ＃１０６、図８のステップ＃３０１）をバッファ単位で実行可能に構成されている。過消去ベリファイ工程では、バッファ単位で過消去ベリファイ処理を実行し、その結果を、バッファ単位でバッファ回路４０に記憶する。更に、修復工程（図２及び図８のステップ＃１０８、図５及び図８のステップ＃２０２）において、過消去ベリファイ処理においてバッファ回路４０に記憶した過消去ベリファイ処理の結果と、修復電圧条件に基づいて、修復書き込み処理の対象となる過消去メモリセルの複数に対し、同時に修復書き込み電圧パルスを印加する。

本実施形態では、バッファ単位で基準消去工程を実行するように構成したので、過消去メモリセルに対する修復工程の実行時間を短縮することが可能になる。これによって、例えば、メモリセルアレイ７０の大規模化等により過消去メモリセルの検出回数が増加することによる修復工程の実行時間の増加に対応可能になる。尚、バッファ単位での書き込み処理は、書き込み速度の高速化に有効であることから、多くの従来の不揮発性半導体記憶装置に搭載されている。従って、バッファ単位での書き込み処理を行う機能を搭載した不揮発性半導体記憶装置の場合は、装置構成の従来からの変更量を増加させることなく、本発明方法を容易に適用できる。

〈別実施形態〉
〈１〉上記第１〜第４実施形態では、基準消去工程において、毎回、消去ベリファイ処理（消去ベリファイ工程）及び一括消去処理（一括消去工程）に加え、過消去ベリファイ処理（過消去ベリファイ工程）及び修復書き込み処理（修復工程）を実行する場合について説明したが、これに限るものではない。

過消去ベリファイ工程及び修復工程については、所定の修復実行条件に合致した場合にのみ実行しても良い。具体的には、例えば、過消去ベリファイ工程及び修復工程を実行する実行期間と不実行期間を設定するように構成しても良い。この場合は、例えば、過消去メモリセルの発生数が非常に少ないと考えられる比較的早い段階の基準消去工程においては、過消去ベリファイ工程及び修復工程を実行せず、過消去メモリセル数がある程度発生する段階の基準消去工程において過消去ベリファイ工程及び修復工程を実行するように設定する。

また、例えば、所定回数の基準消去工程毎に、過消去ベリファイ工程及び修復工程を実行するようにしても良い。更に、基準消去工程の実行回数の増加に伴って、過消去ベリファイ工程及び修復工程を実行する基準消去工程の割合が増加するように構成しても良いし、これら複数の修復実行条件を組み合わせる構成にしても良い。

〈２〉上記第１及び第３実施形態では、基準消去工程毎に一括消去処理における消去電圧パルスの設定を変更する場合について、上記第２実施形態では、基準消去工程毎に修復書き込み処理における修復書き込み電圧パルスの設定を変更する場合について説明したが、これに限るものではない。

第１〜第４実施形態において、例えば、基準消去工程毎に、一括消去処理における消去電圧パルスの設定変更と修復書き込み処理における修復書き込み電圧パルスの設定変更の両方を同時に実行するように構成しても良い。

また、例えば、所定の選択条件に従って、一括消去処理における消去電圧パルスの設定変更と、修復書き込み処理における修復書き込み電圧パルスの設定変更の何れか若しくは両方を選択的に実行するように構成しても良い。この場合には、例えば、先ず、図３に示す第１実施形態による消去電圧パルスの設定変更を行い、印加電圧パルスの電圧振幅のピーク値の制約等により消去電圧パルスの振幅及びパルス幅を増加させることが難しくなった後に、図６に示す第２実施形態による修復書き込み電圧パルスの設定変更を行うように構成しても良い。

本発明に係る消去方法を適用した不揮発性半導体記憶装置の概略部分構成例を示すブロック図本発明に係る消去方法の第１実施形態における処理手順を示すフローチャート本発明に係る消去方法の第１実施形態における消去電圧条件を示す表本発明に係る消去方法を適用した不揮発性半導体記憶装置における各基準消去工程のメモリセルの制御ゲート電圧と消費電流の関係を示すグラフ本発明に係る消去方法の第２実施形態における処理手順を示すフローチャート本発明に係る消去方法の第２実施形態における修復電圧条件を示す表本発明に係る消去方法を適用する不揮発性半導体記憶装置の第３実施形態におけるセンスアンプ回路の概略構成例を示す回路図本発明に係る消去方法の第３実施形態における処理手順を示すフローチャートメモリセルアレイの部分的な概略構成例を示す概略部分回路図ＥＴＯＸ型フラッシュメモリのメモリセルの概略構成例を示す概念図２値のメモリセルのしきい値電圧分布例を示す概略説明図４値のメモリセルのしきい値電圧分布例を示す概略説明図２値のメモリセルに対する読み出し処理、書き込み処理及び消去処理の電圧条件の一例を示す表従来技術に係る消去方法の処理手順の一例を示すフローチャート従来技術に係る消去方法を適用した不揮発性半導体記憶装置におけるメモリセルの制御ゲート電圧と消費電流の関係を示すグラフ

符号の説明

１不揮発性半導体記憶装置
１０入出力バッファ
２０ＵＩ回路
３０ライトステートマシン
４０バッファ回路
５０制御レジスタ回路
６０センスアンプ回路
７０メモリセルアレイ
６１０センスアンプ
６２０センスアンプ
６３０センスアンプ
６１１差動増幅回路
６２１差動増幅回路
６３１差動増幅回路
６１２ラッチ回路
６２２ラッチ回路
６３２ラッチ回路
１００１制御ゲート
１００２フローティングゲート
１００３ドレイン
１００４ソース
１００５半導体基板
Ｍメモリセル
ＷＬワード線
ＢＬビット線
ＳＬソース線

Claims

メモリセルの複数を備えるメモリセルアレイを備え、所定数の前記メモリセルからなるメモリセル群単位での一括消去処理を実行可能な不揮発性半導体記憶装置の消去方法であって、
一括消去処理の対象である消去対象メモリセル群の前記メモリセルの夫々に対し、前記メモリセルの記憶状態が未消去状態であるか否かを判定する消去ベリファイ処理を実行する消去ベリファイ工程と、
前記消去ベリファイ工程において前記未消去状態であると判定された前記メモリセルがある場合に、前記消去対象メモリセル群を構成する全ての前記メモリセルに対し、所定の消去電圧条件に基づいて消去電圧パルスを印加する一括消去処理を実行する一括消去工程と、
前記消去対象メモリセル群の前記メモリセルの夫々に対し、前記メモリセルの記憶状態が過消去状態であるか否かを判定する過消去ベリファイ処理を実行する過消去ベリファイ工程と、
前記過消去ベリファイ工程において前記過消去状態であると判定された前記メモリセルがある場合に、前記過消去状態の前記メモリセルに対し、前記過消去状態を修復するための修復電圧条件に基づいて修復書き込み電圧パルスを印加する修復書き込み処理を実行する修復工程と、を備え、
前記消去ベリファイ工程及び前記一括消去工程を含む基準消去工程を繰り返し実行する際に、毎回、或いは、所定の修復実行条件に合致した場合にのみ、前記過消去ベリファイ工程及び前記修復工程を前記基準消去工程内において実行し、
２回目以降の前記一括消去工程において、前記消去電圧条件に基づいて、前回の前記一括消去工程における前記消去電圧パルスの振幅またはパルス幅の少なくとも何れか一方を増加させた前記消去電圧パルスを用いて前記一括消去処理を実行することを特徴とする不揮発性半導体記憶装置の消去方法。
メモリセルの複数を備えるメモリセルアレイを備え、所定数の前記メモリセルからなるメモリセル群単位での一括消去処理を実行可能な不揮発性半導体記憶装置の消去方法であって、
一括消去処理の対象である消去対象メモリセル群の前記メモリセルの夫々に対し、前記メモリセルの記憶状態が未消去状態であるか否かを判定する消去ベリファイ処理を実行する消去ベリファイ工程と、
前記消去ベリファイ工程において前記未消去状態であると判定された前記メモリセルがある場合に、前記消去対象メモリセル群を構成する全ての前記メモリセルに対し、所定の消去電圧条件に基づいて消去電圧パルスを印加する一括消去処理を実行する一括消去工程と、
前記消去対象メモリセル群の前記メモリセルの夫々に対し、前記メモリセルの記憶状態が過消去状態であるか否かを判定する過消去ベリファイ処理を実行する過消去ベリファイ工程と、
前記過消去ベリファイ工程において前記過消去状態であると判定された前記メモリセルがある場合に、前記過消去状態の前記メモリセルに対し、前記過消去状態を修復するための修復電圧条件に基づいて修復書き込み電圧パルスを印加する修復書き込み処理を実行する修復工程と、を備え、
前記消去ベリファイ工程及び前記一括消去工程を含む基準消去工程を繰り返し実行する際に、毎回、或いは、所定の修復実行条件に合致した場合にのみ、前記過消去ベリファイ工程及び前記修復工程を前記基準消去工程内において実行し、
２回目以降の前記修復工程において、前記修復電圧条件に基づいて、前回の前記修復工程における前記修復書き込み電圧パルスの振幅またはパルス幅の少なくとも何れか一方を減少させた前記修復書き込み電圧パルスを用いて前記修復書き込み処理を実行することを特徴とする不揮発性半導体記憶装置の消去方法。
２回目以降の前記一括消去工程において、前記消去電圧条件に基づいて、前回の前記一括消去工程における前記消去電圧パルスの振幅またはパルス幅の少なくとも何れか一方を増加させた前記消去電圧パルスを用いて前記一括消去処理を実行することを特徴とする請求項２に記載の不揮発性半導体記憶装置の消去方法。
前記修復工程において、前記過消去状態の前記メモリセルの複数に対して同時に前記修復書き込み電圧パルスを印加して前記修復書き込み処理を実行することを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置の消去方法。
前記過消去ベリファイ工程において、前記過消去ベリファイ処理の実行において、前記過消去ベリファイ処理の結果を、所定のバッファ回路に記憶し、
前記修復工程において、前記バッファ回路に記憶された前記過消去ベリファイ処理の結果に基づいて、前記修復書き込み処理を実行することを特徴とする請求項１〜４の何れか１項に記載の不揮発性半導体記憶装置の消去方法。
前記メモリセルが消去状態及び複数の書き込み状態に対応する３値以上の情報を記憶可能に構成され、
前記不揮発性半導体記憶装置が、前記メモリセルの記憶状態を２値判定するセンスアンプの複数からなるセンスアンプ群を、所定の前記メモリセル別に備えたセンスアンプ回路を備えて構成され、
前記消去ベリファイ工程において、消去対象の前記メモリセル毎に、対応する前記センスアンプ群を構成する前記センスアンプの内の１つを用いて前記消去ベリファイ処理を実行し、
前記過消去ベリファイ工程において、消去対象の前記メモリセル毎に、対応する前記センスアンプ群を構成する前記センスアンプの内、前記消去ベリファイ処理で用いる前記センスアンプを除く他の１つのセンスアンプを用い、前記過消去ベリファイ処理を、前記消去ベリファイ処理と同時に実行することを特徴とする請求項１〜５の何れか１項に記載の不揮発性半導体記憶装置の消去方法。