CN100431038C

CN100431038C - 用于高速感测放大器的时脉产生器及控制时脉产生方法

Info

Publication number: CN100431038C
Application number: CNB021402515A
Authority: CN
Inventors: 李育威; 徐晓阳
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2002-07-02
Filing date: 2002-07-02
Publication date: 2008-11-05
Anticipated expiration: 2022-07-02
Also published as: CN1466147A; CN1811979A; CN100562940C

Abstract

一种用于高速感测放大器的控制时脉产生器及控制时脉产生方法。该时脉产生器包括：第一RC延迟装置，该第一RC延迟装置的一端连接地址转移脉冲信号，以根据该地址转移脉冲信号产生一预充电信号；第二RC延迟装置，该第二延迟装置依次连接第一门延迟装置、一参考感测延迟装置、第一反相器、或非门、第二反相器、与非门和第三反相器，以根据该地址转移脉冲信号产生一闩锁信号；以及第二门延迟装置，一端连接闩锁信号，以根据闩锁信号产生一感测放大器致能信号。其控制时脉的产生除了使用RC延迟及逻辑门延迟之外，尚结合从参考感测放大器所产生的参考感测延迟，因此，其用于高速感测放大器中具有良好的追踪效果，不畏制程死角、温度及电压变动。

Description

用于高速感测放大器的时脉产生器及控制时脉产生方法

技术领域

本发明涉及控制时脉产生器(control clock generator)，特别是关于一种用于高速感测放大器(sense amplifier)的控制时脉产生器及控制时脉产生方法。

背景技术

典型地，感测放大器被用来读取存储器阵列(例如只读存储器)中存储单元(memory cell)的状态(“0”或“1”)。一个只读存储器阵列可能包含数以百万的存储单元被安排在列及行中，在一行中的每一存储单元的源极可以被连接到一条行源极线，而且在感测放大器读取受选存储单元期间，受选存储单元的行源极线可以被接到参考电位或接地。在一行中的每一存储单元的漏极连接到一独立的位元线(bit line)，亦称行漏极线，而且在感测放大器读取受选存储单元期间，受选存储单元的行漏极线连接到该感测放大器的输入。在一列中的每一存储单元的控制栅极连接到一条字元线，而且在读取受选存储单元期间，该受选存储单元的字元线(word line)连接到预先决定的电压。

在读取操作期间，流过受选存储单元的电流与参考电流比较，以决定受选存储单元是否被程序化“0”或“1”。参考电路连接到一电流感测放大器的输入，该电流感测放大器的输出连接到差动放大器的一侧。在受选存储单元被读取时，该差动放大器比较该电流感测放大器的输出电压与另一连接受选存储单元的电流感测放大器的输出电压。如果参考电路包含一存储单元其本质上与被读取存储单元相同，为达到一参考电流介于被程序化为“0”的受选存储单元电流及被程式化为“1”的受选存储单元电流之间，通常必须破坏电流感测放大器的平衡。

在感测放大器中，控制时脉的时序(timing)的精准控制是达到高速操作的条件之一，然而，由于不同的制程死角、温度及电压，使得控制时脉缺乏良好的追踪能力而导致感测放大器的速度难以提升。参考颁布给杨念钊的美国专利第5771196号为例，其控制电路包括三个部分，即地址转移脉冲(AddressTransition Pulse；ATP)产生器、预充电(precharge)信号PCB产生器及闩锁(latch)信号LATB产生器，其地址转移脉冲信号ATP作为控制时脉例如预充电信号PCB、闩锁信号LATB及感测放大器致能信号SAB的触发源，其预充电信号PCB应该为字元线延迟及位元线拉升(pull-up)延迟当中较慢的那一个。对于平板只读存储器而言，其字元线延迟远大于位元线拉升延迟，因此，通常由字元线延迟主控预充电信号PCB，而闩锁信号LATB的宽度应该大于预充电信号PCB的宽度，预充电信号PCB与闩锁信号LATB二者之间的时间差必须选择使其足以闩锁正确的数据，而其与感测时间有关，感测时间直接正比于单元电流。闩锁信号LATB为由预充电信号PCB再加上延迟时间产生而来，该延迟时间受控于来自小陈列(mini-array)的单元电流，并且，预充电信号PCB在闩锁信号LATB之后的数纳秒(nanosecond)后走高，以确保正确的数据被闩锁。在习知技术中，控制信号为利用RC(即字元线)延迟及逻辑门延迟参考小阵列的单元电流来产生。由于在不同的制程死角、温度及电压下控制时脉的追踪能力不佳，因此很难改善速度。

发明内容

本发明的目的，在于提出一种用于高速感测放大器的时脉产生器及控制时脉产生方法，其控制时脉的产生结合RC延迟、门延迟及来自参考感测放大器的参考感测延迟，因而获得良好的追踪效果，不畏制程死角、温度及电压的变动。

根据本发明，一种时脉产生器以地址转移脉冲信号作为触发源，该时脉产生器包括：

第一RC延迟装置，所述第一RC延迟装置的一端连接所述地址转移脉冲信号，以根据该地址转移脉冲信号产生一预充电信号；

第二RC延迟装置，所述第二延迟装置一端连接所述地址转移脉冲信号，另一端依次连接第一门延迟装置、一参考感测延迟装置、第一反相器、或非门、第二反相器、与非门和第三反相器，以根据该地址转移脉冲信号产生一闩锁信号；以及

第二门延迟装置，一端连接所述闩锁信号，以根据该闩锁信号产生一感测放大器致能信号。

在一较佳实施例中，该产生闩锁信号的电路包含三条路径，其中主要的路径为将该地址转移脉冲信号经过RC延迟、门延迟及参考感测延迟，另外二条路径则是为该主要路径所生的延迟的前后分别加上一保护时间间隔(guardtime)，以确保所产生的闩锁信号落在安全范围内，第二路径是将该预充电信号经过RC延迟及门延迟，使得该闩锁信号对预充电信号的延迟不超过一最大值，而第三路径则是将地址转移脉冲信号经过RC延迟与门延迟，使得该闩锁信号对预充电信号的延迟不低于一最小值。

本发明更提供一种改良的感测放大器电路，以产生一感测延迟。该感测放大器包括一参考数据线，以耦接至模拟单元电流的小阵列。该感测放大器并分离预充电路径与感测路径，且以共栅极的MOS(Metal Oxide Semiconductor)对分别连接预充电路径与感测路径，通过改变该MOS对的尺寸比例来调整感测延迟时间。

本发明还提供一种用于高速感测放大器的控制时脉产生方法，其以地址转移脉冲信号为触发源，该方法包括下列步骤：

对所述地址转移脉冲信号施予第一RC延迟以产生一预充电信号；

对所述地址转移脉冲信号施予第二RC延迟、第一门延迟及一参考感测延迟以决定一闩锁信号；以及

对所述闩锁施予第二门延迟以产生一感测放大器致能信号。

还包括对所述预充电信号施予第三RC延迟及第三门延迟，以产生第一保护时间间隔提供给所述闩锁信号。

还包括对所述地址转移脉冲信号施予第三RC延迟及第三门延迟，以产生第二保护时间间隔提供给所述闩锁信号。

对所述地址转移脉冲信号施予第二RC延迟、第一门延迟及一参考感测延迟，以产生一闩锁信号之前，还包括根据所述预充电信号产生参考感测延迟，其中，还包括感测一模拟单元电流的小阵列。

因此，本发明的时脉产生器具有非常近似实际的感测延迟，进而为具有制程死角、温度或电压变动的高速感测放大器提供良好的追踪效果。

附图说明

图1为感测放大器中产生控制信号PCB、LATB及SAB的控制电路架构；

图2为根据本发明的时脉产生器的较佳实施例；

图3为根据本发明的参考感测放大器的较佳实施例；

图4为一个典型的RC延迟电路；

图5为一个典型的门延迟电路；

图6为根据本发明的控制信号的时序图。

具体实施方式

图1为一方块图，表示用于感测放大器的控制信号的产生架构，其中地址转移脉冲产生器10根据晶片致能信号PCEB产生地址转移脉冲信号ATP，再通过时脉产生器20产生预充电信号PCB、闩锁信号LATB及感测放大器致能信号SAB等三个控制信号。

时脉产生器20的一个较佳实施例显示在图2中，其以地址转移脉冲信号ATP为触发源产生所需的控制时脉。在时脉产生器20中，为产生预充电信号PCB，与非门(NAND gate)21a的两个输入端分别连接地址转移脉冲信号ATP及其经过RC延迟22a的信号，与非门21a的输出再经过反相器(inverter)23a，即产生预充电信号PCB。产生闩锁信号LATB的电路较为复杂，其包括三条路径Path1、Path2及Path3，主要的延迟时间由路径Path2决定，其将地址转移脉冲信号ATP及其经过RC延迟22b的信号一同经过与非门21b及反相器2 3b后，再将输出经过门延迟26及参考感测延迟27，此外，路径Path1将前述反相器23a的输出信号经过RC延迟24及门延迟25，路径Path3将地址转移脉冲信号ATP及其经过RC延迟22c的信号经过与非门21c及反相器23c后，再经过门延迟28，然后结合三条路径Path1、Path2及Path3所产生的延迟，详言之，前述参考感测延迟27的输出经过反相器29后，与门延迟28的输出一同经过或非门30及反相器31，再与前述门延迟25的输出一同经过与非门32及反相器33，以产生闩锁信号LATB。在前述的操作中，闩锁信号LATB的时序由路径Path2主控，另两条路径Path1及Path3为闩锁信号LATB加入保护时间间隔，使闩锁信号LATB确保落在安全范围内。换言之，闩锁信号LATB的最小延迟被路径Path3控制，最大延迟则被路径Path1控制。将前述反相器33的输出再经过门延迟34，即产生感测放大器致能信号SAB。

为获得良好的追踪效果，上述参考感测延迟27应该尽可能接近实际电路的感测延迟，图3提供一个改良的感测放大器40以达到这个目的。在感测放大器40中，预充电路径与感测路径被分离，感测路径由电源VDD经MOS47、41及42至参考数据线DLref所建立而成，而预充电路径则是由电源VDD经MOS48及42R至参考数据线DLref所建立而成。参考数据线DLref连接至模拟单元电流的小阵列。NMOS 42作为传递晶体管，且与MOS42R为共栅极，并且被或非门43的输出Vx所偏压。预充电信号PCB作为感测放大器40的输入IN，施加在PMOS41的栅极上。感测节点Vz的电压信号经过由MOS44a、44b、45a及45b所组成的反相器电路，以及由反相器46a及46b所组成的闩锁电路，而产生输出信号OUT。在感测路径中，PMOS47被连接成二极管，如此可以降低感测节点Vz的电压扰动(swing)及缩短感测时间，而不干扰参考数据线DLref的预充电机制，并且通过在安全范围内增加NMOS 42的尺寸而改善感测速度。作为二极管的PMOS(Positive MOS)47也可以改用NMOS(Negative MOS)或空乏型NMOS(Depletion mode NMOS)取代。另一方面，预充电电流也可以调整，其通过改变NMOS48及42R的尺寸而达成，因此，对参考数据线DLref的预充电也可以受到良好的控制，而不阻碍感测速度。此感测放大器40的参考感测延迟时间可以利用改变NMOS42及42R的尺寸比例来调整。

图2中的RC延迟可以使用已经商用的或习知的任何RC延迟电路来达成，图4所示的电路为一个范例。RC延迟50的输入IN与输出OUT之间包括一串的反相器51及52、电阻53以及反相器56及57，反相器56的输入端与参考电位或接地端之间连接MOS 54，后者的栅极连接至反相器52的输入端，同时，反相器56的输入端连接一个NMOS接成的电容55。

图2中的门延迟亦可使用已经商用的或习知的任何门延迟电路来达成，图5所示的电路为一个范例。门延迟60的输入IN与输出OUT之间包括一串的反相器61、62、64及66，反相器64的输入端及输出端各连接一个NMOS接成的电容63及65。

图6为一个时序图，其显示利用前述电路所产生的几个信号之间的相对关系。首先，地址转移脉冲信号ATP为响应晶片致能信号PCEB及地址信号ADD所产生出来，如前面所述，其他的控制信号皆为响应该地址转移脉冲信号ATP所产生出来。在T1期间，预充电信号PCB、闩锁信号LATB及感测放大器致能信号SAB被产生出来，而且，由于延迟的关系，闩锁信号LATB及感测放大器致能信号SAB二者的宽度皆较预充电信号PCB的宽度长。在此期间，感测节点Vz的电压将被拉升至低于电源电压VDD一个二极管导通电压的准位(由于二极管47介于电源电压VDD与PMOS41之间的缘故)，因此，此期间可以被认为是预充电期间。接着，在T2期间，预充电信号PCB走高，此时，感测节点Vz的电压可以被改变，其将根据读取的数据而维持在高准位或降至预定的准位，因此，此期间可以被认为是感测期间。在T3期间，闩锁信号LATB走高，然后数据被感测放大器40中的闩锁电路锁住，而感测放大器致能信号SAB较闩锁信号LATB晚一些走高，以确保正确的数据被锁住。在T3期间之后，感测放大器40可以关闭以降低耗能，而输出驱动器开启，因而正确的数据出现在数据输出总线上，如图中的数据输出信号DOUT所示。

以上对于实施例所作的叙述的目的是为了阐明本发明，而无意对本发明进行限定，基于以上的说明或从本发明的实施例学习而作修改或变化是可能的，因此，本发明的技术思想企图应由本案的权利要求范围及其均等来决定。

Claims

1.一种用于高速感测放大器的时脉产生器，其以一地址转移脉冲信号为触发源，其特征在于：该时脉产生器包括：

2.如权利要求1所述的用于高速感测放大器的时脉产生器，其特征在于：还包括第三RC延迟装置及第三门延迟装置，所述第三RC延迟装置的一端与所述第一RC延迟装置连接，所述第三RC延迟装置的另一端与所述第三门延迟装置的一端连接，所述第三门延迟装置的另一端与所述与非门和第三反相器连接，以根据该预充电信号产生第一保护时间间隔提供给所述闩锁信号。

3.如权利要求1所述的用于高速感测放大器的时脉产生器，其特征在于：还包括第三RC延迟装置及第三门延迟装置，所述第三RC延迟装置的一端连接到所述地址转移脉冲信号，所述第三RC延迟装置的另一端与所述第三门延迟装置的一端连接，所述第三门延迟装置的另一端与所述或非门连接，以根据该地址转移脉冲信号产生第二保护时间间隔提供给所述闩锁信号。

4.如权利要求1所述的用于高速感测放大器的时脉产生器，其特征在于：所述第一及第二RC延迟装置实质上为相同。

5.如权利要求1所述的用于高速感测放大器的时脉产生器，其特征在于：所述第一及第二门延迟装置实质上为相同。

6.如权利要求2所述的用于高速感测放大器的时脉产生器，其特征在于：所述第一及第三门延迟装置实质上为相同。

7.如权利要求3所述的用于高速感测放大器的时脉产生器，其特征在于：所述第一及第三RC延迟装置实质上为相同，所述第一及第三门延迟装置实质上为相同。

8.一种用于高速感测放大器的控制时脉产生方法，其以地址转移脉冲信号为触发源，其特征在于：该方法包括下列步骤：

对所述闩锁施予第二门延迟以产生一感测放大器致能信号。

9.如权利要求8所述的方法，其特征在于：还包括对所述预充电信号施予第三RC延迟及第三门延迟，以产生第一保护时间间隔提供给所述闩锁信号。

10.如权利要求8所述的方法，其特征在于：还包括对所述地址转移脉冲信号施予第三RC延迟及第三门延迟，以产生第二保护时间间隔提供给所述闩锁信号。

11.如权利要求8所述的方法，其特征在于：在对所述地址转移脉冲信号施予第二RC延迟、第一门延迟及一参考感测延迟以决定一闩锁信号之前，还包括根据所述预充电信号产生参考感测延迟。

12.如权利要求11所述的方法，其特征在于：所述产生参考感测延迟的步骤还包括感测一模拟单元电流的小阵列。