JPH11506242A - 制御装置に組み込まれているコンピュータのテスト装置 - Google Patents

Abstract

(57)【要約】 本発明は、制御装置に組み込まれているコンピュータのテスト装置に関するものである。制御ユニット、したがってコンピュータにも電圧を供給するために電圧供給ユニットが設けられている。さらに、テスト結果が指示装置により指示されるようにしてもよく、および／または制御装置により（閉ループおよび／または開ループ）制御される装置が遮断されるように設計されていてもよい。本発明の本質は、制御ユニットがコンピュータを所定の作動状態に移行させることが可能な手段を含むことにある。さらに、コンピュータの電圧供給回路内の電流または電圧を測定する測定手段が存在し、それに続いて測定電流または測定電圧が比較手段において少なくとも１つの所定のしきい値と比較される。指示装置および／または遮断装置を操作するために操作手段が存在し、操作手段は比較結果の関数として、場合により、エラーを指示し、またはこのようなエラーに応答して装置全体または装置の部分領域を遮断させる。

Description

【発明の詳細な説明】 制御装置に組み込まれているコンピュータのテスト装置 従来の技術 本発明は、請求項１の特徴を有する制御装置に組み込まれているコンピュータ のテスト装置に関するものである。 安全上重要な機能を制御する制御装置においては、プロセッサエラーがモニタ リングにより検出されなければならない。安全上の課題を有するこのような制御 装置としては、たとえばアンチロック制御装置、駆動滑り制御装置および／また は走行運動制御装置が既知である。コンピュータ制御装置においては、自動テス ト、妥当性モニタリングおよびウオッチドッグを用いた方法が既知である。 メーカーにおいてＣＭＯＳ基板（集積回路ＩＣ）を検査するために、ゼロ入力 電流（ＩＤＤＱ）を測定するための方法および測定装置が使用される。これは、 たとえば論文「並列は迅速を意味する」、電子技術に関する週刊誌であるＭａｒ ｋｔ ＆ Ｔｅｃｈｎｉｋ、Ｎｏ．３６、１９９５年９月１日号、５８ページに 記載されている。いわゆるゼロ入力電流の背景は、純粋に静的な論理内のディジ タルＣＭＯＳ基板において、切換過程の間のほぼ全体の損失電力はその内部にお いて発生するということにある。ゼロ入力状態においては、電流は、きわめて小 さい漏れ電流に限定され、入力におけるプルアップまたはプルダウン抵抗を流れ る電流および出力ドライバにおける外部負荷を流れる電流に限定される。製作に 起因する多くのエラーは正および負の供給電圧間の増幅された導電性を形成する 。このような回路の欠陥領域（点欠陥）が形成された場合、これは電流入力の急 激な上昇を形成する。切換過程の間に電流入力を高い精度で測定しかつ対応する 目標値と比較することにより、このようなエラーを特定することができる。既に 説明したように、製作工程後にエラーを有する基板を選別するために、ＣＭＯＳ 基板の製造においてこのようなゼロ入力電流測定が使用される。 安全性を課題とする前記の制御装置においては、並列計算によりおよび／また は妥当性検査により相互に検査を行う２つのコンピュータを設けることが通常行 われている。とくにコストを考慮する場合、このような制御装置においてただ１ つのコンピュータのみを使用する設計が重要となる。 安全性を課題とする制御ユニットにおいて運転中にエラーに対する信頼性を向 上させることが本発明の課題である。 この課題は請求項１の特徴により解決される。 発明の利点 前述のように、本発明は、制御装置に組み込まれているコンピュータのテスト 装置に関するものである。制御ユニット、したがってコンピュータにも電圧を供 給するために電圧供給ユニットが設けられている。さらに、テスト結果が指示装 置により指示されるようにしてもよく、および／または制御装置により（閉ルー プおよび／または開ループ）制御される装置が遮断されるように設計されていて もよい。本発明の本質は、制御ユニットがコンピュータを所定の作動状態に移行 させることが可能な手段を含むことにある。さらに、コンピュータの電圧供給回 路内の電流または電圧を測定する測定手段が存在し、それに続いて測定電流また は測定電圧が比較手段において少なくとも１つの所定のしきい値と比較される。 指示装置および／または遮断装置を操作するために操作手段が存在し、操作手段 は比較結果の関数として、エラーを指示し、またはこのようなエラーに応答して 装置全体または装置の部分領域を遮断させる。 本発明による装置は、簡単な電流測定ないし電圧測定によりコンピュータ内の 複数の可能なエラーを検出可能であるという利点を有している。コンピュータ基 板の製造において、既知のゼロ入力電流測定が制御装置に組み込まれているコン ピュータにおいてもその正常運転中に使用される。本発明の装置により、少ない テストステップを用いてコンピュータ基板内にしばしば発生するエラーの精度の 高い検出が達成可能である。このようなエラーは、付着エラー（付着）、ブリッ ジエラー（ブリッジング）および／または遮断エラー（付着開放）であってもよ い。とくに、本発明によるゼロ入力電流測定と最適自動テストプログラムとの組 合せは、安全上重要な用途に対して計算基板とくにＣＭＯＳプロセッサにおける 本質的なエラーに関する十分なエラー検出を可能にする。本発明によるゼロ入力 電流測定は僅かなハードウェアを必要とするにすぎないので、前述のような第２ のプロセッサが節約できることは本発明による装置における本質的な利点とみな すことができる。 本発明の有利な実施態様においては、コンピュータを所定の作動状態に移行さ せるための手段は、コンピュータの特定操作により所定のコンピュータ部分が電 流の少ない状態に移行されるように構成されている。本発明による変更態様の背 景は、コンピュータ内にはたいてい比較的高い電流を有する構成要素が存在する ことにある。前述のように、ゼロ入力電流測定は一般に比較的小さい帯域幅内で のゼロ入力電流の変動が基礎になっているので、高い電流を有するコンピュータ 部分は本発明によるテストを妨害することになる。とくに、このようなコンピュ ータ部分は、本発明によるテストが関係しない少ない電流の状態に移行されるよ うに設計されている。このようなコンピュータ部分は、コンピュータの最終段お よび／または入力段（たとえばアナログ／ディジタル変換器）ならびに内部サイ クルを発生するための回路である。簡単な場合、高い電流を有するこれらのコン ピュータ部分はテストの間遮断される。高い電流を導く内部回路部分および内部 回路出力もまた遮断され、したがってすべての内部節点は所定の状態となる。そ の後に、ゼロ入力電流の測定を行うことができる。高い電流を有するコンピュー タ部分の前述の遮断に関しては、さらにコンピュータコアが電流の少ない状態に 移行されるように設計してもよい。とくにゼロ入力電流測定用に設計されたこの ようなコンピュータ基板においては、特定のいわゆるＩＤＤＱテストモードが設 けられている。この作動状態においては、すべてのコンピュータ内部電流が遮断 され、すなわちコンピュータコア内の電流は最小にされる。このために、コンピ ュータコアは、コンピュータコアの正しい作動においては供給電圧とアースとの 間に静的電流が全く流れないかまたは流れてもきわめて僅かであるように設計さ れている。ＩＤＤＱ設計は、コンピュータコア内の標準エラーがゼロ入力電流を 著しく増大させるようになっている。したがって、たとえば短絡エラーないし付 着エラー（アースまたは供給電圧方向への短絡）は直ちにゼロ入力電流の増大と なって現れる。この場合、このようなエラーの作用をコンピュータの出力まで導 く（伝播させる）必要はない。電流入力の増大がそのままエラーを指示している ことになる。 前述のＩＤＤＱテストモードのほかに、高い電流を有するコンピュータ部分の みが遮断されかつコンピュータが命令により電流の少ない所定の状態に移行され るように設計してもよい。この場合、コンピュータコアはとくにＩＤＤＱテスト モード用に設計する必要はない。これはパワーダウンモードとして知られている 。 本発明の他の有利な実施態様は、既知のように制御ユニットに時間サイクル発 生器（クロック）が設けられていることから出発している。この時間サイクル発 生器の出力信号の関数として、とくにコンピュータ内部の過程が制御される。前 述のＩＤＤＱテストモードにおいては、この時間サイクル発生器が停止または遮 断され、ないしはコンピュータから切り離されるように設計されている。とくに 低いゼロ入力電流が達成されるとき、これはパワーダウンモードにおいても形成 することができる。時間サイクル発生器のこの停止または遮断ないし分離はとく に各ゼロ入力電流測定の開始時に行われる。 パワーダウンモードは、レジスタおよびメモリのようなコンピュータ内部部分 に所定のサンプルがロードされかつ前述のコンピュータ部分が電流の少ない状態 に移行されながら、たとえば所定のコンピュータエラーを実行することにより開 始される。この状態に到達した場合、時間サイクル発生器を遮断ないし分離する ことができる。続いてゼロ入力電流または対応する電圧が測定され、これらの電 流または電圧がコンピュータコアの前述のように設定された作動状態（パワーダ ウン状態）に対応するしきい値と比較される。コンピュータ内に所定のエラー（ 付着エラー、ブリッジエラー、遮断エラー）が存在する場合、これがたいていゼ ロ入力電流を上昇させ、ないしゼロ入力電流に起因する電圧降下を増大させるこ とになる。 このようなテストステップの後、まず特定のコンピュータ接続口に所定の信号 レベルを与えることにより、パワーダウンモードを切り離して他のテストステッ プを行ってもよい。時間サイクル発生器を再スタートないし投入することにより 、レジスタおよびメモリのようなコンピュータ内部部分に他のサンプルがロード され、同様に、たとえば、所定のコンピュータエラー（パワーダウン命令）を実 行することにより前述のコンピュータ部分は電流の少ない状態に移行される。そ れに続いて同様にゼロ入力電流の前述の測定が行われる。 このように相前後して行われるパワーダウン電流の複数の測定により、レジス タ、メモリおよびコンピュータコアの常に完全なエラー測定を行うことができる 。 個々のテストステップは、コンピュータのタイプおよび回路の形態に応じて、 時間サイクル発生器の再作動、リセットの開始または外部遮断の開始により終了 される。最後のテストステップの後、コンピュータは再び正常作動モードで作動 される（正常運転）。 パワーダウンモードにおける前述のゼロ入力電流測定のほかに、本発明により 、テストすべきコンピュータがその目的のために設計されているかぎり、前述の ＩＤＤＱテストモードにおいてゼロ入力電流の測定が可能である。ＩＤＤＱテス トモードの導入は、たとえば、コンピュータ接続口における信号レベルの変化に より開始される。この場合もまた、ＩＤＤＱテストモードの導入の前に、レジス タおよびメモリに所定のサンプルがロードされる。ＩＤＤＱテストモードの導入 により、高い電流を有するコンピュータ部分は遮断される。さらに、コンピュー タコアは、時間サイクルの停止ないし遮断により、命令の実行の間この命令に対 して典型的な状態に保持可能である。この命令は、ゼロ入力電流測定を介してで きるだけ多くのエラーが検出可能なように、コンピュータコアの内部回路節点の 状態を設定可能なように選択されている。 このように相前後して実行されるゼロ入力電流の複数の測定により、レジスタ 、メモリおよびコンピュータコア全体の常に完全なエラー検出を行うことができ 、すなわちコンピュータコアの種々の作動状態においてエラーを検出することが できる。これにより、制御ユニット内のゼロ入力電流測定は、リアルタイムで、 すなわち時間サイクル発生器が作動中に行われる必要はなく、常にサイクル発生 器が停止されている休止中に行うことができる。本発明のこの変更態様により、 ゼロ入力電流の評価の迅速性に関しては費用を低減することができる。さらに、 本発明により、測定装置が十分に迅速に作動しかつコンピュータがＩＤＤＱテス トモードと正常運転との間のこのような迅速な切換が可能なように設計されてい るかぎり、ゼロ入力電流測定が時間サイクル発生器の作動中に実行可能であり、 ないしコンピュータ内の回路部分を遮断する必要がないことは明らかである。 本発明によるゼロ入力電流測定は、コンピュータ内を流れる電流をそれ自身既 知の測定により直接測定してもよく、または同様に既知のように測定抵抗におけ る電圧降下を測定してもよい。さらに、ゼロ入力電流測定は、供給線路内におい て、コンピュータの電圧供給ライン内において、コンピュータのアース線路内に おいておよび／または電圧制御装置内において行ってもよい。 本発明による装置はとくに、それ自身既知のようにＣＭＯＳ技術において形成 されているプロセッサのテストに関するものである。 本発明の他の有利な実施態様が従属請求項に記載されている。 図面 図１は本発明の全体ブロック回路図を示し、図２および図３は詳細な実施態様 を示す。図４は本発明の本質的な部分の種々の入出力信号の時間線図を示す。図 ５ａ、図５ｂおよび図５ｃはゼロ入力電流測定の種々の実施態様を示す。 実施態様 以下に本発明を実施態様により説明する。 図１に示す全体ブロック回路図において符号１により制御ユニットが示されて いる。この制御ユニットは、データラインＤ１を介して、たとえばセンサ出力信 号のような入力データを受け取り、この入力信号の関数として出力Ｄ２を介して 出力信号を形成し、出力信号はさらに、たとえば対応するアクチュエータに供給 される。たとえば制御ユニット１としてアンチロック制御装置用の制御ユニット が使用されている場合、入力Ｄ１への入力信号として車両車輪の回転速度が与え られる。この入力信号の関数として制御ユニット１の出力側（出力Ｄ２）に、ブ レーキ圧力を低下させるための操作信号、ブレーキ圧力を上昇させるための操作 信号、またはブレーキ圧力を一定に保持するための操作信号が発生する。このた めに、アクチュエータとして電磁弁が操作される。電圧制御装置２を介して供給 電圧ＶＤＤが制御ユニット１に供給される。電圧制御装置２の入力側にバッテリ 電圧電位Ｕ_Batがかかっている。この実施態様においては、供給電圧経路内の電 流は、電流測定装置１４により測定され、かつ比較ユニット１１に供給される。 測定電流値は、比較ユニット１１において目標値Ｉ_Sollと比較され、その後比較 結果の関数として信号ランプ４が操作される。同時にまたは代替態様として、制 御ユニット１により（開ループないし閉ループ）制御される装置を遮断装置３に より遮断してもよい。 制御ユニット内部の過程はサイクル発生器１３により制御される（クロック信 号Ｃ）。制御ユニット内に存在するコンピュータが符号１０で示され、コンピュ ータ１０は、一般にアナログ／ディジタル変換器である入力段１０１、コンピュ ータコア１０２、および出力段ないし最終段１０３を備えている。出力信号（出 力Ｄ２）を求めるために、入力信号（入力Ｄ１）の関数として、アナログ信号ま たは方形信号として供給される入力信号が入力回路１０１によりディジタル値に 変換される。入力回路１０１は、入力増幅器のほかにアナログ／ディジタル変換 ユニットおよびカウンタ／時間測定回路を含んでいてもよい。コンピュータコア １０２において、これらのディジタル値は相互に結合され、ディジタル値は最終 段１０３により増幅されて出力Ｄ２に供給される。 コンピュータ内部の過程は測定経過制御器ＭＡＳ １２により操作信号Ｔｉを 介して調節することができる。測定経過制御器１２はとくにコンピュータコア１ ０２から信号Ｔｏを介してフィードバックＴ１を受け取る。さらに、測定経過制 御器１２により時間サイクル発生器１３をスタートないし停止させることができ る。 この実施態様においては、本発明によるテスト以外の正常運転は詳細に説明す る必要はない。その理由は、これらの正常運転は従来技術から種々の方法におい て既知であるからである。したがって、この代わりにさらに、本発明による装置 はアンチロック制御装置、駆動滑り制御装置または走行運動制御装置においての 使用に対しても制限されないことを指摘しておく。同様に、本発明によるテスト 装置が本発明によるテストをいつ開始するかを決定することは本質ではない。こ の点に関しては、従来技術においても種々の方法が存在している。一般に、前述 の自動車制御装置においては、テストは車両縦方向速度が小さいスタート時に実 行される。さらに、このようなテストは正常運転中の所定の小さい車両速度にお いておよび所定の時間間隔で開始してもよい。 パワーダウンモード（Ｐｏｗｅｒ−Ｄｏｗｎ−Ｍｏｄｅ） パワーダウンモードは、コンピュータが、第１のテストステップ用に決定され たサンプルをコンピュータのレジスタおよび書込／読取メモリ内に書き込み、そ の後、測定経過制御器ＭＡＳ １２が、制御信号Ｔｏを介して、パワーダウン測 定が実行されるべきことを伝達することから開始する。それに続いてＭＡＳ １ ２がこの要求を信号Ｔｉを介して操作し、それに応答してコンピュータ１０２は 、パワーダウン命令の実行により、スイッチＳ１およびＳ２を開くことによって 入力回路１０１および最終段１０３を電圧供給から遮断する。先に記載のように 、これは、入力回路１０１ならびに最終段１０３が比較的高い電流を有するコン ピュータ１０の構成要素であるという背景を有している。これらのコンピュータ 部分の遮断は一般にコンピュータ１０内を流れる電流を急激に低下させる。入力 段および最終段を遮断した後、電流測定装置１４によりパワーダウンモードにお けるいわゆるゼロ入力電流を測定することができる。比較ユニット１１において 実際に測定されたこのゼロ入力電流が対応する目標値Ｉ_Sollと比較され、目標値 Ｉ_Sollはたとえばメモリ１５内に電圧値として記憶されていてもよい。ゼロ入力 電流ないし対応する電圧が比較値Ｉ_Sollを超えた場合、これによりコンピュータ コア１０２内にエラーがあることが推定され、その後警報ランプ４が点灯されお よび／または装置全体または装置の一部が遮断装置３により遮断される。 ゼロ入力電流測定の前に時間サイクル発生器１３を停止させてもよい。 ＩＤＤＱテストモード ＩＤＤＱテストモードは、コンピュータが、第１のテストステップ用に決定さ れたサンプルをコンピュータのレジスタおよび書込／読取メモリ内に書き込み、 その後測定経過制御器ＭＡＳ １２が制御信号Ｔｏを介して、ＩＤＤＱ測定が実 行されるべきことを伝達することから開始する。それに続いてＭＡＳ １２がこ の要求を信号Ｔｉを介して操作し、それに応答してコンピュータ１０２は選択さ れた命令を実行し、この命令はコンピュータコアの内部回路節点の状態を、でき るだけ多くのエラーがゼロ入力電流を介して検出可能なように設定する。この命 令の間、ＭＡＳ １２はコンピュータを信号ＴＱの変化によりＩＤＤＱテストモ ードに移行させかつ信号ｃｌｏｃｋ ｓｔｏｐ（クロックストップ）を介して時 間サイクル発生器１３を停止させる。ＩＤＤＱテストモードの設定により、コン ピュータにおいてスイッチＳ１およびＳ２を開くことにより、入力回路１０１お よび最終段１０３は電圧供給から遮断される。 その後、電流測定装置１４により、いわゆるゼロ入力電流がＩＤＤＱテストモ ードにおいて測定される。比較ユニット１１において実際に測定されたこのゼロ 入力電流が対応する目標値Ｉ_Sollと比較され、目標値Ｉ_Sollは、たとえばメモリ １５内に電圧値として記憶されていてもよい。ゼロ入力電流ないし対応する電圧 が比較値Ｉ_Sollを超えた場合、これによりコンピュータコア１０２内にエラーが あることが推定され、その後警報ランプ４が点灯されおよび／または装置全体ま たは装置の一部が遮断装置３により遮断される。 信号ＴＱをリセットしかつ時間サイクル発生器１３を再スタートさせることに より、コンピュータは、再び正常モードに移行され、かつ次のテストステップの ために次のテストサンプルをレジスタおよびメモリ内にロードすることにより準 備することが可能である。その後再びＩＤＤＱテストモードへの移行が行われ、 一方コンピュータは他の選択された命令を実行する。 ＩＤＤＱテストモードにおいては、種々のテストステップ用にゼロ入力電流な いし対応する電圧降下に対し種々の比較値が設けられ、これらの比較値が測定経 過制御器１２により操作信号Ｔｓを介して選択されるように設計してもよい。 アース線路内におけるゼロ入力電流測定 図２に本発明の変更態様が示され、この変更態様においてはゼロ入力電流がア ース線路内において行われる。この場合もまた、本発明によるテストは測定経過 制御器ＭＡＳ １２′により制御され、この測定経過制御器は選択的にそれ自身 既知のウオッチドッグ回路と共に集積回路ＩＣ内に組み込まれていてもよい。電 源電圧ＶＤＤ（電圧制御装置２の出力信号）を供給した後、プロセッサないしコ ンピュータ１０は第１のゼロ入力電流測定のために初期化される（たとえばＲＡ Ｍおよびレジスタの内容＝００Ｈ）。直列インタフェースを介してプロセッサ１ ０は測定経過制御器１２′にテスト番号（信号Ｔｏ）を送り、テスト番号から、 ゼロ入力電流測定が行われるべきことが検知される。その代替として、図２に示 す実施態様において、信号Ｔｏによりこのテストにおけるゼロ入力電流の期待値 を測定経過制御器に伝送してもよい。 これらのデータはシフトレジスタＳＲに伝送され、そこから測定経過制御器の 受取レジスタＭＥないしウオッチドッグの受取レジスタＷＥに伝送される。この ために、プロセッサから測定経過制御器に通じるラインＤａｔｅｎ−Ｃｌｏｃｋ およびＣＳが使用される（図２には示されていない）。 前述のように、プロセッサは、ＩＤＤＱテストモードにおいて、電流の少ない 所定の作動状態をとる。とくにゼロ入力電流測定用に設計されていないプロセッ サにおいては、一般に最終段および出力段が遮断されるのみである（パワーダウ ンモード）。プロセッサがこのいわゆるパワーダウンモードを取った後、測定経 過制御器１２′は「測定開始」信号Ｍ_aktを介してスイッチＳ（半導体スイッチ ）を開きかつ測定作業を開始する。 測定作業において、抵抗Ｒを介して降下しかつゼロ入力電流を示す電圧Ｕ_Mが 測定されかつ比較電圧Ｕ_SWと比較される。このようにして測定されたゼロ入力電 流が所定のしきい値を超えたとき、比較器１１の出力ＫＡはロー（Ｌｏｗ）状態 からハイ（Ｈｉｇｈ）状態に切り換えられ、その後、測定経過制御器はエラーを 特定しかつこの実施例においてはウオッチドッグに供給される信号ＩＦを介して 装置を遮断し（遮断装置３）かつ警報ランプ４を点灯する。 測定されたゼロ入力電流（ないし付属の電圧Ｕ_M）がしきい値Ｕ_SWより小さい とき、スイッチＳは再び閉じられ、かつプロセッサは信号ＲｅｓｅｔまたはＥｘ ｔｉｎｔを介していわゆるパワーダウンモードから抜け出し、これは、この実施 態様において入力段および出力段が再び投入されることを意味する。 この実施態様に示すように、パワーダウンモードにおいて本発明による複数の テストステップが行われる場合、プロセッサ１０は、次のゼロ入力電流テストの ために初期化されかつ次のテスト番号を測定経過制御器に供給する。これは前述 のように行われる。「フィードバック」ラインＴ１を介して読み込まれたテスト 番号により、プロセッサはテスト番号の状態に関する情報を得ることができる。 所定回数のテストを実行した後プロセッサは正常運転に移行しかつ信号Ｔｏの代 わりにサイクル信号を伝送し、サイクル信号は既知のウオッチドッグ回路により 既知のようにモニタリングされる。テスト回数は、測定経過制御器１２′のハー ドウェア内に記憶されているか、またはプロセッサを投入した後に測定経過制御 器へ伝送される。 前述のパワーダウンモードにおいては、レジスタ内容およびメモリ内容のみが サンプルを用いて初期化されるが、内部回路の種々の節点は初期化されない。 しかしながら、前述のようにＩＤＤＱテストモードへの拡張が行われてもよい 。このために、コンピュータコアは、前述のような選択された命令の実行により 所定の作動状態に移行され、かつこの作動状態に対してゼロ入力電流が測定され る。さらに、ＩＤＤＱモードにおいて、前述のように時間サイクルが修正されな ければならない。 前述のように、テストにおいて種々のゼロ入力電流が期待される場合、比較電 圧Ｕ_SWが信号Ｔｓを介して種々の値に設定されてもよい。ゼロ入力電流は温度と 共に上昇するので、必要に応じて比較電圧設定を介して温度補償を行うことがで きる。 供給線路内におけるゼロ入力電流測定 図３にゼロ入力電流測定が供給線路内において行われる、本発明の他の変更態 様が示されている。この実施態様において、同時にサイクル発生器の停止が示さ れている。この場合、同じ機能のブロックは図２と同じ符号で示され、これらに ついてはさらに説明を必要としない。 まずプロセッサが初期化される。この初期化はリセット過程と、たとえばエラ ーシミュレーションにより選択された選択機能の所定の経過（命令）とを含む。 第１のテストサンプルが得られると直ちに、プロセッサはこのことを信号Ｔｏを 介してＭＡＳに通知する。それに続いてＭＡＳは、信号ＴＱを介してプロセッサ をＩＤＤＱテストモードに切り換え、信号ｃｌｏｃｋ ｓｔｏｐを介して所定の 時点についてプロセッサにおける時間サイクルを遮断する。プロセッササイクル の所定の停止は、ｃｌｏｃｋ ｓｔｏｐ信号をコンピュータの信号ＣＳおよびｃ ｌｏｃｋ ｏｕｔと結合することにより行われる。 追加のカウンタ回路によりプロセッササイクルを停止させるための正確な時点 が設定される。これはとくに、水晶発振器を測定経過制御器へ組み込んだときに 容易に行うことができる。 ＩＤＤＱテストモードにより、プロセッサの内部節点が確実に不定電位を取る （「浮動する」）ことはなく、すべての内部導通線路が確実に遮断される。すべ ての内部バスは所定の状態にあり、すべてのプルアップおよびプルダウン抵抗は 遮断されている。ゼロ入力電流測定のために必要なすべての手段に対しては、Ｉ ＤＤＱ設計制御に準拠して開発されたコンピュータのＩＤＤＱテストモードの設 定があらかじめ行われなければならない。 プロセッサのサイクル発生器が停止されたとき、レジスタ内容およびメモリ内 容のほかにコンピュータ内の他の回路節点もまた所定の命令の実行により特定の サンプルに設定することが可能であることは有利である。 信号の時間線図 図４はいくつかの信号の時間線図を略図で示している。最上段の信号列内にサ イクル発生器１３（図１）のサイクル信号Ｃが示されている。その下側に、アド レス信号、データ／読取信号（Ｒｅａｄ）およびＩＤＤＱテストモードを開始さ せるための信号ＴＱが示されている。ゼロ入力電流ＩＤＤＱの第１列にエラーな く作動するプロセッサ内のゼロ入力電流の正常な線図が示されている。命令１お よび２を実行したときのゼロ入力電流がしきい値１を超えていないことがわかる 。その下の線図において、命令１を実行している間に所定のエラーが存在すると き、ゼロ入力電流がしきい値を超えていることがわかる。このプロセッサエラー は命令１によっては検出することができるが、図４に示すように命令２によって は検出可能ではない。命令（コンピュータ内部のメモリ、レジスタないし回路節 点の状態変化）の適切な選択により、複雑なエラースペクトルを測定することも また可能である。 ゼロ入力電流モニタリングの代替態様 図２および図３に示した回路装置は、測定抵抗ＲおよびスイッチＳがプロセッ サの回路内に存在し、したがって、プロセッサの正常運転において高い供給電流 が流れたときに電圧降下が発生することがあるので、多数回使用したときに故障 することがあるという欠点を有している。 したがって、図５に、プロセッサ用の電圧制御装置内において本発明によるゼ ロ入力電流モニタリングが行われる方法が提案されている。図５ａ、図５ｂおよ び図５ｃによる回路装置の原理は、内部制御電流が測定運転においてプロセッサ のゼロ入力電流に対応する消費電流に比例していることにある。しかしながら、 この場合、プロセッサに対して別の電圧供給が必要である。測定経過制御器は図 ２および図３に示したものと同じであるが、図５に示した実施態様においては一 部正常運転と測定運転との間の切換を省略させることができる。測定回路の選択 は使用のケースおよび組込方法に依存する。 図５ａおよび図５ｂは、電圧制御装置内において電圧の設定および電流の測定 を行うゼロ入力電流測定の例を示している。図５ａおよび図５ｂに示した回路装 置においては、電圧は所定の値（たとえば５Ｖ）に一定に制御されかつ内部制御 電流が測定される。この場合、種々の方法が使用可能である。図５ａは電流電圧 変換を示し、一方図５ｂにおいては差動増幅器により制御電流が測定電圧に変換 される。代替態様として、変換のために電流鏡像回路（図示されていない）を使 用してもよい。 図５ｃにおいては、測定運転において電圧制御装置の制御電流が電源ＳＱに切 り換えられる。これはスイッチＳを位置Ｎから位置Ｍへ切り換えることにより行 われる。プロセッサのゼロ入力電流がＳＱにより与えられる消費電流より大きい とき、プロセッサにおける電圧は低下し、比較電圧Ｕ_verglを下回ったとき、こ れが比較器出力ＫＡ＝ハイ（ｈｉｇｈ）により通知される。 前述の方法は、原則として、既知のＣＭＯＳ構成のすべてのコンピュータにお いて使用可能である。

Claims (1)

1. 【特許請求の範囲】 １．指示装置（４）と、および／または制御ユニット（１）により（開ループ および／または閉ループ）制御される装置の遮断装置（３）であって、テスト結 果の関数として操作される前記遮断装置（３）とが設けられている、電圧供給装 置（２）を備えた、制御ユニット（１）に組み込まれているコンピュータ（１０ ）のテスト装置において、 制御ユニット（１）に、コンピュータ（１０）を所定の作動状態（ＩＤＤＱモ ード、パワーダウンモード）に移行させるための手段（ＭＡＳ）と、 コンピュータ（１０）の電圧供給回路内の電流（ＩＤＤＱ）または電圧を測定 するための測定手段（１４）と、 測定電流（ＩＤＤＱ）または測定電圧を少なくとも１つの所定のしきい値と比 較するための比較手段（１１）と、 比較結果の関数として指示装置（４）および／または遮断装置（３）を操作す るための操作手段と、 が設けられていることを特徴とする制御ユニットに組み込まれているコンピュー タのテスト装置。 ２．コンピュータ（１０）を所定の作動状態（ＩＤＤＱモード、パワーダウン モード）に移行させるための手段（ＭＡＳ）は、コンピュータ（１０）の特定操 作（Ｔｉ）により所定のコンピュータ部分（１０１、１０３）が電流の少ない状 態に移行されるように構成されていることを特徴とする請求項１の装置。 ３．コンピュータ部分（１０１、１０３）は、テストが関係しない電流の少な い状態（ＩＤＤＱモード、パワーダウンモード）に移行されることを特徴とする 請求項２の装置。 ４．コンピュータ（１０）が、コンピュータ部分として最終段（１０３）およ び／またはアナログ／ディジタル変換器（１０１）および／または内部サイクル を発生させるための回路を有し、電流の少ない状態（ＩＤＤＱモード、パワーダ ウンモード）に移行させるためにこれらのコンピュータ部分が遮断されることを 特徴とする請求項２の装置。 ５．前記の電流の少ない状態に移行されるコンピュータ部分として、コンピュ ータコア（１０２）が電流の少ない状態（ＩＤＤＱテストモード）を取ることが 可能なように構成されていることを特徴とする請求項２の装置。 ６．制御ユニット（１）に時間サイクル発生器（クロック１３）が設けられ、 またコンピュータ（１０）を所定の作動状態（ＩＤＤＱモード、パワーダウンモ ード）に移行させるための手段（ＭＡＳ）は、時間サイクル発生器（１３）の特 定操作（Ｔｉ）により時間サイクル発生器（１３）が停止または遮断され、ない しコンピュータ（１０）から切り離されるように構成されている（ゼロ入力電流 の静的測定）ことを特徴とする請求項１の装置。 ７．制御ユニット（１）に時間サイクル発生器（クロック１３）が設けられ、 またコンピュータ（１０）の電流（ＩＤＤＱ）または電圧を測定している間、時 間サイクル発生器（１３）が少なくともその間停止または遮断されることを特徴 とする請求項１の装置。 ８．コンピュータ（１０）を所定の作動状態（ＩＤＤＱモード、パワーダウン モード）に移行させるための手段（ＭＡＳ）は、コンピュータコア（１０２）の 特定操作（Ｔｉ）により、所定のコンピュータの作動状態とくにコンピュータの メモリおよび／またはレジスタが設定され、且つこれに基づくコンピュータ（１ ０）の電圧供給回路内の測定電流（ＩＤＤＱ）または電圧の変化が、比較手段（ １１）を用いた種々のしきい値（Ｕ_sw）との比較により評価されるように構成さ れていることを特徴とする請求項１の装置。 ９．コンピュータ（１０）の電圧供給回路内の電流（ＩＤＤＱ）または電圧を 測定するための測定手段（１４）は、コンピュータコア（１０２）内を流れる電 流（ＩＤＤＱ）が直接または電圧降下により測定され、この測定が、電圧供給ラ イン内、アース線路内および／または電圧制御装置内で行われるように構成され ていることを特徴とする請求項１の装置。 １０．時間サイクル発生器（クロック１３）の停止または遮断が定義された所 定の時点において行われ、この時点の決定はコンピュータの同期信号（ＣＳ）と コンピュータの時間サイクル信号（ｃｌｏｃｋ ｏｕｔ）との結合により行われ 、ここで、正確な時点はとくにコンピュータ（１０）の時間サイクル信号（ｃｌ ｏｃｋ ｏｕｔ）のカウントにより求められることを特徴とする請求項７の装置 。