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JPH11330347A - Semiconductor ic - Google Patents

Semiconductor ic

Info

Publication number
JPH11330347A
JPH11330347A JP10138343A JP13834398A JPH11330347A JP H11330347 A JPH11330347 A JP H11330347A JP 10138343 A JP10138343 A JP 10138343A JP 13834398 A JP13834398 A JP 13834398A JP H11330347 A JPH11330347 A JP H11330347A
Authority
JP
Japan
Prior art keywords
semiconductor
lead
lead frame
leads
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10138343A
Other languages
Japanese (ja)
Inventor
Hirotsugu Tabata
寛嗣 田畑
Kenji Yoshida
賢司 吉田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP10138343A priority Critical patent/JPH11330347A/en
Publication of JPH11330347A publication Critical patent/JPH11330347A/en
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor IC with enhanced and multiple functions. SOLUTION: Related to a semiconductor IC wherein each of leads 7 of a lead frame 4 is connected to each of electrode terminals 6 of a semiconductor chip 2, a plurality of semiconductor chips 2 are laminated to form a laminating chip body 3, while a hollow part 5 is formed at almost center part of the lead frame 4, with the laminating chip body 3 provided at the hollow part 5.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、半導体ICに関す
るものである。
[0001] The present invention relates to a semiconductor IC.

【0002】[0002]

【従来の技術】従来の半導体ICとしては、図9に示す
ように、リードフレーム51のアイランド52の上部に2枚
の半導体チップ53,53 を接着し、同半導体チップ53の電
極端子54とリードフレーム51のリード55とをワイヤーボ
ンディング56で接続し、更には、リードフレーム51の上
下両面を樹脂57で封止した半導体IC58が一般に知られ
ている。
2. Description of the Related Art As a conventional semiconductor IC, as shown in FIG. 9, two semiconductor chips 53, 53 are bonded to an upper part of an island 52 of a lead frame 51, and an electrode terminal 54 of the semiconductor chip 53 is connected to a lead. A semiconductor IC 58 in which leads 55 of a frame 51 are connected by wire bonding 56 and both upper and lower surfaces of the lead frame 51 are sealed with a resin 57 is generally known.

【0003】また、例えば、特開平6−188280号
に開示されているように、上下一対の半導体チップを電
極面を対向させた状態で、或いは、それぞれの電極面を
背中合わせにした状態で配置し、上下一対の半導体チッ
プの間にリードフレームのリードを介設し、各半導体チ
ップの電極端子とリードフレームのリードとをダイボン
ディング又はワイヤーボンディングで接続したものがあ
る。
Further, as disclosed in, for example, Japanese Patent Application Laid-Open No. 6-188280, a pair of upper and lower semiconductor chips are arranged with their electrode faces facing each other or with their respective electrode faces back to back. In some cases, a lead of a lead frame is interposed between a pair of upper and lower semiconductor chips, and an electrode terminal of each semiconductor chip and a lead of the lead frame are connected by die bonding or wire bonding.

【0004】[0004]

【発明が解決しようとする課題】ところが、図9に示す
従来例にあっては、リードフレーム51のアイランド52の
上部に半導体チップ53を配置していたため、半導体IC
58の厚みが厚くなり、半導体IC58の小型化を図ること
が困難であるとともに、半導体IC58の製造工程におい
て、リードフレーム51のアイランド52に半導体チップ53
を接着しなければならず、製造工程が煩雑なものとな
り、製造コストが嵩むといった不具合があった。
However, in the conventional example shown in FIG. 9, since the semiconductor chip 53 is arranged above the island 52 of the lead frame 51, the semiconductor IC
It is difficult to reduce the size of the semiconductor IC 58, and in the manufacturing process of the semiconductor IC 58, the semiconductor chip 53 is attached to the island 52 of the lead frame 51.
Must be adhered to each other, which complicates the manufacturing process and increases the manufacturing cost.

【0005】また、特開平6−188280号に開示さ
れている半導体ICにあっては、一枚のリードフレーム
のリードに上下一対の半導体チップを接続することとな
り、上側の半導体チップに接続したリードと、下側の半
導体チップに接続したリードとを交互に配置しているた
め、リードの配列ピッチよりも半導体チップの電極端子
のピッチを大きくしなければならず、専用の半導体チッ
プを用いる必要が生じ、半導体ICのコスト増を招くと
いった不具合があった。
In a semiconductor IC disclosed in Japanese Patent Application Laid-Open No. 6-188280, a pair of upper and lower semiconductor chips are connected to the leads of one lead frame, and the leads connected to the upper semiconductor chip are connected. And the leads connected to the lower semiconductor chip are arranged alternately, so the pitch of the electrode terminals of the semiconductor chip must be larger than the arrangement pitch of the leads, and it is necessary to use a dedicated semiconductor chip. This causes a problem that the cost of the semiconductor IC is increased.

【0006】[0006]

【課題を解決するための手段】そこで、本発明では、半
導体チップの各電極端子にリードフレームの各リードを
接続してなる半導体ICにおいて、複数の半導体チップ
を積層して積層チップ体を形成する一方、リードフレー
ムの略中央に中空部を形成し、同中空部に前記積層チッ
プ体を配設することとした。
Therefore, according to the present invention, in a semiconductor IC in which each lead of a lead frame is connected to each electrode terminal of a semiconductor chip, a plurality of semiconductor chips are stacked to form a stacked chip body. On the other hand, a hollow portion is formed substantially at the center of the lead frame, and the laminated chip body is disposed in the hollow portion.

【0007】また、積層チップ体は、複数の半導体チッ
プを電極面を同一方向へ向けて積層することとした。
[0007] In the laminated chip body, a plurality of semiconductor chips are laminated with their electrode surfaces facing in the same direction.

【0008】また、積層チップ体を形成する半導体チッ
プのうち少なくとも一つの半導体チップは、リードフレ
ームのリードに圧接することとした。
Further, at least one of the semiconductor chips forming the laminated chip body is pressed against the leads of the lead frame.

【0009】また、半導体チップの各電極端子にリード
フレームの各リードを接続してなる半導体ICにおい
て、2枚のリードフレームを、リードの基端部間に絶縁
層を介在させて上下に積層し、各リードの基端部に上下
一対の半導体チップの電極端子をそれぞれ接続すること
とした。
In a semiconductor IC in which each lead of a lead frame is connected to each electrode terminal of a semiconductor chip, two lead frames are vertically stacked with an insulating layer interposed between base ends of the leads. The electrode terminals of a pair of upper and lower semiconductor chips are connected to the base end of each lead.

【0010】また、上下一対の半導体チップのうち少な
くともいずれか一方の半導体チップは、リードフレーム
のリードに圧接することとした。
[0010] At least one of the upper and lower semiconductor chips is pressed against the leads of the lead frame.

【0011】[0011]

【発明の実施の形態】本発明に係る半導体ICは、複数
の半導体チップを積層して積層チップ体を形成する一
方、リードフレームの略中央に中空部を形成し、同中空
部に前記積層チップ体を配設したものである。
DESCRIPTION OF THE PREFERRED EMBODIMENTS In a semiconductor IC according to the present invention, a plurality of semiconductor chips are laminated to form a laminated chip body, while a hollow portion is formed substantially at the center of a lead frame, and the laminated chip is formed in the hollow portion. The body is arranged.

【0012】従って、従来の半導体ICに用いられてい
たアイランドを無くした構造となり、半導体ICの厚み
を薄くすることができ、半導体ICの小型化を図ること
ができるものである。
Accordingly, the structure which eliminates the island used in the conventional semiconductor IC is obtained, and the thickness of the semiconductor IC can be reduced, and the size of the semiconductor IC can be reduced.

【0013】しかも、半導体ICの製造工程を簡略化す
ることができ、高機能化・多機能化した半導体ICの製
造コストの削減及び製造歩留りの向上を図ることができ
るものである。
Moreover, the manufacturing process of the semiconductor IC can be simplified, and the manufacturing cost and the manufacturing yield of the semiconductor IC with high functionality and multiple functions can be reduced.

【0014】また、複数の半導体チップを電極面を同一
方向へ向けて積層することにより積層チップ体を形成す
ることにより、半導体チップの電極端子とリードフレー
ムのリードとの接続を全て同一方向から行うことがで
き、半導体ICの製造を簡単なものとすることができ、
これによっても、高機能化・多機能化した半導体ICの
製造コストの削減及び製造歩留りの向上を図ることがで
きるものである。
Further, a plurality of semiconductor chips are stacked with the electrode surfaces facing in the same direction to form a stacked chip body, so that the connection between the electrode terminals of the semiconductor chip and the leads of the lead frame are all performed from the same direction. The manufacturing of semiconductor ICs can be simplified,
In this way, it is also possible to reduce the manufacturing cost and improve the manufacturing yield of a highly functional and multifunctional semiconductor IC.

【0015】また、積層チップ体を形成する半導体チッ
プのうち少なくとも一つの半導体チップをリードフレー
ムのリードに圧接することにより、その半導体チップを
従来のアイランドとして機能させることができ、アイラ
ンドを無くして薄型化を図った構造でありながら、半導
体ICの強度を良好に保持することができるものであ
る。
Further, by pressing at least one semiconductor chip of the semiconductor chips forming the laminated chip body against the lead of the lead frame, the semiconductor chip can function as a conventional island, and the island is eliminated to reduce the thickness. Although the structure has been improved, the strength of the semiconductor IC can be maintained satisfactorily.

【0016】また、2枚のリードフレームを、リードの
基端部間に絶縁層を介在させて上下に積層し、各リード
の基端部に上下一対の半導体チップの電極端子をそれぞ
れ接続することにより、上下のリードが短絡することが
なく、上下のリードフレームに異なる機能を有する半導
体チップをそれぞれ接続することができ、半導体ICの
高機能化、多機能化を図ることができるものである。
Further, two lead frames are vertically stacked with an insulating layer interposed between the base ends of the leads, and the electrode terminals of a pair of upper and lower semiconductor chips are respectively connected to the base ends of the leads. Accordingly, the upper and lower leads are not short-circuited, and the semiconductor chips having different functions can be connected to the upper and lower lead frames, respectively, so that the semiconductor IC can have higher functions and more functions.

【0017】しかも、リードの配列ピッチと半導体チッ
プの電極端子のピッチとを略同等とすることができ、専
用の半導体チップを用いる必要がなく、半導体ICのコ
スト増を抑えることができるものである。
Moreover, the arrangement pitch of the leads and the pitch of the electrode terminals of the semiconductor chip can be made substantially equal, so that there is no need to use a dedicated semiconductor chip, and it is possible to suppress an increase in the cost of the semiconductor IC. .

【0018】また、上下一対の半導体チップのうち少な
くともいずれか一方の半導体チップをリードフレームの
リードに圧接することによっても、半導体チップを従来
のアイランドとして機能させることができ、アイランド
を無くして薄型化を図った構造でありながら、半導体I
Cの強度を良好に保持することができるものである。
Also, by pressing at least one of the upper and lower semiconductor chips against the leads of the lead frame, the semiconductor chip can function as a conventional island, and the island is eliminated to reduce the thickness. Semiconductor I
C can maintain good strength.

【0019】[0019]

【実施例】以下に、本発明の実施例について図面を参照
しながら説明する。
Embodiments of the present invention will be described below with reference to the drawings.

【0020】図1及び図2は、本発明に係る半導体IC
1を示した図であり、半導体IC1は、2枚の半導体チ
ップ2を積層して積層チップ体3を形成する一方、リー
ドフレーム4の略中央に中空部5を形成し、同中空部5
に積層チップ体3を配設し、半導体チップ2の各電極端
子6にリードフレーム4の各リード7を接続している。
図中、11はモールド樹脂である。
FIGS. 1 and 2 show a semiconductor IC according to the present invention.
1 shows a semiconductor IC 1 in which a semiconductor chip 1 is formed by laminating two semiconductor chips 2 to form a laminated chip body 3, while a hollow part 5 is formed substantially at the center of a lead frame 4.
The stacked chip body 3 is disposed on the semiconductor chip 2, and each lead 7 of the lead frame 4 is connected to each electrode terminal 6 of the semiconductor chip 2.
In the figure, reference numeral 11 denotes a mold resin.

【0021】積層チップ体3は、大型の半導体チップ2
に小型の半導体チップ2を、それぞれの半導体チップ2
の電極端子6を形成した電極面8を同一方向(図1にお
いては、下方)へ向けた状態で、絶縁性を有する接着剤
9を用いて接着している。
The laminated chip body 3 includes a large semiconductor chip 2
A small semiconductor chip 2 to each semiconductor chip 2
The electrode surfaces 8 on which the electrode terminals 6 are formed face each other in the same direction (downward in FIG. 1), and are bonded using an adhesive 9 having an insulating property.

【0022】リードフレーム4は、図1及び図2に示す
ように、平面視で前後左右の四方向へ向けてリード7を
伸延させるとともに、長尺状のリード7と短尺状のリー
ド7とを交互に配設し、リードフレーム4の略中央に、
短尺状のリード7の先端に囲まれた中空部5と長尺状の
リード7の先端に囲まれた中空部5とを上下に形成し、
しかも、側面視で長尺状のリード7の先端部分を短尺状
のリード7の先端部分よりも下方に位置させている。
As shown in FIGS. 1 and 2, the lead frame 4 extends the lead 7 in four directions of front, rear, left and right in plan view, and connects the long lead 7 and the short lead 7 to each other. Arranged alternately, and approximately in the center of the lead frame 4,
A hollow portion 5 surrounded by the tip of the short lead 7 and a hollow portion 5 surrounded by the tip of the long lead 7 are formed vertically,
In addition, the distal end of the long lead 7 is located below the distal end of the short lead 7 in side view.

【0023】そして、上側の中空部5に小型の半導体チ
ップ2を上方から挿入し、長尺状のリード7の先端にお
いて、小型の半導体チップ2の電極端子6に形成した半
球状のバンプ10を圧接する一方、短尺状のリード7の先
端において、大型の半導体チップ2の電極端子6を圧接
している。
Then, the small semiconductor chip 2 is inserted into the upper hollow portion 5 from above, and a hemispherical bump 10 formed on the electrode terminal 6 of the small semiconductor chip 2 is formed at the tip of the long lead 7. At the same time, the electrode terminals 6 of the large-sized semiconductor chip 2 are pressed at the tips of the short leads 7.

【0024】このようにして、半導体IC1の内部に複
数の半導体チップ2を収容することにより、半導体IC
1の高機能化、多機能化を図ることができる。
By accommodating a plurality of semiconductor chips 2 inside the semiconductor IC 1 in this manner, the semiconductor IC 1
1 can have higher functions and more functions.

【0025】また、リードフレーム4の略中央に形成し
た中空部5に積層チップ体3を配設しており、従来の半
導体IC58に用いられていたリードフレーム51のアイラ
ンド52(図9参照)を無くしているため、半導体IC1
の厚みを薄くすることができ、半導体IC1の小型化を
図ることができるとともに、半導体IC1の製造工程を
簡略化することができ、高機能化・多機能化した半導体
IC1の製造コストの削減及び製造歩留りの向上を図る
ことができる。
Further, the laminated chip body 3 is disposed in the hollow portion 5 formed substantially at the center of the lead frame 4, and the island 52 (see FIG. 9) of the lead frame 51 used in the conventional semiconductor IC 58 is used. Semiconductor IC1
The thickness of the semiconductor IC 1 can be reduced, the size of the semiconductor IC 1 can be reduced, the manufacturing process of the semiconductor IC 1 can be simplified, and the manufacturing cost of the highly functionalized and multifunctional semiconductor IC 1 can be reduced. The production yield can be improved.

【0026】また、2枚の半導体チップ2を、それぞれ
の電極面8を同一方向へ向けて積層することにより、積
層チップ体3を形成しているため、半導体チップ2の電
極端子6とリードフレーム4のリード7との接続を全て
同一方向から行うことができ、半導体IC1の製造を簡
単なものとすることができ、これによっても、高機能化
・多機能化した半導体IC1の製造コストの削減及び製
造歩留りの向上を図ることができる。
Further, since the laminated chip body 3 is formed by laminating two semiconductor chips 2 with their respective electrode surfaces 8 facing in the same direction, the electrode terminals 6 of the semiconductor chip 2 and the lead frame are formed. 4 can be connected to the leads 7 in the same direction, and the manufacture of the semiconductor IC 1 can be simplified. This also reduces the manufacturing cost of the highly functionalized and multifunctional semiconductor IC 1. In addition, the production yield can be improved.

【0027】また、リードフレーム4のリード7に半導
体チップ2を圧接することにより、その半導体チップ2
を従来のアイランドとして機能させることができ、アイ
ランドを無くして薄型化を図った構造でありながら、半
導体IC1の強度を良好に保持することができる。
Further, by pressing the semiconductor chip 2 against the leads 7 of the lead frame 4, the semiconductor chip 2
Can function as a conventional island, and the strength of the semiconductor IC 1 can be maintained satisfactorily even though the structure is made thin by eliminating the island.

【0028】図3は、第2実施例としての半導体IC1
を示した図であり、本実施例においては、前記実施例と
概略上下逆の構造としている。
FIG. 3 shows a semiconductor IC 1 according to a second embodiment.
In the present embodiment, the structure is substantially upside down.

【0029】すなわち、本実施例においては、大小の半
導体チップ2,2 の上面周縁にそれぞれ電極端子6を形成
するとともに、両半導体チップ2,2 の電極面8,8 を上方
へ向けた状態で、大小の半導体チップ2,2 を接着剤9で
接着する一方、短尺状のリード7の先端よりも長尺状の
リード7の先端を上方に位置させ、リード7に半導体チ
ップ2の電極端子6をバンプ10を介して圧接している。
That is, in this embodiment, the electrode terminals 6 are formed on the periphery of the upper surface of the large and small semiconductor chips 2, 2, respectively, and the electrode surfaces 8, 8 of both the semiconductor chips 2, 2 are directed upward. The large and small semiconductor chips 2 and 2 are adhered with an adhesive 9, while the tips of the long leads 7 are positioned above the tips of the short leads 7, and the electrode terminals 6 of the semiconductor chip 2 are attached to the leads 7. Is pressed through the bump 10.

【0030】図4は、第3実施例としての半導体IC1
を示した図であり、本実施例においては、4枚の半導体
チップ2を積層して積層チップ体3を形成している。
FIG. 4 shows a semiconductor IC 1 according to a third embodiment.
In this embodiment, four semiconductor chips 2 are stacked to form a stacked chip body 3.

【0031】このように、複数枚の半導体チップ2を積
層して積層チップ体3を形成することにより、半導体I
C1のさらなる高機能化、多機能化を図ることができ
る。
As described above, by stacking a plurality of semiconductor chips 2 to form a stacked chip body 3, the semiconductor I
C1 can be further enhanced in function and multifunctional.

【0032】図5は、第4実施例としての半導体IC1
を示した図であり、本実施例においては、大小の半導体
チップ2,2 の上面周縁にそれぞれ電極端子6を形成する
とともに、両半導体チップ2,2 の電極面8,8 を上方へ向
けた状態で大小の半導体チップ2,2 を接着し、リードフ
レーム4の略中央に形成した中空部5に小型の半導体チ
ップ2を上方から挿入し、大型の半導体チップにの電極
端子6とリードフレーム4のリード7とをバンプ10を介
して圧接する一方、小型の半導体チップ2の電極端子6
とリードフレーム4のリード7とをワイヤーボンディン
グにより接続している。図中、12はワイヤーである。
FIG. 5 shows a semiconductor IC 1 according to a fourth embodiment.
In this embodiment, electrode terminals 6 are formed on the periphery of the upper surfaces of the large and small semiconductor chips 2, 2, respectively, and the electrode surfaces 8, 8 of both semiconductor chips 2, 2 are directed upward. In this state, the large and small semiconductor chips 2 and 2 are adhered to each other, and the small semiconductor chip 2 is inserted from above into a hollow portion 5 formed substantially in the center of the lead frame 4, and the electrode terminals 6 and the lead frame 4 And the electrode terminal 6 of the small semiconductor chip 2 is pressed into contact with the lead 7 via the bump 10.
And the lead 7 of the lead frame 4 are connected by wire bonding. In the figure, 12 is a wire.

【0033】この場合、大型の半導体チップ2に接続し
たリード7と小型の半導体チップ2に接続したリード7
とを交互に配置している。
In this case, the leads 7 connected to the large semiconductor chip 2 and the leads 7 connected to the small semiconductor chip 2
And are alternately arranged.

【0034】この場合にも、リード7に半導体チップ2
を圧接することにより、半導体チップ2を従来のアイラ
ンドとして機能させている。
Also in this case, the semiconductor chip 2 is
To make the semiconductor chip 2 function as a conventional island.

【0035】図6は、第5実施例としての半導体IC1
を示した図であり、本実施例においては、前記第4実施
例と概略同様であるが、半導体IC1の内部に2枚の半
導体チップ2を積層した積層チップ体3を3個収容して
いる。
FIG. 6 shows a semiconductor IC 1 according to a fifth embodiment.
This embodiment is substantially the same as the fourth embodiment, except that three stacked chip bodies 3 in which two semiconductor chips 2 are stacked are housed inside a semiconductor IC 1. .

【0036】図7及び図8は、第6実施例としての半導
体IC21を示した図であり、同半導体IC21は、2枚の
リードフレーム24を、リード27の基端部間に絶縁層29を
介在させて上下に積層して積層リードフレーム体23を形
成し、同積層リードフレーム体23の各リードフレーム24
のリード27に上下一対の半導体チップ22,22 の電極端子
26を圧接している。図中、30は半球状のバンプ、31はモ
ールド樹脂である。
FIGS. 7 and 8 show a semiconductor IC 21 according to a sixth embodiment. The semiconductor IC 21 has two lead frames 24 and an insulating layer 29 between the base ends of the leads 27. The laminated lead frame body 23 is formed by vertically stacking with the interposition therebetween, and each lead frame 24 of the laminated lead frame body 23 is formed.
The electrode terminals of a pair of upper and lower semiconductor chips 22
26 is pressed. In the figure, 30 is a hemispherical bump, and 31 is a mold resin.

【0037】積層リードフレーム体23は、上下のリード
27,27 を中途部でそれぞれ左右逆方向へ向けて折曲し
て、上下のリード27,27 の先端部を交互に配置してい
る。
The laminated lead frame body 23 includes upper and lower leads.
The upper and lower leads 27, 27 are alternately arranged by bending the upper and lower leads 27, 27 in the middle part in the right and left opposite directions.

【0038】この場合にも、リード27に半導体チップ22
を圧接することにより、半導体チップ22を従来のアイラ
ンドとして機能させている。
Also in this case, the semiconductor chip 22 is
The semiconductor chip 22 is made to function as a conventional island by press-contacting the semiconductor chip 22.

【0039】このように、2枚のリードフレーム24を、
リード27の基端部間に絶縁層29を介在させて上下に積層
し、各リードフレーム24のリード27に半導体チップ22の
電極端子26をそれぞれ接続しているため、上下のリード
27,27 が短絡することがなく、上下のリードフレームに
異なる機能を有する半導体チップ22をそれぞれ接続する
ことができ、半導体IC21の高機能化、多機能化を図る
ことができる。
As described above, the two lead frames 24 are
Since the insulating layers 29 are interposed between the base ends of the leads 27, the leads 27 are vertically stacked, and the electrode terminals 26 of the semiconductor chip 22 are connected to the leads 27 of each lead frame 24, respectively.
The semiconductor chips 22 having different functions can be respectively connected to the upper and lower lead frames without short-circuiting of the semiconductor ICs 27, 27, so that the semiconductor IC 21 can have higher functions and more functions.

【0040】しかも、リード27の配列ピッチと半導体チ
ップ22の電極端子26のピッチとを略同等とすることがで
き、汎用の半導体チップ22を用いることができ、半導体
IC21のコスト増を抑えることができる。
Further, the arrangement pitch of the leads 27 and the pitch of the electrode terminals 26 of the semiconductor chip 22 can be made substantially equal, so that a general-purpose semiconductor chip 22 can be used, and an increase in the cost of the semiconductor IC 21 can be suppressed. it can.

【0041】また、上下の半導体チップ22として、略同
一サイズ、或いは、同一のものを用いることができ、例
えば、同一のメモリー素子を用いてメモリー容量の増大
化を図ったり、同一のCPUを用いて並列処理等の高機
能化を図ることが容易にできる。
The upper and lower semiconductor chips 22 may have substantially the same size or the same size. For example, the same memory element may be used to increase the memory capacity, or the same CPU may be used. Accordingly, it is possible to easily achieve high functionality such as parallel processing.

【0042】[0042]

【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。
The present invention is embodied in the form described above and has the following effects.

【0043】(1) 請求項1記載の本発明では、複数の半
導体チップを積層して積層チップ体を形成する一方、リ
ードフレームの略中央に中空部を形成し、同中空部に前
記積層チップ体を配設しているため、従来の半導体IC
に用いられていたアイランドを無くした構造となって、
半導体ICの厚みを薄くすることができ、半導体ICの
小型化を図ることができる。
(1) According to the present invention, a plurality of semiconductor chips are stacked to form a laminated chip body, while a hollow portion is formed substantially at the center of a lead frame, and the laminated chip is formed in the hollow portion. Because the body is arranged, the conventional semiconductor IC
It became a structure that lost the island used for
The thickness of the semiconductor IC can be reduced, and the size of the semiconductor IC can be reduced.

【0044】しかも、半導体ICの製造工程を簡略化す
ることができ、高機能化・多機能化した半導体ICの製
造コストの削減及び製造歩留りの向上を図ることができ
る。
In addition, the manufacturing process of the semiconductor IC can be simplified, and the manufacturing cost and the manufacturing yield of the semiconductor IC with high functionality and multifunction can be reduced.

【0045】(2) 請求項2記載の本発明では、複数の半
導体チップを電極面を同一方向へ向けて積層することに
より積層チップ体を形成しているため、半導体チップの
電極端子とリードフレームのリードとの接続を全て同一
方向から行うことができ、半導体ICの製造を簡単なも
のとすることができ、これによっても、高機能化・多機
能化した半導体ICの製造コストの削減及び製造歩留り
の向上を図ることができる。
(2) According to the second aspect of the present invention, since the laminated chip body is formed by laminating a plurality of semiconductor chips with the electrode surfaces facing in the same direction, the electrode terminals of the semiconductor chip and the lead frame are formed. Can be made from the same direction, and the manufacture of the semiconductor IC can be simplified. This also reduces the manufacturing cost and manufacture of a highly functional and multifunctional semiconductor IC. The yield can be improved.

【0046】(3) 請求項3記載の本発明では、積層チッ
プ体を形成する半導体チップのうち少なくとも一つの半
導体チップをリードフレームのリードに圧接しているた
め、その半導体チップを従来のアイランドとして機能さ
せることができ、アイランドを無くして薄型化を図った
構造でありながら、半導体ICの強度を良好に保持する
ことができる。
(3) According to the third aspect of the present invention, since at least one of the semiconductor chips forming the laminated chip body is pressed against the lead of the lead frame, the semiconductor chip is used as a conventional island. The semiconductor IC can be made to function, and the strength of the semiconductor IC can be maintained satisfactorily, even though the structure is reduced in thickness without islands.

【0047】(4) 請求項4記載の本発明では、2枚のリ
ードフレームを、リードの基端部間に絶縁層を介在させ
て上下に積層し、各リードの基端部に上下一対の半導体
チップの電極端子をそれぞれ接続しているため、上下の
リードが短絡することがなく、上下のリードフレームに
異なる機能を有する半導体チップをそれぞれ接続するこ
とができ、半導体ICの高機能化、多機能化を図ること
ができる。
(4) According to the fourth aspect of the present invention, two lead frames are vertically stacked with an insulating layer interposed between the base ends of the leads, and a pair of upper and lower parts is provided at the base end of each lead. Since the electrode terminals of the semiconductor chip are connected to each other, the upper and lower leads are not short-circuited, and semiconductor chips having different functions can be connected to the upper and lower lead frames, respectively. Functionalization can be achieved.

【0048】しかも、リードの配列ピッチと半導体チッ
プの電極端子のピッチとを略同等とすることができ、専
用の半導体チップを用いる必要がなく、半導体ICのコ
スト増を抑えることができる。
Further, the arrangement pitch of the leads and the pitch of the electrode terminals of the semiconductor chip can be made substantially equal, so that it is not necessary to use a dedicated semiconductor chip, and it is possible to suppress an increase in the cost of the semiconductor IC.

【0049】(5) 請求項5記載の本発明では、上下一対
の半導体チップのうち少なくともいずれか一方の半導体
チップをリードフレームのリードに圧接しているため、
これによっても、半導体チップを従来のアイランドとし
て機能させることができ、アイランドを無くして薄型化
を図った構造でありながら、半導体ICの強度を良好に
保持することができる。
(5) According to the present invention, at least one of the upper and lower semiconductor chips is pressed against the leads of the lead frame.
This also allows the semiconductor chip to function as a conventional island, and can maintain the strength of the semiconductor IC satisfactorily while having a structure in which the island is eliminated and the thickness is reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明に係る半導体ICを示す側面図。FIG. 1 is a side view showing a semiconductor IC according to the present invention.

【図2】同平面図。FIG. 2 is a plan view of the same.

【図3】第2実施例としての半導体ICを示す側面図。FIG. 3 is a side view showing a semiconductor IC as a second embodiment.

【図4】第3実施例としての半導体ICを示す側面図。FIG. 4 is a side view showing a semiconductor IC as a third embodiment.

【図5】第4実施例としての半導体ICを示す側面図。FIG. 5 is a side view showing a semiconductor IC as a fourth embodiment.

【図6】第5実施例としての半導体ICを示す側面図。FIG. 6 is a side view showing a semiconductor IC according to a fifth embodiment.

【図7】第6実施例としての半導体ICを示す側面図。FIG. 7 is a side view showing a semiconductor IC as a sixth embodiment.

【図8】同部分拡大図。FIG. 8 is an enlarged view of the same part.

【図9】従来の半導体ICを示す側面図。FIG. 9 is a side view showing a conventional semiconductor IC.

【符号の説明】[Explanation of symbols]

1 半導体IC 2 半導体チップ 3 積層チップ体 4 リードフレーム 5 中空部 6 電極端子 7 リード 8 電極面 10 バンプ 21 半導体IC 22 半導体チップ 23 積層リードフレーム体 24 リードフレーム 26 電極端子 27 リード 29 絶縁層 DESCRIPTION OF SYMBOLS 1 Semiconductor IC 2 Semiconductor chip 3 Laminated chip body 4 Lead frame 5 Hollow part 6 Electrode terminal 7 Lead 8 Electrode surface 10 Bump 21 Semiconductor IC 22 Semiconductor chip 23 Laminated lead frame body 24 Lead frame 26 Electrode terminal 27 Lead 29 Insulating layer

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】 半導体チップ(2) の各電極端子(6) にリ
ードフレーム(4) の各リード(7) を接続してなる半導体
ICにおいて、 複数の半導体チップ(2) を積層して積層チップ体(3) を
形成する一方、リードフレーム(4) の略中央に中空部
(5) を形成し、同中空部(5) に前記積層チップ体(3) を
配設したことを特徴とする半導体IC。
1. A semiconductor IC comprising a semiconductor chip (2) and electrode leads (6) connected to respective leads (7) of a lead frame (4). While forming the chip body (3), a hollow part is formed approximately in the center of the lead frame (4).
(5) A semiconductor IC wherein the laminated chip body (3) is disposed in the hollow part (5).
【請求項2】 積層チップ体(3) は、複数の半導体チッ
プ(2) を電極面(8)を同一方向へ向けて積層したことを
特徴とする請求項1記載の半導体IC。
2. The semiconductor IC according to claim 1, wherein the laminated chip body (3) is formed by laminating a plurality of semiconductor chips (2) with their electrode surfaces (8) facing in the same direction.
【請求項3】 積層チップ体(3) を形成する半導体チッ
プ(2) のうち少なくとも一つの半導体チップ(2) は、リ
ードフレーム(4) のリード(7) に圧接したことを特徴と
する請求項1又は請求項2記載の半導体IC。
3. The semiconductor device according to claim 1, wherein at least one of the semiconductor chips forming the laminated chip body is pressed against a lead of a lead frame. 3. The semiconductor IC according to claim 1 or 2.
【請求項4】 半導体チップ(22)の各電極端子(26)にリ
ードフレーム(24)の各リード(27)を接続してなる半導体
ICにおいて、 2枚のリードフレーム(24)を、リード(27)の基端部間に
絶縁層(29)を介在させて上下に積層し、各リード(27)の
基端部に上下一対の半導体チップ(22)の電極端子(26)を
それぞれ接続したことを特徴とする半導体IC。
4. In a semiconductor IC having each lead (27) of a lead frame (24) connected to each electrode terminal (26) of a semiconductor chip (22), two lead frames (24) are connected to the leads (24). An insulating layer (29) was interposed between the base ends of (27) and vertically stacked, and the electrode terminals (26) of a pair of upper and lower semiconductor chips (22) were connected to the base end of each lead (27), respectively. A semiconductor IC characterized by the above-mentioned.
【請求項5】 上下一対の半導体チップ(22)のうち少な
くともいずれか一方の半導体チップ(22)は、リードフレ
ーム(24)のリード(27)に圧接したことを特徴とする請求
項4記載の半導体IC。
5. The semiconductor device according to claim 4, wherein at least one of the pair of upper and lower semiconductor chips is in pressure contact with a lead of a lead frame. Semiconductor IC.
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