JPH1131U - Semiconductor integrated circuit - Google Patents
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- JPH1131U JPH1131U JP1124597U JP1124597U JPH1131U JP H1131 U JPH1131 U JP H1131U JP 1124597 U JP1124597 U JP 1124597U JP 1124597 U JP1124597 U JP 1124597U JP H1131 U JPH1131 U JP H1131U
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Abstract
(57)【要約】
【目的】 立ち上がりも立ち下がりも高速で、低消費電
流のサンプルホールド回路を提供する。
【構成】 入力端子INに入力された正に変化する電圧
は第1セレクタS1 を介して第1コンデンサC1 にサン
プルホールドされ第1オペアンプAMP1 から第2セレ
クタS2 を介して出力端子OUTに出力され、入力端子
INに入力された負に変化する電圧は第1セレクタS1
を介して第2コンデンサC2 にサンプルホールドされ第
2オペアンプAMP2 から第2セレクタS2 を介して出
力端子に出力される。
(57) [Summary] [Purpose] To provide a sample-and-hold circuit with high speed rising and falling and low current consumption. [Constitution] A positively changing voltage input to an input terminal IN is sampled and held by a first capacitor C1 via a first selector S1, outputted from a first operational amplifier AMP1 to an output terminal OUT via a second selector S2, The negatively changing voltage input to the input terminal IN is supplied to the first selector S1.
, And is sampled and held by the second capacitor C2 via the second operational amplifier AMP2 and output to the output terminal via the second selector S2.
Description
【0001】[0001]
この考案は半導体集積回路に関し、特に小さな消費電流で高速動作させるに好 適なサンプルホールド回路を含む半導体集積回路に関する。 The present invention relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit including a sample-and-hold circuit suitable for high-speed operation with small current consumption.
【0002】[0002]
従来のサンプルホールド回路は、図2に示すように、オペアンプAMPがその 逆相入力端子−と出力間でボルテージホロワ接続され、その正相入力端子+には 、接地ラインとの間に入力電圧をサンプルホールドするコンデンサC1 が接続さ れ、入力端子INとの間にコントロール端子TSに与えられた信号により駆動す るスイッチSWが接続されている。またその出力には出力端子OUTが接続され ている。出力端子OUTには容量性負荷Cが接続される。 In the conventional sample and hold circuit, as shown in FIG. 2, an operational amplifier AMP is connected by a voltage follower between its negative-phase input terminal − and an output, and an input voltage between its positive-phase input terminal + and a ground line. Is connected to the input terminal IN, and a switch SW driven by a signal supplied to the control terminal TS is connected between the capacitor C1 and the input terminal IN. The output is connected to an output terminal OUT. A capacitive load C is connected to the output terminal OUT.
【0003】 このサンプルホールド回路の動作では、時間と共に変動する電圧が入力端子I Nに入力されると、コントロール端子TSに入力される制御信号によりスイッチ SWが瞬時導通されてコンデンサC1 がその時の瞬時値電圧に充電され、その電 圧を保持する。オペアンプAMPはその保持された電圧と同じ電圧を出力し、所 定の周期でこの動作を繰り返す。 ところで、負荷容量Cが例えば100PF程度と比較的大きい場合はその充放 電、すなわち出力電圧VOUT の波形的な傾きの立ち上がり及び立ち下がりに時間 を要し、その周期を速くしにくくする。In the operation of the sample-and-hold circuit, when a voltage that fluctuates with time is input to the input terminal IN, the switch SW is instantaneously turned on by a control signal input to the control terminal TS, and the capacitor C1 is instantaneously turned on. It is charged to the value voltage and holds that voltage. The operational amplifier AMP outputs the same voltage as the held voltage, and repeats this operation at a predetermined cycle. By the way, when the load capacitance C is relatively large, for example, about 100 PF, it takes time for charging and discharging, that is, the rise and fall of the waveform-like slope of the output voltage V OUT , making it difficult to shorten the cycle.
【0004】 ところで上記のオペアンプAMPは例えば図3に示す回路のオペアンプAMP 1 で構成する。この回路はPチャンネルMOSトランジスタQ1 ,Q2 ,Nチャ ンネルMOSトランジスタQ3 ,Q4 ,Q5 により差動アンプを構成し、トラン ジスタQ3 ,Q4 のそれぞれのゲートを逆相入力端子−,正相入力端子+とする 。電源ラインVccと接地ラインGndの間にPチャンネルMOSトランジスタ Q6 とNチャンネルMOSトランジスタQ7 をドレインどうしで直列接続して配 置し、そのドレインをオペアンプAMP1 の出力端子OUTとする。Nチャンネ ルMOSトランジスタQ5 ,Q7 のゲートは共通接続され、一定の電圧Vr1が与 えられ、トランジスタQ5 ,Q7 にはそれぞれのドレインに所定値以上の電圧が 印加されるとき一定の電流I1,I2が流れ、差動アンプの正相出力でPチャンネ ルMOSトランジスタQ6 を駆動して両入力端子+,−の電圧に応じた電圧を出 力端子OUTに出力する。The above-described operational amplifier AMP is configured by, for example, the operational amplifier AMP 1 of the circuit shown in FIG. In this circuit, a differential amplifier is constituted by P-channel MOS transistors Q1, Q2 and N-channel MOS transistors Q3, Q4, Q5, and the gates of the transistors Q3, Q4 are connected to a negative-phase input terminal and a positive-phase input terminal, respectively. And. A P-channel MOS transistor Q6 and an N-channel MOS transistor Q7 are arranged in series between drains between a power supply line Vcc and a ground line Gnd, and the drain is used as an output terminal OUT of an operational amplifier AMP1. N channel MOS gates of the transistors Q5, Q7 are connected in common, Erare constant voltage Vr1 is given, constant current I 1 when the voltage of the predetermined value or more in each of the drains in the transistors Q5, Q7 is applied, I 2 flows, both input terminals + to drive the P channel MOS transistor Q6 in the positive-phase output of the differential amplifier, - a voltage and outputs to the output terminal OUT in response to the voltage.
【0005】 図3の回路の動作において、まずオペアンプAMP1 の入力端子+の電圧VC1 が低い時、トランジスタQ4 の抵抗は大きく、そのドレイン電圧は高く、したが ってトランジスタQ6 の抵抗が大きくなっている。一方トランジスタQ7 のゲー トには一定の電圧が与えられて、一定の抵抗に保持されて、トランジスタQ6 − Q7 の接続点、すなわち出力端子OUTの出力電圧VOUTは低くなっている。こ の状態でオペアンプAMP1の入力端子+の電圧、すなわちコンデンサC1 の電 圧VC1が高く変わった際には、トランジスタQ4 の抵抗は小さくなり、そのドレ イン電圧が低くなり、トランジスタQ6 の抵抗が低くなり、トランジスタQ7 に 流れる電流I2に加え負荷容量C(図2参照)を充電する電流が流れ出力電圧VO UT を比較的急速に高める。 この状態でオペアンプAMP1 の入力端子+の電圧VC1が低くなると、前記の 通りトランジスタQ6 の抵抗が高くなり電流は少なくなり、負荷容量Cに貯えら れた電荷はトランジスタQ7 の電流I2により放電し、出力電圧VOUTは低くなる 。しかしながらトランジスタQ7 はゲート電圧が一定に保たれているので抵抗が 低く成り得ず、出力電圧VOUTの波形的な傾きの立ち下がりは時間がかかる。 そこで出力電圧VOUTの波形的な傾きの立ち下がりを速くしようとするとトラン ジスタQ7 の電流I2、すなわちゲート電圧Vr1を大きくする必要がある。しか しながらこの電流I2は常時流れているので回路の消費電流が大きくなる。In the operation of the circuit shown in FIG. 3, first, when the voltage V C1 at the input terminal + of the operational amplifier AMP1 is low, the resistance of the transistor Q4 is large, the drain voltage thereof is high, and the resistance of the transistor Q6 is large. ing. On the other hand, a constant voltage is applied to the gate of the transistor Q7 and is held at a constant resistance, so that the connection point between the transistors Q6 and Q7, that is, the output voltage VOUT at the output terminal OUT is low. In this state, when the voltage at the input terminal + of the operational amplifier AMP1, that is, the voltage V C1 of the capacitor C1 changes to a high value, the resistance of the transistor Q4 decreases, the drain voltage decreases, and the resistance of the transistor Q6 decreases. lower becomes the current charge is added to the current I 2 flowing through the transistor Q7 load capacitance C (see FIG. 2) flows increase the output voltage V O UT relatively quickly. When the input terminal + of the voltage V C1 of the operational amplifier AMP1 in this state is lowered, the resistance is high becomes current of the street transistor Q6 decreases, the load capacitance C in stored et charges are discharged by the current I 2 of the transistor Q7 However , the output voltage V OUT decreases. However, since the gate voltage of the transistor Q7 is kept constant, the resistance cannot be reduced, and the output voltage VOUT takes a long time to fall in the waveform gradient. Therefore current I 2 when you try to accelerate the fall of the waveform inclination of the output voltage V OUT Trang register Q7, i.e. it is necessary to increase the gate voltage V r1. Only the current consumption of the circuit since the current I 2 is flowing constantly increases while.
【0006】 一方、出力電圧VOUTの波形的な傾きの立ち下がりを速くするオペアンプは、 図4に示す回路のオペアンプAMP2 がある。この回路は前述の図3に示すオペ アンプAMP1 のPチャンネルMOSトランジスタQ1 ,Q2 ,Q6 にかえてN チャンネルMOSトランジスタQ11,Q12,Q16とし、NチャンネルMOSトラ ンジスタQ3 ,Q4 ,Q5 ,Q7 にかえてPチャンネルMOSトランジスタQ13 ,Q14,Q15,Q17で構成する。この回路によればオペアンプAMP1 において 説明したと同様な理由により出力電圧VOUTの波形的な傾きの立ち下がりは速く なるが立ち上がりは遅くなる。かくしてオペアンプAMP1 のように出力電圧の 波形的な傾きの立ち上がりが速い動作特性を有するオペアンプと、オペアンプA MP2 のように出力電圧の波形的な傾きの立ち下がりの速い動作特性を有するオ ペアンプとが具体的に構成される。On the other hand, an operational amplifier that speeds up the falling of the waveform-like slope of the output voltage V OUT includes an operational amplifier AMP2 of a circuit shown in FIG. In this circuit, N-channel MOS transistors Q11, Q12 and Q16 are used instead of the P-channel MOS transistors Q1, Q2 and Q6 of the operational amplifier AMP1 shown in FIG. 3, and N-channel MOS transistors Q3, Q4, Q5 and Q7 are used. And P-channel MOS transistors Q13, Q14, Q15 and Q17. According to this circuit, for the same reason as described for the operational amplifier AMP1, the falling of the waveform slope of the output voltage V OUT becomes faster but the rising becomes slower. Thus, an operational amplifier such as the operational amplifier AMP1 having an operating characteristic with a rapid rise in the waveform slope of the output voltage, and an operational amplifier such as the operational amplifier AMP2 having an operating characteristic with a rapid fall in the waveform slope of the output voltage. It is specifically configured.
【0007】[0007]
上述のように従来のサンプルホールド回路はオペアンプを1つで構成している ので出力電圧の波形的な傾きの立ち上がりと立ち下がりの速いものを得るのは消 費電流を大きくするので容易でなかった。 そこで、この考案は、小さな消費電流で出力電圧の波形的な傾きの立ち上がり 及び立ち下がりとも速い動作を行うサンプルホールド回路を含む半導体集積回路 を提供することを目的とする。 As described above, since the conventional sample-and-hold circuit includes only one operational amplifier, it is not easy to obtain an output voltage with a fast rising and falling slope in terms of waveform because the current consumption is increased. . Accordingly, an object of the present invention is to provide a semiconductor integrated circuit including a sample-and-hold circuit that performs an operation with a small current consumption and a rapid rise and fall of a waveform gradient of an output voltage.
【0008】[0008]
この考案の半導体集積回路は、ボルテージホロワ接続され、入出力端子間で並 列接続された相異なる動作特性を有する一組のオペアンプと、各オペアンプの正 相入力と接地間にそれぞれ挿入したコンデンサと、入力端子と各オペアンプの正 相入力間に挿入した第1セレクタと、各オペアンプの出力と出力端子間に挿入し た第2セレクタとを具備し、オペアンプの一方を出力電圧の波形的な傾きの立ち 上がりが速い動作特性に、他方をその立ち下がりが速い動作特性にしたサンプル ホールド回路を含む。 The semiconductor integrated circuit of this invention consists of a set of operational amplifiers with different operating characteristics connected in parallel between voltage input and output terminals, and capacitors inserted between the positive-phase input of each operational amplifier and ground, respectively. A first selector inserted between the input terminal and the non-inverting input of each operational amplifier, and a second selector inserted between the output of each operational amplifier and the output terminal. Includes a sample-and-hold circuit with an operating characteristic with a fast rising slope and one with a fast falling slope.
【0009】[0009]
以下、この考案の一実施例の半導体集積回路に含まれるサンプルホールド回路 について、図面を参照して説明する。 このサンプルホールド回路は図1に示すように、入出力端子IN,OUT間で 並列接続され相異なる動作特性を有する第1及び第2オペアンプAMP1,AM P2と、各オペアンプAMP1 ,AMP2 の正相入力と接地間にそれぞれ挿入し た第1及び第2コンデンサC1 ,C2 と、入力端子INと各オペアンプAMP1 ,AMP2 の正相入力間に挿入した第1セレクタS1 と、各オペアンプAMP1 ,AMP2 の出力と出力端子OUT間に挿入した第2セレクタS2 とで構成され る。オペアンプAMP1 ,AMP2 はそれぞれ、その逆相入力端子−と出力とで ボルテージホロワ接続されている。オペアンプAMP1 は具体的には図3に示す 回路で構成され出力電圧の波形的な傾きの立ち上がりが速い動作特性を有し、オ ペアンプAMP2 は具体的には図4に示す回路で構成され出力電圧の波形的な傾 きの立ち下がりが速い動作特性を有する。このサンプルホールド回路の動作では 入力端子INに入力された正に変化する電圧が第1セレクタS1 を介して第1コ ンデンサC1 にサンプルホールドされ第1オペアンプAMP1 から第2セレクタ S2 を介して出力端子OUTに出力され、入力端子INに入力された負に変化す る電圧が第1セレクタS1 を介して第2コンデンサC2 にサンプルホールドされ 第2オペアンプAMP2 から第2セレクタS2 を介して出力端子に出力される。 Hereinafter, a sample and hold circuit included in a semiconductor integrated circuit according to an embodiment of the present invention will be described with reference to the drawings. As shown in FIG. 1, the sample and hold circuit includes first and second operational amplifiers AMP1 and AMP2 which are connected in parallel between input / output terminals IN and OUT and have different operation characteristics, and positive-phase inputs of the operational amplifiers AMP1 and AMP2. And first and second capacitors C1 and C2 respectively inserted between the input terminal IN and the positive phase input of each of the operational amplifiers AMP1 and AMP2. And a second selector S2 inserted between the output terminals OUT. The operational amplifiers AMP1 and AMP2 are respectively voltage-follower-connected at their negative-phase input terminals and outputs. The operational amplifier AMP1 is specifically composed of the circuit shown in FIG. 3 and has an operating characteristic in which the output voltage waveform has a fast rising slope, and the operational amplifier AMP2 is specifically composed of the circuit shown in FIG. It has an operating characteristic in which the slope of the waveform has a rapid fall. In the operation of the sample and hold circuit, a positively changing voltage input to the input terminal IN is sampled and held by the first capacitor C1 via the first selector S1 and output from the first operational amplifier AMP1 via the second selector S2. The negative-going voltage output to OUT and input to the input terminal IN is sampled and held by the second capacitor C2 via the first selector S1 and output from the second operational amplifier AMP2 to the output terminal via the second selector S2. Is done.
【0010】 次に図1の具体的な回路例を図5を参照して説明する。 図5は図1のセレクタS1 、S2 を具体的なスイッチ回路で示したもので、セ レクタS1 は制御端子TS1 に与えられる信号により駆動するスイッチSW1 と 制御端子TS2 に与えられる信号により駆動するスイッチSW2 とで構成され、 セレクタS2 は制御端子TS3 に与えられる信号により駆動するスイッチSW3 と制御端子TS4 に与えられる信号により駆動するスイッチSW4 とで構成され ている。スイッチSW1 は入力端子INとオペアンプAMP1 間に接続され、ス イッチSW2 は入力端子INとオペアンプAMP2 間に接続されている。また、 スイッチSW3 はオペアンプAMP1 と出力端子OUT間に接続され、スイッチ SW4 はオペアンプAMP2 と出力端子OUT間に接続されている。Next, a specific circuit example of FIG. 1 will be described with reference to FIG. FIG. 5 shows the selectors S1 and S2 of FIG. 1 in a concrete switch circuit. The selector S1 is composed of a switch SW1 driven by a signal supplied to a control terminal TS1 and a switch driven by a signal supplied to a control terminal TS2. The selector S2 comprises a switch SW3 driven by a signal supplied to a control terminal TS3 and a switch SW4 driven by a signal supplied to a control terminal TS4. The switch SW1 is connected between the input terminal IN and the operational amplifier AMP1, and the switch SW2 is connected between the input terminal IN and the operational amplifier AMP2. The switch SW3 is connected between the operational amplifier AMP1 and the output terminal OUT, and the switch SW4 is connected between the operational amplifier AMP2 and the output terminal OUT.
【0011】 次に図6に示すタイミングチャートも併用して動作を説明する。入力端子IN には入力電圧VINが時間により変化する電圧として与えられる。制御端子TS1 ,TS2 にはスイッチSW1 ,SW2 をコントロールする電圧VVS1,VVS2が入 力電圧に同期してそれぞれ所定のタイミング信号として与えられ、ハイの時スイ ッチSW1 ,SW2 をそれぞれONさせる。また、制御端子TS3 ,TS4 には スイッチSW3 ,SW4 をコントロールする電圧VTS3,VTS4が入力電圧に同期 してそれぞれハイ・ロウ相反対のタイミング信号として与えられ、ハイの時スイ ッチSW3 ,SW4 をONさせる。時刻T1 前においてスイッチSW1 ,SW2 はOFF状態で、コンデンサC1 はその電圧VC1 として入力電圧VIN(=V1 )を保持している。この時スイッチS3 はON状態で,コンデンサC1 の電圧VC1 (=V1)をオペアンプAMP1 から出力電圧VOUTとして出力している。Next, the operation will be described with reference to a timing chart shown in FIG. The input terminal IN is supplied with the input voltage V IN as a voltage that changes with time. Voltages V VS1 and V VS2 for controlling the switches SW1 and SW2 are given as predetermined timing signals to the control terminals TS1 and TS2 in synchronization with the input voltage. When the signals are high, the switches SW1 and SW2 are turned on. . The control terminals TS3 and TS4 are supplied with voltages VTS3 and VTS4 for controlling the switches SW3 and SW4, respectively, in synchronization with the input voltage, as timing signals having high and low phases opposite to each other. Turn on SW4. The switches SW1, SW2 at time T 1 before the OFF state, the capacitor C1 holds the input voltage V IN (= V 1) as the voltage VC1. At this time, the switch S3 is in the ON state, and the voltage V C1 (= V 1 ) of the capacitor C1 is output from the operational amplifier AMP1 as the output voltage V OUT .
【0012】 時刻T1 においてスイッチSW1 はOFF状態のまま,スイッチSW2 はO N状態になり,コンデンサC2 はその電圧VC2してV1より低い入力電圧VIN( =V2)を保持する。このときスイッチSW4 はOFF状態である。次に時刻T2 においてスイッチSW1 ,SW2 はOFF状態のまま,スイッチSW3 はOF F状態,スイッチSW4 はON状態になり、コンデンサC2 の電圧VC2(=V2) をオペアンプAMP2 から出力電圧VOUTとして出力する。At time T 1 , the switch SW 1 is in the OFF state, the switch SW 2 is in the ON state, and the capacitor C 2 maintains its input voltage V C2 and the input voltage V IN (= V 2 ) lower than V 1 . At this time, the switch SW4 is in the OFF state. Next, at time T2, the switches SW1 and SW2 are kept OFF, the switch SW3 is turned OFF, and the switch SW4 is turned ON, and the voltage V C2 (= V 2 ) of the capacitor C2 is output from the operational amplifier AMP2 as the output voltage V OUT. Output.
【0013】 同様に時刻T3 においてSW1 はON状態になりコンデンサC1 はその電圧 VC1としてV2より高い入力電圧VIN(=V3)を保持し、時刻T4 においてSW 3 はON状態、スイッチSW4 はOFF状態になり、コンデンサC1 の電圧VC1 (=V2)をオペアンプAMP1 から出力電圧として出力し、時刻T5においてS W2 はON状態になり、コンデンサC2 はその電圧VC2としてV3より低い入力 電圧VIN(=V4)を保持し、時刻T6 においてSW3 はOFF状態、SW4 は ON状態になり、コンデンサC2 の電圧VC2(=V4)をオペアンプAMP2 か ら出力電圧として出力する。Similarly, at time T 3 , SW 1 is turned on, the capacitor C 1 holds the input voltage V IN (= V 3 ) higher than V 2 as its voltage V C1 , and at time T 4, SW 3 is turned on and the switch is turned on. SW4 is turned OFF, and the output voltage V C1 of the capacitor C1 of the (= V 2) as the output voltage from the operational amplifier AMP1, S W2 becomes oN state at time T 5, the capacitor C2 is V 3 as its voltage V C2 The lower input voltage V IN (= V 4 ) is held, and at time T6, SW3 is turned off and SW4 is turned on, and the voltage V C2 (= V 4 ) of the capacitor C2 is output from the operational amplifier AMP2 as an output voltage. I do.
【0014】 このようにV1↓V2↑V3↓V4と交互に上昇,降下を繰り返す出力電圧VOUT を出力端子OUTから出力するとき、上昇、すなわちV2からV3ように出力電圧 の波形の立ち上がりの際には出力電圧の波形的な傾きの立ち上がりの速い動作特 性を有するオペアンプAMP1 が担当し、降下、すなわちV1からV2 、、V3か らV4ように出力電圧の波形の立ち下がりの際には出力電圧の波形的な傾きの立 ち下がりの速いオペアンプAMP2 が担当して立ち上がりと立ち下がり波形の急 峻な出力電圧を出力する。When the output voltage V OUT repeatedly increasing and decreasing alternately with V 1 ↓ V 2 ↑ V 3 ↓ V 4 is outputted from the output terminal OUT, the output voltage V OUT rises, that is, V 2 VV 3. during the rise of the waveform operational amplifier AMP1 is responsible with rising fast operation characteristics of the waveform inclination of the output voltage, drop, i.e. V 2 from V 1,, V 3 or et V 4 so that the output voltage When the waveform falls, the operational amplifier AMP2 whose output voltage waveform slope is fast falls is in charge and outputs a steep rising and falling waveform of the output voltage.
【0015】[0015]
以上説明したように、この考案は、立ち上がりが速くて立ち下がりの遅い動作 特性を有する第1オペアンプと立ち上がりが遅くて立ち下がりの速い動作特性を 有する第2オペアンプとを並列的に接続し、選択して使うことにより、消費電流 を大きくすることなく立ち上がりと立ち下がり波形の急峻な出力をするサンプル ホールド回路とすることができる。また、簡単な回路で構成できるので安価な回 路を提供できる。 As described above, in the present invention, the first operational amplifier having a fast rising and slow falling operating characteristic and the second operational amplifier having a slow rising and fast falling operating characteristic are connected in parallel and selected. By using it, a sample-and-hold circuit that outputs steep rising and falling waveforms without increasing current consumption can be obtained. Also, since it can be configured with a simple circuit, an inexpensive circuit can be provided.
【図1】 本考案の一実施例を示すサンプルホールド回
路のブロック図FIG. 1 is a block diagram of a sample and hold circuit showing an embodiment of the present invention.
【図2】 従来のサンプルホールド回路の回路図FIG. 2 is a circuit diagram of a conventional sample and hold circuit.
【図3】 第1オペアンプの回路図FIG. 3 is a circuit diagram of a first operational amplifier.
【図4】 第2オペアンプの回路図FIG. 4 is a circuit diagram of a second operational amplifier.
【図5】 図1のサンプルホールド回路の具体的な回路
図FIG. 5 is a specific circuit diagram of the sample and hold circuit of FIG. 1;
【図6】 図5の回路のタイミングチャートFIG. 6 is a timing chart of the circuit of FIG. 5;
AMP1 第1オペアンプ AMP2 第2オペアンプ C1 第1コンデンサ C2 第2コンデンサ S1 第1セレクタ S2 第2セレクタ IN 入力端子 OUT 出力端子 AMP1 first operational amplifier AMP2 second operational amplifier C1 first capacitor C2 second capacitor S1 first selector S2 second selector IN input terminal OUT output terminal
Claims (1)
で並列接続された相異なる動作特性を有する一組のオペ
アンプと、前記各オペアンプの正相入力と接地間にそれ
ぞれ挿入したコンデンサと、前記入力端子と前記各オペ
アンプの正相入力間に挿入した第1セレクタと、前記各
オペアンプの出力と前記出力端子間に挿入した第2セレ
クタとを具備し、前記オペアンプの一方を出力電圧の波
形的な傾きの立ち上がりが速い動作特性に、他方をその
立ち下がりが速い動作特性にしたサンプルホールド回路
を含む集積回路。A pair of voltage-follower-connected operational amplifiers having different operation characteristics connected in parallel between input and output terminals; capacitors respectively inserted between a positive-phase input of each of the operational amplifiers and a ground; A first selector inserted between an input terminal and a positive-phase input of each of the operational amplifiers; and a second selector inserted between an output of each of the operational amplifiers and the output terminal, wherein one of the operational amplifiers has an output voltage waveform. An integrated circuit including a sample-and-hold circuit having an operating characteristic with a fast rising slope and another operating characteristic with a fast fall.
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