JP2871902B2 - Current cell circuit - Google Patents
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Description
【0001】[0001]
【産業上の利用分野】本発明は電流セル回路に関し、特
に電流セル・マトリックス型D・Aコンバータの電流セ
ル回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a current cell circuit, and more particularly to a current cell circuit of a current cell matrix type DA converter.
【0002】[0002]
【従来の技術】従来の電流セル回路は、図2に示すよう
に、電源端子20と、出力端子21と、切換信号入力端
子22と、切換信号の反転信号入力端子23と、電圧源
回路1と、電流源回路2を備えている。2. Description of the Related Art As shown in FIG. 2, a conventional current cell circuit includes a power supply terminal 20, an output terminal 21, a switching signal input terminal 22, an inversion signal input terminal 23 of a switching signal, And a current source circuit 2.
【0003】ここで電圧源回路1は、抵抗3と、MOS
トランジスタ4,5とを有し、電流源回路2はMOSト
ランジスタ6〜14を有している。Here, a voltage source circuit 1 includes a resistor 3 and a MOS
The current source circuit 2 has MOS transistors 6 to 14.
【0004】次に図2の電流セル回路の動作について説
明する。電圧源回路1を構成している抵抗3、トランジ
スタ4,5の各インピーダンスで決まるトランジスタ5
のゲート電位(以下VG1と略す)が、電流源回路2のト
ランジスタ6のゲートをバイアスすることにより、トラ
ンジスタ6のドレイン電流(以下IQ6と略す)が決ま
り、切換信号入力端子22及び切換信号の反転端子23
に入力する切換信号VINによって、たとえばトランジス
タ10,11,12がオンし、トランジスタ9,13,
14がオフした場合、電圧源回路1を構成している抵抗
3、トランジスタ4,5の各インピーダンスで決まるト
ランジスタ4のゲート電位(以下VG2と略す)が電流源
回路2のトランジスタ8のゲートをバイアスし、その結
果出力端子21に電流セル回路の出力電流(以下IOUT
と略す)として一定電流IQ6が流れ、又、トランジスタ
10,11,12がオフし、トランジスタ9,13,1
4がオンした場合、電流源回路2のトランジスタ8のゲ
ートはバイアスされず、トランジスタ7のゲートがVG2
でバイアスされる為、出力端子21に、IOUT は流れな
い。Next, the operation of the current cell circuit shown in FIG. 2 will be described. The transistor 5 determined by the impedance of the resistor 3 and the transistors 4 and 5 constituting the voltage source circuit 1
The gate potential (hereinafter abbreviated as V G1) is, by biasing the gate of the transistor 6 of the current source circuit 2, (hereinafter referred to as I Q6) drain current of the transistor 6 determines, switching signal input terminal 22 and the switching signal Inverting terminal 23
The switching signal V IN to be input, for example, transistors 10, 11 and 12 are turned on, the transistor 9 and 13,
When the transistor 14 is turned off, the gate potential of the transistor 4 (hereinafter abbreviated as V G2 ) determined by the impedance of the resistor 3 and the transistors 4 and 5 constituting the voltage source circuit 1 connects the gate of the transistor 8 of the current source circuit 2. Bias, and as a result, the output current of the current cell circuit (hereinafter, I OUT
Constant current I Q6 flows, also transistors 10, 11 and 12 is turned off as abbreviated), the transistor 9,13,1
If 4 is turned on, the gate of the transistor 8 of the current source circuit 2 is not biased, the gate of the transistor 7 is V G2
Therefore, I OUT does not flow to the output terminal 21.
【0005】即ち、切換信号VINによって、出力端子2
1に一定電流IOUT が流れたり、流れなかったりするこ
とにより、電流セル回路として機能させている。That is, the output terminal 2 is switched by the switching signal V IN .
A constant current I OUT flows or does not flow through the circuit 1 to function as a current cell circuit.
【0006】[0006]
【発明が解決しようとする課題】前述した従来の電流セ
ルマトリックス型D−Aコンバータの電流セル回路は、
トランジスタ11,12がオンし、ゲート電位VG2がト
ランジスタ8のゲートをバイアスする切換信号VINの切
換タイミング時、トランジスタ11,12とトランジス
タ9が同時にオンする瞬間がある為、トランジスタ4の
ゲートが接地電位まで落ち、トランジスタ4のゲートが
VG2に復帰するまでのセットリングタイムが必要であ
り、さらにこの間の電荷の移動がトランジスタ4のゲー
ト・オーバラップ容量を介し、VG1に影響を与える為、
トランジスタ6のゲート電位がVG1に復帰するまでに、
セットリングタイムが必要となる。The current cell circuit of the above-mentioned conventional current cell matrix type DA converter is as follows.
Transistors 11 and 12 is turned on, the gate potential V G2 is at switching timing of the switching signal V IN to bias the gate of the transistor 8, because there is a moment when the transistor 11 and the transistor 9 is turned on at the same time, the gate of the transistor 4 is A settling time is required until the voltage drops to the ground potential and the gate of the transistor 4 returns to V G2 , and furthermore, the movement of charges during this time affects V G1 via the gate overlap capacitance of the transistor 4. ,
By the gate potential of the transistor 6 is restored to V G1,
Settling time is required.
【0007】その為、出力端子21に流れるIOUT (=
IQ6)が定常値に落ちつくまで、ある程度のセットリン
グタイム(以下Tset(out)と略す)が必要となる。For this reason, I OUT (=
I Q6) is to settle into a steady-state value, referred to as a certain amount of settling time (less than T set (out)) is required.
【0008】即ち、従来回路では、切換信号VINの切換
タイミング時、VG1,VG2が定常値に落ちつくまである
程度のセットリングタイムが必要な為、電流セル回路の
IOUT のセットリングタイムが悪化するという欠点があ
った。That is, in the conventional circuit, at the time of switching of the switching signal V IN, a certain settling time is required until V G1 and V G2 reach a steady value, so that the I OUT settling time of the current cell circuit is reduced. There was a drawback of worsening.
【0009】本発明の目的は、前記欠点が解決され、切
換信号VINの切換タイミング時、VG1,VG2が一定で、
IOUT のセットリングタイムが悪化することのないよう
にした電流セル回路を提供することにある。It is an object of the present invention to solve the above-mentioned drawbacks, and to have a constant V G1 and V G2 at the switching timing of the switching signal V IN .
An object of the present invention is to provide a current cell circuit in which the settling time of I OUT is not deteriorated.
【0010】本発明の電流セル回路の構成は、それぞれ
ゲートをドレインに接続し、直列接続した第1,第2の
トランジスタと、一方を高電位電源(または低位電源)
に接続し、他の一方を前記第1のトランジスタのソース
又はドレインに接続した抵抗と、前記第2トランジスタ
のソース又はドレインを低電位電源(または高位電源)
に接続した電圧源回路と、第3,第4のトランジスタの
直列体と第5,第6のトランジスタの直列体とを共通接
続して第7のトランジスタのソース又はドレイン電極を
接続し、そのドレイン又はソース電極を低電位電源(ま
たは高位電源)に接続し、前記第1のトランジスタのゲ
ートを前記第3,第5のトランジスタのゲートに接続
し、前記第2のトランジスタのゲートを前記第7のトラ
ンジスタのゲートに接続し、前記第6のトランジスタの
ゲートを切換信号入力端子に接続し、前記第4のトラン
ジスタのゲートを前記切換信号の反転信号入力端子に接
続し、前記第5のトランジスタのソースを電流出力端子
とした電流切換回路と、を備えたことを特徴とする。[0010] configuration of the current cell circuit of the present invention, respectively
First and second transistors connected in series with a gate connected to a drain and one of them connected to a high-potential power supply (or a low-potential power supply)
And the other is connected to the source of the first transistor.
Or a resistor connected to the drain and the second transistor
Source or drain of low potential power supply (or high power supply)
And a series connection of the third and fourth transistors and a series connection of the fifth and sixth transistors to connect the source or drain electrode of the seventh transistor and the drain thereof. Alternatively, connect the source electrode to a low potential power supply (or
Or a higher power supply), the gate of the first transistor is connected to the gates of the third and fifth transistors, the gate of the second transistor is connected to the gate of the seventh transistor, The gate of the sixth transistor is connected to a switching signal input terminal, the gate of the fourth transistor is connected to an inverted signal input terminal of the switching signal , and the source of the fifth transistor is a current output terminal.
And a current switching circuit .
【0011】[0011]
【実施例】図1は本発明の一実施例の電流セル回路を示
す回路図である。FIG. 1 is a circuit diagram showing a current cell circuit according to one embodiment of the present invention.
【0012】図1において、本実施例の電流セル回路
は、電源20に抵抗3を介してゲート電極とドレイン電
極とを接続したMOSトランジスタ4と、トランジスタ
4のソース電極にゲート電極とドレイン電極とを接続し
かつソース電極を接地したMOSトランジスタ5と、ト
ランジスタ5のゲート電極及びドレイン電極を接続し、
かつソース電極を接地したMOSトランジスタ6とトラ
ンジスタ6のドレイン電極にソース電極を接続し、かつ
切換信号入力端子22にゲート電極を接続したMOSト
ランジスタ15と、トランジスタ6のドレイン電極にソ
ース電極を接続し、かつ切換信号の反転信号入力端子2
3にゲート電極を接続したMOSトランジスタ16と、
トランジスタ15のドレイン電極にソース電極を接続
し、かつトランジスタ4のゲート電極及びドレイン電極
にゲート電極を接続し、かつ出力端子21にドレイン電
極を接続したMOSトランジスタ8と、トランジスタ1
6のドレイン電極にソース電極を接続し、かつトランジ
スタ4のゲート電極及びドレイン電極にゲート電極を接
続し、かつ電源20にドレイン電極を接続したMOSト
ランジスタ7とを備えている。In FIG. 1, a current cell circuit according to the present embodiment includes a MOS transistor 4 in which a gate electrode and a drain electrode are connected to a power supply 20 via a resistor 3, and a gate electrode and a drain electrode in a source electrode of the transistor 4. And a MOS transistor 5 whose source electrode is grounded and a gate electrode and a drain electrode of the transistor 5 are connected,
A MOS transistor 15 having a source electrode grounded, a source electrode connected to the drain electrode of the transistor 6, and a gate electrode connected to the switching signal input terminal 22, and a source electrode connected to the drain electrode of the transistor 6 And a switching signal inversion signal input terminal 2
A MOS transistor 16 having a gate electrode connected to 3;
A MOS transistor 8 having a source electrode connected to the drain electrode of the transistor 15, a gate electrode connected to the gate electrode and the drain electrode of the transistor 4, and a drain electrode connected to the output terminal 21;
The MOS transistor 7 has a source electrode connected to the drain electrode 6, a gate electrode connected to the gate electrode and the drain electrode of the transistor 4, and a drain electrode connected to the power supply 20.
【0013】即ち、本実施例は、電圧源回路1と、電流
源回路2とを備えている。That is, this embodiment includes a voltage source circuit 1 and a current source circuit 2.
【0014】図1において、図2と同一ブロック、同一
端子、同一素子は同一番号としてある。In FIG. 1, the same blocks, the same terminals, and the same elements as those in FIG. 2 have the same numbers.
【0015】即ち、本実施例では、MOSトランジスタ
6,7,8,15,16が電流源回路2を構成し、電源
端子20と、出力端子21と、切換端子22と、切換信
号の反転入力端子23とは、従来と同様で、電圧源回路
1も従来と同様の構成となっている。That is, in this embodiment, the MOS transistors 6, 7, 8, 15, and 16 constitute the current source circuit 2, and include the power supply terminal 20, the output terminal 21, the switching terminal 22, and the inverted input of the switching signal. The terminal 23 is the same as the conventional one, and the voltage source circuit 1 also has the same configuration as the conventional one.
【0016】切換信号VINの切換タイミング時、トラン
ジスタ15,16が同時にオンしても、トランジスタ
7,8のゲート電位は直接VG2に接続しているので、0
Vまで落ちることはなく、常にVG2一定にバイアスされ
る。[0016] During switching timing of the switching signal V IN, even transistors 15 and 16 are simultaneously turned on, the gate potential of the transistors 7 and 8 are connected directly to V G2, 0
It does not fall to V and is always biased at VG2 constant.
【0017】よって、従来回路の様にトランジスタ4の
ゲート・ソース・オーバラップ容量を介し、電荷の移動
がVG2に影響を与えることもなく、トランジスタ6のゲ
ートも常にVG1一定にバイアスされる。トランジスタ
7,8のゲートはVG2で、トランジスタ6のゲートはV
G1で常に一定バイアスされているので、切換信号VINに
よって、トランジスタ15又はトランジスタ16がオ
ン,オフするだけで、出力端子21に一定電流IOUT が
流れたり、流れなかったりすることにより、電流セル回
路として機能している。Therefore, unlike the conventional circuit, the charge transfer does not affect VG2 via the gate-source overlap capacitance of the transistor 4, and the gate of the transistor 6 is always biased at VG1 constant. . The gates of the transistors 7 and 8 are VG2, and the gate of the transistor 6 is V G2.
Since the constant bias is always applied to G1 , the switching signal V IN merely turns on or off the transistor 15 or the transistor 16, and the constant current I OUT flows or does not flow to the output terminal 21. It functions as a circuit.
【0018】図3は本発明の他の実施例の電流セル回路
を示す回路図である。FIG. 3 is a circuit diagram showing a current cell circuit according to another embodiment of the present invention.
【0019】図3において、図1のNチャネルトランジ
スタをそぞれPチャルトランジスタに置き換えた場合の
回路図が示されている。FIG. 3 shows a circuit diagram in which the N-channel transistors of FIG. 1 are replaced with P-channel transistors.
【0020】構成及び動作は第1の実施例と同じなの
で、改めて説明することは、省く。Since the configuration and operation are the same as those of the first embodiment, the description will not be repeated.
【0021】[0021]
【発明の効果】以上説明したように、本発明は、例えば
トランジスタ8のゲート電位を直接VG2に接続した場
合、切換信号VINの切換タイミング時においても常にト
ランジスタ8のゲートはVG2でバイアスされ、トランジ
スタ6のゲートもVG1で一定にバイアスされることにな
り、IOUT のセットリングタイムが悪化することがな
く、高速化がはかれるという効果がある。As described above, according to the present invention, for example, when connecting the gate potential of the transistor 8 directly V G2, always gate of the transistor 8 even when switching timing of the switching signal V IN is biased at V G2 As a result, the gate of the transistor 6 is also biased at VG1 at a constant value, so that the settling time of I OUT does not deteriorate and the speed can be increased.
【図1】本発明の一実施例の電流セル回路を示す回路図
である。FIG. 1 is a circuit diagram showing a current cell circuit according to one embodiment of the present invention.
【図2】従来の電流セル回路を示す回路図である。FIG. 2 is a circuit diagram showing a conventional current cell circuit.
【図3】本発明の他の実施例の電流セル回路を示す回路
図である。FIG. 3 is a circuit diagram showing a current cell circuit according to another embodiment of the present invention.
1 電圧源回路 2 電流源回路 3 抵抗素子 4〜16 MOSトランジスタ 20 電源端子 21 出力端子 22 切換信号入力端子 23 切換信号の反転信号入力端子 DESCRIPTION OF SYMBOLS 1 Voltage source circuit 2 Current source circuit 3 Resistance element 4-16 MOS transistor 20 Power supply terminal 21 Output terminal 22 Switching signal input terminal 23 Switching signal inversion signal input terminal
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H03M 1/74 H03K 17/687 H03K 17/693 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 6 , DB name) H03M 1/74 H03K 17/687 H03K 17/693
Claims (1)
列接続した第1,第2のトランジスタと、一方を高電位
電源(または低位電源)に接続し、他の一方を前記第1
のトランジスタのソース又はドレインに接続した抵抗
と、前記第2トランジスタのソース又はドレインを低電
位電源(または高位電源)に接続した電圧源回路と、 第3,第4のトランジスタの直列体と第5,第6のトラ
ンジスタの直列体とを共通接続して第7のトランジスタ
のソース又はドレイン電極を接続し、そのドレイン又は
ソース電極を低電位電源(または高位電源)に接続し、
前記第1のトランジスタのゲートを前記第3,第5のト
ランジスタのゲートに接続し、前記第2のトランジスタ
のゲートを前記第7のトランジスタのゲートに接続し、
前記第6のトランジスタのゲートを切換信号入力端子に
接続し、前記第4のトランジスタのゲートを前記切換信
号の反転信号入力端子に接続し、前記第5のトランジス
タのソースを電流出力端子とした電流切換回路と、を備
えたことを特徴とする電流セル回路。A gate connected to a drain;
Column-connected first and second transistors , one of which is at high potential
Power supply (or lower power supply) and the other one is connected to the first
Resistor connected to the source or drain of the transistor
And the source or drain of the second transistor
A voltage source circuit connected to a potential power source (or a high-level power source) ; and a series connection of the third and fourth transistors and a series connection of the fifth and sixth transistors. Connect the electrode and its drain or
Connect the source electrode to a low-potential power supply (or high-potential power supply)
Connecting the gate of the first transistor to the gate of the third and fifth transistors, connecting the gate of the second transistor to the gate of the seventh transistor,
A gate of the sixth transistor is connected to a switching signal input terminal, a gate of the fourth transistor is connected to an inverted signal input terminal of the switching signal , and the fifth transistor
A current switching circuit having a current source as a current output terminal .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3190489A JP2871902B2 (en) | 1991-07-31 | 1991-07-31 | Current cell circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3190489A JP2871902B2 (en) | 1991-07-31 | 1991-07-31 | Current cell circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0537380A JPH0537380A (en) | 1993-02-12 |
JP2871902B2 true JP2871902B2 (en) | 1999-03-17 |
Family
ID=16258946
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3190489A Expired - Lifetime JP2871902B2 (en) | 1991-07-31 | 1991-07-31 | Current cell circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2871902B2 (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100313496B1 (en) * | 1998-08-22 | 2001-12-12 | 김영환 | Digital to analog converter |
KR100302591B1 (en) * | 1998-09-02 | 2001-09-22 | 김영환 | Digital to analog converter |
KR101694247B1 (en) * | 2015-11-27 | 2017-01-09 | 현대오트론 주식회사 | Protection circuit for preventing a short between vehicle battery and ground and the operation method of thereof |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2650452B1 (en) * | 1989-07-27 | 1991-11-15 | Sgs Thomson Microelectronics | CROSSING POINT FOR SWITCHING MATRIX |
-
1991
- 1991-07-31 JP JP3190489A patent/JP2871902B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0537380A (en) | 1993-02-12 |
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---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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