JPH11317425A - 半導体装置 - Google Patents
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- JPH11317425A JPH11317425A JP10122203A JP12220398A JPH11317425A JP H11317425 A JPH11317425 A JP H11317425A JP 10122203 A JP10122203 A JP 10122203A JP 12220398 A JP12220398 A JP 12220398A JP H11317425 A JPH11317425 A JP H11317425A
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- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 フリップチップ実装方式を用いた半導体装置
において、半導体装置のバンプ電極と配線基板の電極と
の接続信頼性を向上させる。 【解決手段】 半導体チップ２のＡｕボール３が接続さ
れたパッケージ基板１の上部電極４の周囲にソルダーレ
ジストなどの絶縁材料からなるガイド層６を形成し、半
導体チップ２をパッケージ基板１にフリップチップ実装
する工程でＡｕボール３と上部電極４とを確実に位置合
わせできるようにした。
において、半導体装置のバンプ電極と配線基板の電極と
の接続信頼性を向上させる。 【解決手段】 半導体チップ２のＡｕボール３が接続さ
れたパッケージ基板１の上部電極４の周囲にソルダーレ
ジストなどの絶縁材料からなるガイド層６を形成し、半
導体チップ２をパッケージ基板１にフリップチップ実装
する工程でＡｕボール３と上部電極４とを確実に位置合
わせできるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、バンプ電極を介して半導体チップを配線基板
にフリップチップ実装する半導体装置に適用して有効な
技術に関する。
し、特に、バンプ電極を介して半導体チップを配線基板
にフリップチップ実装する半導体装置に適用して有効な
技術に関する。
【０００２】
【従来の技術】従来、半導体チップをパッケージ基板な
どの配線基板に実装する方法として、ボンディングパッ
ド上にバンプ電極を形成した半導体チップを配線基板に
フェイスダウンボンディングし、上記バンプ電極を配線
基板の電極に接続するフリップチップ実装方式が広く用
いられている。バンプ電極には、例えばワイヤボンダを
使って形成したＡｕボールなどが使用されている（特開
平６−３３３９８２号公報）。
どの配線基板に実装する方法として、ボンディングパッ
ド上にバンプ電極を形成した半導体チップを配線基板に
フェイスダウンボンディングし、上記バンプ電極を配線
基板の電極に接続するフリップチップ実装方式が広く用
いられている。バンプ電極には、例えばワイヤボンダを
使って形成したＡｕボールなどが使用されている（特開
平６−３３３９８２号公報）。
【０００３】上記したフリップチップ実装方式は、チッ
プのバンプ電極と配線基板の電極との接続部を保護し、
かつチップ−基板間の熱膨張係数差に起因する応力を緩
和するために、チップと配線基板との隙間にアンダフィ
ル樹脂を充填する作業が必要となることから、プロセス
が複雑になり、これがパッケージの製造コストを引き上
げる一因となっている。
プのバンプ電極と配線基板の電極との接続部を保護し、
かつチップ−基板間の熱膨張係数差に起因する応力を緩
和するために、チップと配線基板との隙間にアンダフィ
ル樹脂を充填する作業が必要となることから、プロセス
が複雑になり、これがパッケージの製造コストを引き上
げる一因となっている。
【０００４】そこで、金属粒子を分散させた異方導電接
着フィルムをチップと配線基板との隙間に介在させ、チ
ップ−基板間の電気的接続、応力の緩和ならびに接続部
の保護を同時に行うことによって、低価格のパッケージ
を実現できるようにした実装構造が提案されている（工
業調査会平成９年４月１日発行、「電子材料」ｐ４７〜
ｐ５０）。
着フィルムをチップと配線基板との隙間に介在させ、チ
ップ−基板間の電気的接続、応力の緩和ならびに接続部
の保護を同時に行うことによって、低価格のパッケージ
を実現できるようにした実装構造が提案されている（工
業調査会平成９年４月１日発行、「電子材料」ｐ４７〜
ｐ５０）。
【０００５】上記異方導電接着フィルムを使ってチップ
を配線基板に実装するには、所定のサイズにカットした
異方導電接着フィルムを配線基板上に仮付けする。そし
て、予めワイヤボンダを使ってボンディングパッド上に
Ａｕボールを形成しておいたチップを上記異方導電接着
フィルムの上にマウントした後、チップを上方から加圧
した状態で異方導電接着フィルムを加熱し、接着フィル
ムを構成する樹脂を流動、硬化させる。
を配線基板に実装するには、所定のサイズにカットした
異方導電接着フィルムを配線基板上に仮付けする。そし
て、予めワイヤボンダを使ってボンディングパッド上に
Ａｕボールを形成しておいたチップを上記異方導電接着
フィルムの上にマウントした後、チップを上方から加圧
した状態で異方導電接着フィルムを加熱し、接着フィル
ムを構成する樹脂を流動、硬化させる。
【０００６】
【発明が解決しようとする課題】上記したフリップチッ
プ実装方式は、とりわけ多ピン・狭ピッチのチップを配
線基板に実装する場合、Ａｕボールの直径も基板の電極
サイズも小さくなるために、両者の合わせ精度を確保す
ることが困難となり、オープン不良が発生し易くなると
いう問題がある。
プ実装方式は、とりわけ多ピン・狭ピッチのチップを配
線基板に実装する場合、Ａｕボールの直径も基板の電極
サイズも小さくなるために、両者の合わせ精度を確保す
ることが困難となり、オープン不良が発生し易くなると
いう問題がある。
【０００７】また、異方導電接着フィルムを使ってチッ
プを配線基板に実装する場合は、高価な専用チップマウ
ンタが必要となるので、パッケージの低価格化が阻害さ
れるという問題がある。
プを配線基板に実装する場合は、高価な専用チップマウ
ンタが必要となるので、パッケージの低価格化が阻害さ
れるという問題がある。
【０００８】本発明の一つの目的は、フリップチップ実
装方式を用いてチップを配線基板に実装する半導体装置
において、チップと配線基板との接続信頼性を向上させ
る技術を提供することにある。
装方式を用いてチップを配線基板に実装する半導体装置
において、チップと配線基板との接続信頼性を向上させ
る技術を提供することにある。
【０００９】本発明の他の目的は、異方導電接着フィル
ムを使ってチップを配線基板に実装する半導体装置の低
価格化を推進する技術を提供することにある。
ムを使ってチップを配線基板に実装する半導体装置の低
価格化を推進する技術を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１２】（１）本発明の半導体装置は、半導体チッ
プを配線基板の主面にフェイスダウンボンディングし、
前記半導体チップの主面に形成したバンプ電極と前記配
線基板の主面に形成した電極とを電気的に接続する半導
体装置において、前記配線基板の前記電極の周囲に、前
記バンプ電極の位置を規制するガイド層を設けたもので
ある。
プを配線基板の主面にフェイスダウンボンディングし、
前記半導体チップの主面に形成したバンプ電極と前記配
線基板の主面に形成した電極とを電気的に接続する半導
体装置において、前記配線基板の前記電極の周囲に、前
記バンプ電極の位置を規制するガイド層を設けたもので
ある。
【００１３】（２）本発明の半導体装置は、前記ガイド
層が前記配線基板の主面に形成されたソルダーレジスト
で構成されているものとすることができる。
層が前記配線基板の主面に形成されたソルダーレジスト
で構成されているものとすることができる。
【００１４】（３）本発明の半導体装置は、前記半導体
チップと前記配線基板との間に異方導電接着フィルムが
介在し、前記バンプ電極と前記電極とが、前記異方導電
接着フィルム中に分散された導電性粒子を介して電気的
に接続されているものとすることができる。
チップと前記配線基板との間に異方導電接着フィルムが
介在し、前記バンプ電極と前記電極とが、前記異方導電
接着フィルム中に分散された導電性粒子を介して電気的
に接続されているものとすることができる。
【００１５】（４）本発明の半導体装置は、前記ガイド
層が、複数個の前記電極を囲むように形成されているも
のとすることができる。
層が、複数個の前記電極を囲むように形成されているも
のとすることができる。
【００１６】（５）本発明の半導体装置は、前記ガイド
層が、前記半導体チップの搭載領域を囲むように形成さ
れているものとすることができる。
層が、前記半導体チップの搭載領域を囲むように形成さ
れているものとすることができる。
【００１７】（６）本発明の半導体装置は、前記バンプ
電極がＡｕボールで構成されているものとすることがで
きる。
電極がＡｕボールで構成されているものとすることがで
きる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。図１は、本実施の形態の半
導体装置を示す断面図、図２は、この半導体装置のパッ
ケージ基板を示す平面図である。
に基づいて詳細に説明する。図１は、本実施の形態の半
導体装置を示す断面図、図２は、この半導体装置のパッ
ケージ基板を示す平面図である。
【００１９】本発明の半導体装置は、ガラスエポキシ樹
脂、ＢＴレジンなどで構成されたパッケージ基板１の主
面上に半導体チップ２をフェイスダウンボンディングし
たＬＳＩパッケージである。半導体チップ２は、その主
面のボンディングパッドＢＰに接続されたＡｕボール
（バンプ電極）３をパッケージ基板１の上部電極４に接
続するフリップチップ実装方式によってパッケージ基板
１に実装されている。
脂、ＢＴレジンなどで構成されたパッケージ基板１の主
面上に半導体チップ２をフェイスダウンボンディングし
たＬＳＩパッケージである。半導体チップ２は、その主
面のボンディングパッドＢＰに接続されたＡｕボール
（バンプ電極）３をパッケージ基板１の上部電極４に接
続するフリップチップ実装方式によってパッケージ基板
１に実装されている。
【００２０】また、上記半導体チップ２とパッケージ基
板１との隙間には、異方導電接着フィルム５が介在して
いる。この異方導電接着フィルム５は、エポキシ系の樹
脂からなる接着層にＮｉ（ニッケル）などの金属粒子を
分散させたもので、半導体チップ２のＡｕボール３とパ
ッケージ基板１の上部電極４は、それらの間に挟まれた
金属粒子を介して電気的に接続されている。また、この
異方導電接着フィルム５は、単結晶シリコンからなる半
導体チップ２と合成樹脂からなるパッケージ基板１との
熱膨張係数差に起因してＡｕボール３と上部電極４との
接続部に加わる応力を緩和する機能と、この接続部を水
分などから保護する機能とを兼ね備えている。
板１との隙間には、異方導電接着フィルム５が介在して
いる。この異方導電接着フィルム５は、エポキシ系の樹
脂からなる接着層にＮｉ（ニッケル）などの金属粒子を
分散させたもので、半導体チップ２のＡｕボール３とパ
ッケージ基板１の上部電極４は、それらの間に挟まれた
金属粒子を介して電気的に接続されている。また、この
異方導電接着フィルム５は、単結晶シリコンからなる半
導体チップ２と合成樹脂からなるパッケージ基板１との
熱膨張係数差に起因してＡｕボール３と上部電極４との
接続部に加わる応力を緩和する機能と、この接続部を水
分などから保護する機能とを兼ね備えている。
【００２１】上記Ａｕボール３が接続された上部電極４
のそれぞれの周囲は、パッケージ基板１の主面に形成さ
れた絶縁材料からなるガイド層６によって囲まれてい
る。ガイド層６は、例えばパッケージ基板１の主面に形
成された配線（図示せず）を保護するために使用される
ソルダーレジストを通常より厚い膜厚で塗布することに
よって形成したものであるが、これに限定されるもので
はなく、例えば合成樹脂フィルムを貼り付けて形成して
もよい。
のそれぞれの周囲は、パッケージ基板１の主面に形成さ
れた絶縁材料からなるガイド層６によって囲まれてい
る。ガイド層６は、例えばパッケージ基板１の主面に形
成された配線（図示せず）を保護するために使用される
ソルダーレジストを通常より厚い膜厚で塗布することに
よって形成したものであるが、これに限定されるもので
はなく、例えば合成樹脂フィルムを貼り付けて形成して
もよい。
【００２２】上記パッケージ基板１の下面には、図示し
ない配線とスルーホールとを通じて上部電極４と電気的
に接続された下部電極７が形成されている。また、これ
らの下部電極７には、ＬＳＩパッケージの外部接続端子
を構成する半田バンプ８が接続されている。上部電極４
および下部電極７は、パッケージ基板１の両面に貼り合
わせた圧延Ｃｕ箔（または電解Ｃｕ箔）をエッチングし
て形成したもので、それらの表面にはＮｉとＡｕのメッ
キが施されている。
ない配線とスルーホールとを通じて上部電極４と電気的
に接続された下部電極７が形成されている。また、これ
らの下部電極７には、ＬＳＩパッケージの外部接続端子
を構成する半田バンプ８が接続されている。上部電極４
および下部電極７は、パッケージ基板１の両面に貼り合
わせた圧延Ｃｕ箔（または電解Ｃｕ箔）をエッチングし
て形成したもので、それらの表面にはＮｉとＡｕのメッ
キが施されている。
【００２３】次に、本実施の形態のＬＳＩパッケージの
製造方法を図３〜図・を用いて説明する。
製造方法を図３〜図・を用いて説明する。
【００２４】まず図３（ａ）に示す半導体チップ２と同
図（ｂ）に示すパッケージ基板１とを用意する。半導体
チップ２のボンディングパッドＢＰには、あらかじめ周
知のボールボンディング法を用いてＡｕワイヤを接続す
ることにより、Ａｕボール３を形成しておく。また、パ
ッケージ基板１の主面には、あらかじめソルダーレジス
トを厚く塗布することによって、上部電極４の周囲にガ
イド層６を形成しておく。
図（ｂ）に示すパッケージ基板１とを用意する。半導体
チップ２のボンディングパッドＢＰには、あらかじめ周
知のボールボンディング法を用いてＡｕワイヤを接続す
ることにより、Ａｕボール３を形成しておく。また、パ
ッケージ基板１の主面には、あらかじめソルダーレジス
トを厚く塗布することによって、上部電極４の周囲にガ
イド層６を形成しておく。
【００２５】次に、図４に示すように、半導体チップ２
とほぼ同じサイズにカットした異方導電接着フィルム５
をパッケージ基板１の主面上に置き、６０℃程度の温度
で加温することによって仮付けを行う。次に、図５に示
すように、チップマウンタのコレット１０に保持された
半導体チップ２を異方導電接着フィルム５の上に位置決
めする。
とほぼ同じサイズにカットした異方導電接着フィルム５
をパッケージ基板１の主面上に置き、６０℃程度の温度
で加温することによって仮付けを行う。次に、図５に示
すように、チップマウンタのコレット１０に保持された
半導体チップ２を異方導電接着フィルム５の上に位置決
めする。
【００２６】次に、図６に示すように、半導体チップ２
を上方から加圧した状態で異方導電接着フィルム５を１
８０℃程度の温度で加熱することによって、異方導電接
着フィルム５を構成する樹脂を一旦流動させた後、硬化
させる。この工程で、半導体チップ２を上方から加圧し
たとき、Ａｕボール３が対応する上部電極４の中心から
ずれた場合でも、その周囲に形成されたガイド層６がＡ
ｕボール３の位置を規制するように作用するために、Ａ
ｕボール３は上部電極４の中心方向に移動し、自動的に
正確な位置決めが行われる。そして、Ａｕボール３と上
部電極４とがそれらの間に挟まれた異方導電接着フィル
ム５中の金属粒子を介して電気的に接続される。
を上方から加圧した状態で異方導電接着フィルム５を１
８０℃程度の温度で加熱することによって、異方導電接
着フィルム５を構成する樹脂を一旦流動させた後、硬化
させる。この工程で、半導体チップ２を上方から加圧し
たとき、Ａｕボール３が対応する上部電極４の中心から
ずれた場合でも、その周囲に形成されたガイド層６がＡ
ｕボール３の位置を規制するように作用するために、Ａ
ｕボール３は上部電極４の中心方向に移動し、自動的に
正確な位置決めが行われる。そして、Ａｕボール３と上
部電極４とがそれらの間に挟まれた異方導電接着フィル
ム５中の金属粒子を介して電気的に接続される。
【００２７】以上のように、半導体チップ２のＡｕボー
ル３が接続される上部電極４の周囲に、Ａｕボール３と
上部電極４との位置ずれを補正するガイド層６を形成す
る本実施の形態によれば、半導体チップ２とパッケージ
基板１との接続信頼性を向上させることができる。
ル３が接続される上部電極４の周囲に、Ａｕボール３と
上部電極４との位置ずれを補正するガイド層６を形成す
る本実施の形態によれば、半導体チップ２とパッケージ
基板１との接続信頼性を向上させることができる。
【００２８】またこれにより、汎用のチップマウンタを
使ってＡｕボール３と上部電極４とを確実に接続するこ
とが可能となるので、従来、異方導電接着フィルムを介
してチップを基板に実装する場合に使用していた高価な
専用チップマウンタが不要となり、異方導電接着フィル
ムを使ったＬＳＩパッケージの低価格化を推進すること
ができる。
使ってＡｕボール３と上部電極４とを確実に接続するこ
とが可能となるので、従来、異方導電接着フィルムを介
してチップを基板に実装する場合に使用していた高価な
専用チップマウンタが不要となり、異方導電接着フィル
ムを使ったＬＳＩパッケージの低価格化を推進すること
ができる。
【００２９】パッケージ基板１の主面上のガイド層６
は、全ての上部電極４を囲むようにを形成する必要はな
く、例えば図７、図８に示すように、半導体チップ２が
搭載される領域を囲むように形成してもよい。この場合
は、半導体チップ２の最外周部に配置されたＡｕボール
３の位置ずれがガイド層６によって補正されるので、そ
の内側に配置されたＡｕボール３の位置ずれも同時に補
正される。また、図９に示すように、上部電極４を複数
のブロックに分け、各ブロックの周囲をガイド層６で囲
むようにしても同様の効果を得ることができる。
は、全ての上部電極４を囲むようにを形成する必要はな
く、例えば図７、図８に示すように、半導体チップ２が
搭載される領域を囲むように形成してもよい。この場合
は、半導体チップ２の最外周部に配置されたＡｕボール
３の位置ずれがガイド層６によって補正されるので、そ
の内側に配置されたＡｕボール３の位置ずれも同時に補
正される。また、図９に示すように、上部電極４を複数
のブロックに分け、各ブロックの周囲をガイド層６で囲
むようにしても同様の効果を得ることができる。
【００３０】以上、本発明者によってなされた発明を前
記実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
記実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【００３１】前記実施の形態では、半導体チップとパッ
ケージ基板との間に異方導電接着フィルムを介在させた
ＬＳＩパッケージに適用した場合について説明したが、
図１０に示すように、Ａｕボール３をパッケージ基板１
の上部電極４に直接接続する通常のフリップチップ実装
方式を採用したＬＳＩパッケージに適用できることはも
ちろんである。
ケージ基板との間に異方導電接着フィルムを介在させた
ＬＳＩパッケージに適用した場合について説明したが、
図１０に示すように、Ａｕボール３をパッケージ基板１
の上部電極４に直接接続する通常のフリップチップ実装
方式を採用したＬＳＩパッケージに適用できることはも
ちろんである。
【００３２】半導体チップのボンディングパッド上に形
成するバンプ電極は、Ａｕボールに限定されるものでは
なく、例えば半田バンプのような他の導電材料で構成さ
れたボール状電極であってもよい。
成するバンプ電極は、Ａｕボールに限定されるものでは
なく、例えば半田バンプのような他の導電材料で構成さ
れたボール状電極であってもよい。
【００３３】前記実施の形態では、半導体チップをパッ
ケージ基板にフリップチップ実装する場合に付いて説明
したが、例えばノート型パソコンや携帯端末機器に代表
される薄形軽量電子機器に搭載するモジュール基板など
に複数個のベアチップをフリップチップ実装する場合に
おいても、モジュール基板の電極の周囲に前記のような
ガイド層を形成することによって、半導体チップとモジ
ュール基板との接続信頼性を向上させることができ、か
つモジュール基板の低価格化を推進することができる。
ケージ基板にフリップチップ実装する場合に付いて説明
したが、例えばノート型パソコンや携帯端末機器に代表
される薄形軽量電子機器に搭載するモジュール基板など
に複数個のベアチップをフリップチップ実装する場合に
おいても、モジュール基板の電極の周囲に前記のような
ガイド層を形成することによって、半導体チップとモジ
ュール基板との接続信頼性を向上させることができ、か
つモジュール基板の低価格化を推進することができる。
【００３４】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００３５】本発明によれば、半導体装置のバンプ電極
と配線基板の電極とが接触する部分の接続信頼性を向上
させることができる。
と配線基板の電極とが接触する部分の接続信頼性を向上
させることができる。
【００３６】本発明によれば、異方導電接着フィルムを
使って半導体チップを配線基板に実装する半導体装置の
低価格化を推進することができる。
使って半導体チップを配線基板に実装する半導体装置の
低価格化を推進することができる。
【図１】本発明の一実施の形態である半導体装置を示す
断面図である。
断面図である。
【図２】本発明の一実施の形態である半導体装置のパッ
ケージ基板を示す平面図である。
ケージ基板を示す平面図である。
【図３】（ａ）は、本発明の一実施の形態である半導体
装置の製造に用いる半導体チップを示す断面図、（ｂ）
は、同じくパッケージ基板を示す断面図である。
装置の製造に用いる半導体チップを示す断面図、（ｂ）
は、同じくパッケージ基板を示す断面図である。
【図４】本発明の一実施の形態である半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図５】本発明の一実施の形態である半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図６】本発明の一実施の形態である半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図７】本発明の他の実施の形態である半導体装置を示
す断面図である。
す断面図である。
【図８】本発明の他の実施の形態である半導体装置のパ
ッケージ基板を示す平面図である。
ッケージ基板を示す平面図である。
【図９】本発明の他の実施の形態である半導体装置のパ
ッケージ基板を示す平面図である。
ッケージ基板を示す平面図である。
【図１０】本発明の他の実施の形態である半導体装置を
示す断面図である。
示す断面図である。
１ パッケージ基板 ２ 半導体チップ ３ Ａｕボール（バンプ電極） ４ 上部電極 ５ 異方導電接着フィルム ６ ガイド層 ７ 下部電極 ８ 半田バンプ １０ コレット ＢＰ ボンディングパッド
Claims (6)
- 【請求項１】 半導体チップを配線基板の主面にフェイ
スダウンボンディングし、前記半導体チップの主面に形
成したバンプ電極と前記配線基板の主面に形成した電極
とを電気的に接続した半導体装置であって、前記配線基
板の前記電極の周囲に前記バンプ電極の位置を規制する
ガイド層を設けたことを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置であって、前
記ガイド層は、前記配線基板の主面に形成されたソルダ
ーレジストであることを特徴とする半導体装置。 - 【請求項３】 請求項１または２記載の半導体装置であ
って、前記半導体チップと前記配線基板との間に異方導
電接着フィルムが介在し、前記バンプ電極と前記電極と
は、前記異方導電接着フィルム中に分散された導電性粒
子を介して電気的に接続されていることを特徴とする半
導体装置。 - 【請求項４】 請求項１、２または３記載の半導体装置
であって、前記ガイド層は、複数個の前記電極を囲むよ
うに形成されていることを特徴とする半導体装置。 - 【請求項５】 請求項１、２または３記載の半導体装置
であって、前記ガイド層は、前記半導体チップが搭載さ
れる領域を囲むように形成されていることを特徴とする
半導体装置。 - 【請求項６】 請求項１〜５のいずれか１項に記載の半
導体装置であって、前記バンプ電極は、Ａｕボールから
なることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10122203A JPH11317425A (ja) | 1998-05-01 | 1998-05-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10122203A JPH11317425A (ja) | 1998-05-01 | 1998-05-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11317425A true JPH11317425A (ja) | 1999-11-16 |
Family
ID=14830115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10122203A Pending JPH11317425A (ja) | 1998-05-01 | 1998-05-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11317425A (ja) |
-
1998
- 1998-05-01 JP JP10122203A patent/JPH11317425A/ja active Pending
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