[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JPH11251600A - 半導体装置およびその作製方法 - Google Patents

半導体装置およびその作製方法

Info

Publication number
JPH11251600A
JPH11251600A JP10071311A JP7131198A JPH11251600A JP H11251600 A JPH11251600 A JP H11251600A JP 10071311 A JP10071311 A JP 10071311A JP 7131198 A JP7131198 A JP 7131198A JP H11251600 A JPH11251600 A JP H11251600A
Authority
JP
Japan
Prior art keywords
film
germanium
amorphous silicon
active layer
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10071311A
Other languages
English (en)
Other versions
JP3980159B2 (ja
Inventor
Shunpei Yamazaki
舜平 山崎
Kenji Fukunaga
健司 福永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP07131198A priority Critical patent/JP3980159B2/ja
Priority to US09/262,657 priority patent/US6759677B1/en
Publication of JPH11251600A publication Critical patent/JPH11251600A/ja
Priority to US10/882,790 priority patent/US7118994B2/en
Priority to US11/519,514 priority patent/US7678624B2/en
Application granted granted Critical
Publication of JP3980159B2 publication Critical patent/JP3980159B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H01L29/78666—Amorphous silicon transistors with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13454—Drivers integrated on the active matrix substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

(57)【要約】 【課題】 高速動作の可能なドライバー回路を有する半
導体装置およびその作製方法を提供する。 【解決手段】 アクティブマトリクス型液晶表示装置に
おいて、画素マトリクス回路１０１を構成するＴＦＴの
活性層としては、低オフ電流特性を重視してポリシリコ
ン膜を用いる。他方、ドライバー回路１０２、１０３や
信号処理回路１０４を構成するＴＦＴの活性層として
は、高速動作特性を重視してポリシリコンゲルマニウム
膜を用いる。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本願発明は映像表示部または
光電変換部として機能するマトリクス回路並びにそのマ
トリクス回路を駆動するドライバー回路（駆動回路）を
同一基板上に一体形成したアクティブマトリクス型の半
導体装置に関する。
【０００２】
【従来の技術】近年、ガラス基板上に複数の薄膜トラン
ジスタ（以下、ＴＦＴと略記する）を形成して回路を構
成した半導体装置が注目されている。その様な半導体装
置としては、液晶表示装置、ＥＬ（エレクトロルミネッ
センス）表示装置などの映像表示装置が挙げられる。
【０００３】特に、画素マトリクス回路とドライバー回
路とを同一基板上に一体形成したアクティブマトリクス
型表示装置は、それまでのパッシブ型表示装置に較べて
高精細な映像表示が可能であるため、ブラウン管に替わ
る次世代ディスプレイとしての地位を固めつつある。
【０００４】この様なアクティブマトリクス型表示装置
の実現にはポリシリコン（多結晶珪素又は微結晶珪素）
と呼ばれる半導体の存在が大きく貢献している。それま
でパッシブ型表示装置ではアモルファスシリコン（非晶
質珪素）をＴＦＴの活性層として利用していたが、ドラ
イバー回路を構成するにはＴＦＴの動作速度が遅すぎる
という問題があった。
【０００５】一方、ポリシリコンを活性層として利用し
たＴＦＴはアモルファスシリコンを用いたＴＦＴと較べ
て数百〜数千倍の電界効果移動度（モビリティ）を実現
しうるため、マトリクス回路と同一の基板上に高性能な
ドライバー回路を形成することが可能となった。
【０００６】この様にポリシリコンという材料を得てア
クティブマトリクス型表示装置の実現が可能となり、現
在では映像表示用モニタとしてビデオカメラやノートパ
ソコン等の電子機器に組み込まれるまでに市場は成長し
ている。
【０００７】しかしながら、アクティブマトリクス型表
示装置が一般家庭で使用される様になるとより高精細な
映像表示の需要が高くなり、さらに高性能なアクティブ
マトリクス型表示装置を実現するための工夫が要求され
ている。そのための手段として、ドライバー回路の駆動
能力の向上が非常に重要な課題となっている。
【０００８】基本的に画素となるマトリクス回路を構成
するＴＦＴはオフ電流（ＴＦＴがオフ状態にある時のド
レイン電流）を小さくすることが重要であり、モビリテ
ィはさほど要求されない。ところが、ドライバー回路を
構成するＴＦＴはより多くの情報信号を処理するために
非常に高いモビリティが要求される。
【０００９】例えば、デジタル放送用のビデオ信号は数
十ＭＨｚ（例えば８０ＭＨｚ）といった様に高い周波数
で送られてくるため、回路の方で信号分割などをしても
シフトレジスタ回路は１０〜２０ＭＨｚで駆動する必要
がある。この様な高周波駆動を行うためには、ＴＦＴの
モビリティは少なくとも200cm2/Vs 以上でなければなら
ない。
【００１０】そういった要求からＴＦＴのモビリティを
向上させるための様々な工夫がなされているが、その一
つに活性層としてシリコンゲルマニウム（Ｓｉ1-X Ｇｅ
X ：ただし０＜Ｘ＜１）を用いる技術が報告されてい
る。
【００１１】シリコンゲルマニウムはシリコンに較べて
エネルギーバンドギャップが狭いため、キャリア密度の
高いチャネル形成領域を形成することが可能であり、そ
の結果として活性層としてシリコンを用いた場合に較べ
て高いモビリティを得ることができるという利点を有す
る。
【００１２】しかしながら、キャリア密度が高い分、シ
リコンを使ったＴＦＴに較べてオフ電流が高くなってし
まうという問題がある。そのため、前述の画素マトリク
ス回路を形成するには不適格であり、アクティブマトリ
クス型表示装置への応用を遅らせる要因となっていた。
【００１３】
【発明が解決しようとする課題】本願発明は上記問題点
を鑑みてなされたものであり、高速動作の可能なドライ
バー回路を有する半導体装置の作製方法およびその様な
作製方法を用いた半導体装置を提供することを課題とす
る。
【００１４】
【課題を解決するための手段】本願発明では、回路が要
求する性能に応じて適切な半導体材料を選択してＴＦＴ
の活性層を形成する点に特徴がある。即ち、具体的には
シリコンゲルマニウム（Ｓｉ1-X Ｇｅx ：ただし０＜Ｘ
＜１）からなる活性層を含むＴＦＴとシリコン（Ｓｉ）
からなる活性層を含むＴＦＴとを同一基板上に有する。
【００１５】シリコンゲルマニウムは多結晶であること
が高速動作を行わせるために望ましいが、場合によって
は非晶質であっても良い。また、シリコンも同様に多結
晶であっても非晶質であっても良い。
【００１６】本願発明の最も基本となる思想は、例えば
アクティブマトリクス型液晶表示装置のドライバー回路
や信号処理回路などの様に数十ＭＨｚでの駆動が要求さ
れる回路のＴＦＴには高いモビリティを実現しうるシリ
コンゲルマニウムを用いる点にある。さらに、低オフ電
流特性を要求する画素マトリクス回路などにはシリコン
を用いた方が効果的である。
【００１７】以上の様に、同一基板上においてＴＦＴの
活性層となる半導体材料を使い分けることが本願発明の
特徴であり、そうすることで半導体装置のさらなる高性
能化を図るものである。
【００１８】
【発明の実施の形態】本願発明の実施の形態について、
図１を用いて説明する。図１に示すのはアクティブマト
リクス型表示装置の概略の構成図であり、１００は基
板、１０１は画素マトリクス回路、１０２はゲイトドラ
イバー回路、１０３はソースドライバー回路、１０４は
信号処理回路（信号分割回路など）である。
【００１９】本願発明では、画素マトリクス回路１０１
を構成するＴＦＴ群の活性層をポリシリコン膜で形成す
る。そして、それ以外のゲイトドライバー回路１０２、
ソースドライバー回路１０３、信号処理回路１０４は高
速動作を行わせるためにＴＦＴ群の活性層として多結晶
のシリコンゲルマニウム膜（以下、ポリシリコンゲルマ
ニウム膜と呼ぶ）を用いる。
【００２０】即ち、図１において１０５で示される領域
はポリシリコン膜を活性層とするＴＦＴ群で構成され
る。また、１０６で示される領域（斜線で示される領
域）はポリシリコンゲルマニウム膜を活性層とするＴＦ
Ｔ群で構成される。
【００２１】この様に、高速動作特性を必要とする回路
を形成する部分には選択的にゲルマニウムを添加してポ
リシリコンゲルマニウム膜を形成し、低オフ電流特性を
必要とする回路を形成する部分にはポリシリコン膜を用
いるという構成が本願発明の最も重要な構成用件であ
る。
【００２２】以上の構成からなる本願発明について、以
下に記載する実施例でもってさらに詳細な説明を行うこ
ととする。
【００２３】
【実施例】〔実施例１〕本実施例は、絶縁表面を有する
基板上に画素マトリクス回路とドライバー回路（基本ユ
ニットとしてＣＭＯＳ回路を例示する）とを有するアク
ティブマトリクス型表示装置を作製する例を示す。特に
本実施例ではＴＦＴを形成する側の基板（アクティブマ
トリクス基板と呼ぶ）を作製する工程について図２を用
いて説明する。
【００２４】まず、ガラス基板２０１を用意し、その上
に酸化シリコン膜でなる下地膜２０２を形成する。その
上にプラズマＣＶＤ法によりアモルファスシリコン膜２
０３を30nmの厚さに形成する。
【００２５】そして、アモルファスシリコン膜２０３の
上にパターニングによりレジストマスク２０４を設け
る。このレジストマスク２０４は後に画素マトリクス回
路を構成するＴＦＴ群が形成される領域を隠す様にして
形成される。即ち、後にドライバー回路や信号処理回路
など、高速動作特性を必要とする回路が形成される領域
のみが露出した状態とする。（図２（Ａ））
【００２６】レジストマスク２０４を設けたら、イオン
インプランテーション法、プラズマドーピング法、レー
ザードーピング法などのイオン打ち込み技術を用いてゲ
ルマニウムを添加する。（図２（Ｂ））
【００２７】この時、添加条件は実施者が適宜決定すれ
ば良いが、Ｓｉ1-X ＧｅX （０＜Ｘ＜１）という組成を
満たす様にゲルマニウムを添加する必要がある。本実施
例ではアモルファスシリコン膜２０３中に 1×1014〜 5
×1019atoms/cm3 の濃度で添加される様なイオン添加条
件を採用する。
【００２８】ゲルマニウムを添加された領域（ゲルマニ
ウム添加領域）２０５は添加時の衝撃によってアモルフ
ァス化され、添加されたゲルマニウムによってアモルフ
ァス状態のシリコンゲルマニウム領域となる。
【００２９】また、ゲルマニウムはアモルファスシリコ
ンの結晶化を助長する触媒半導体材料であるため、後の
結晶化工程において結晶化に必要なエネルギー的な障壁
の低減に大きく寄与する。
【００３０】次に、レジストマスク２０４を除去した
後、特開平７−１３０６５２号公報記載の技術を用いて
ニッケル含有層２０６を形成する。同公報ではシリコン
の結晶化を助長する触媒元素としてニッケル以外にも、
コバルト、鉄、銅、パラジウム、白金、金、インジウム
から選ばれた一種または複数種の元素を用いている。な
お、ニッケルの様な金属を本明細書中では触媒金属材料
と呼ぶ。
【００３１】同公報にはアモルファスシリコン膜上の全
面にニッケルを添加する手段（実施例１）と選択的に添
加する手段（実施例２）が開示されているが、本実施例
を実施するにあたってどちらを採用しても構わない。ま
た、ニッケルだけでなく、同公報に記載された他の触媒
元素を用いても良い。（図２（Ｃ））
【００３２】本実施例ではアモルファスシリコン膜及び
アモルファスシリコンゲルマニウム膜上の全面にニッケ
ル含有層２０６を形成し、その後、水素出しを行ってか
らファーネスアニールによる結晶化工程を行う。（図２
（Ｄ））
【００３３】本実施例では結晶化工程として６００℃８
ｈｒの熱処理を行う。この加熱処理によってシリコン膜
は完全に結晶化し、ポリシリコンゲルマニウム領域２０
７とポリシリコン領域２０８とが形成される。勿論、結
晶化条件は本実施例の条件に限定されるものではない。
また、熱処理はランプアニールやレーザーアニールを用
いて行うことも可能である。
【００３４】なお、この結晶化工程では前述の触媒半導
体材料（ゲルマニウム）と触媒金属材料（ニッケル）が
同時にアモルファスシリコン膜の結晶化を助長してい
る。即ち、本実施例の構成では触媒半導体材料と触媒金
属材料との複合化による結晶化が行われているとも言え
る。
【００３５】そして、形成されたポリシリコンゲルマニ
ウム領域２０７及びポリシリコン領域２０８をパターニ
ングして活性層２０９、２１０を形成する。この時、ポ
リシリコンゲルマニウム領域２０７で形成された活性層
２０９は、後にドライバー回路や信号処理回路を構成す
るＴＦＴ群の活性層となる。また、ポリシリコン領域２
０８で形成された活性層２１０は、後に画素マトリクス
回路となるＴＦＴ群の活性層となる。（図２（Ｅ））
【００３６】次に、特開平７−１３５３１８号公報に記
載された技術を用いてソース／ドレイン領域および低濃
度不純物領域（以下、ＬＤＤ領域と呼ぶ）を形成する。
そのプロセスについて簡単に説明する。
【００３７】まず、２wt% のスカンジウムを含有させた
アルミニウム膜を用いて、後にゲイト電極となる島状パ
ターンを形成する。なお、島状パターンは全てシングル
ゲイト構造にしてあるが、必要に応じてダブルゲイト、
トリプルゲイトといったマルチゲイト構造にすることも
できる。
【００３８】次に島状パターンを陽極酸化して島状パタ
ーンの側壁に多孔質状の陽極酸化膜を形成する。そし
て、溶液を変えてさらなる陽極酸化を行い、島状パター
ンの周囲に緻密な陽極酸化膜を形成する。
【００３９】この様にして多孔質状の陽極酸化膜と緻密
な陽極酸化膜を形成したら、ドライエッチング法を用い
てゲイト絶縁膜をエッチングする。ゲイト絶縁膜のエッ
チングが終了したら多孔質状の陽極酸化膜を除去して図
３（Ａ）の状態を得る。
【００４０】図３（Ａ）において、２１１〜２１３は酸
化シリコン膜でなるゲイト絶縁膜、２１４〜２１６はス
カンジウムを含むアルミニウム膜でなるゲイト電極、２
１７〜２１９はゲイト電極を保護する緻密な陽極酸化膜
である。
【００４１】図３（Ａ）の状態を得たら、後にＰチャネ
ル型ＴＦＴとなる領域をレジストマスク２２０で隠し、
ｎ型を付与する不純物イオン（リンまたは砒素）を添加
する。この工程は加速電圧を使い分けて２度行うが、詳
細な条件は前述の特開平７−１３５３１８号公報を参照
すると良い。
【００４２】この工程によりドライバー回路を構成する
Ｎチャネル型ＴＦＴのドレイン領域２２１、ソース領域
２２２、ＬＤＤ領域２２３、チャネル形成領域２２４が
形成される。また、画素マトリクス回路を構成するＮチ
ャネル型ＴＦＴのソース領域２２５、ドレイン領域２２
６、ＬＤＤ領域２２７、チャネル形成領域２２８が形成
される。（図３（Ｂ））
【００４３】次に、レジストマスク２２０を除去して、
今度はＮチャネル型ＴＦＴとなる領域を隠す様にしてレ
ジストマスク２２９を形成する。そして、加速電圧を２
度に分けてｐ型を付与する不純物イオン（ボロン）を添
加する。
【００４４】この工程によりドライバー回路を構成する
Ｐチャネル型ＴＦＴのソース領域２３０、ドレイン領域
２３１、ＬＤＤ領域２３２、チャネル形成領域２３３が
形成される。（図３（Ｃ））
【００４５】こうして不純物イオンの添加工程によって
ソース／ドレイン領域を形成したら、ファーネスアニー
ル、ランプアニール、レーザーアニールのいずれかの手
段を用いて添加した不純物イオンの活性化を行う。
【００４６】次に、第１の層間絶縁膜２３４を形成し、
コンタクトホールを開けてソース電極２３５〜２３７、
ドレイン電極２３８、２３９を形成する。なお、第１の
層間絶縁膜２３４は酸化シリコン、窒化シリコン、酸化
窒化シリコン、樹脂膜から選ばれた材料を用いれば良
い。
【００４７】ここまで終了した時点でドライバー回路と
なるＴＦＴ群は完成する。この先の工程は画素マトリク
ス回路となるＴＦＴ群の作製工程となる。
【００４８】第２の層間絶縁膜まで形成したら、ソース
／ドレイン電極の形成後に第２の層間絶縁膜２４０を形
成して、その上にチタン膜でなるブラックマスク２４１
を形成する。なお、ブラックマスク２４１を形成する前
に、ドレイン電極２３９上の第２の層間絶縁膜の一部を
除去しておくことで、ブラックマスク／第２の層間絶縁
膜／ドレイン電極の構成からなる補助容量を形成するこ
とも可能である。
【００４９】次に、ブラックマスク２４１上に第３の層
間絶縁膜２４２を形成して、コンタクトホールを形成
し、その上に透明導電膜（代表的にはＩＴＯ）でなる画
素電極２４３を形成する。
【００５０】こうして図３（Ｄ）に示す様な構造のＴＦ
Ｔ群からなるドライバー回路、画素マトリクス回路を一
体形成したアクティブマトリクス基板が完成する。勿
論、ドライバー回路を構成するＣＭＯＳ回路は他の信号
処理回路を構成することも可能である。即ち、ポリシリ
コンゲルマニウム領域を用いてドライバー回路と信号処
理回路とを形成することができる。
【００５１】以上の様にして形成されたアクティブマト
リクス基板を、公知のセル組み工程によって対向基板と
貼り合わせ、その間に液晶層を挟持すれば図４に示す様
なアクティブマトリクス型の液晶表示装置を作製するこ
とができる。
【００５２】なお、図４において４０１はガラス基板、
４０２が酸化シリコン膜でなる下地膜、４０３は画素マ
トリクス回路、４０４はソースドライバー回路、４０５
はゲイトドライバー回路、４０６は信号処理回路であ
る。
【００５３】ここで画素マトリクス回路４０３は図３
（Ｄ）右側の様な構造のＴＦＴで構成され、ドライバー
回路４０４、４０５や信号処理回路４０６は図３（Ｄ）
左側の様な構造のＣＭＯＳ回路で構成される。
【００５４】また、４０７は対向基板であり、上述の様
な構成でなるアクティブマトリクス基板との間に液晶層
（図示せず）を挟持している。また、４０８は外部信号
との電気的接続を行うための端子部であり、ＦＰＣ（フ
レキシブルプリントサーキット）と呼ばれる。これは対
向基板の一端面を切断して露出させた配線群に対して接
続される。
【００５５】こうして作製されたアクティブマトリクス
型液晶表示装置はドライバー回路や信号処理回路を構成
するＴＦＴ群の活性層として高いモビリティを実現しう
るポリシリコンゲルマニウム膜を採用しているため、非
常に高速動作に適した回路を実現することができる。ま
た、画素マトリクス回路は高速動作特性に関してはポリ
シリコンゲルマニウム膜を用いたＴＦＴに劣るものの、
低オフ電流特性に優れたＴＦＴでマトリクス回路を組む
ことが可能である。
【００５６】また、本願発明の構成は本実施例に示した
ＴＦＴ構造に限定される必要は全くなく、公知のあらゆ
る構造を採用することができる。従って、トップゲイト
型ＴＦＴだけでなくボトムゲイト型ＴＦＴ（代表的には
逆スタガ型ＴＦＴ）で回路を構成しても差し支えない。
【００５７】〔実施例２〕実施例１ではアモルファスシ
リコン膜の結晶化工程において結晶化を助長する触媒元
素（ニッケル）を用いているが、本実施例ではニッケル
を利用しない場合の一例について図５を用いて説明す
る。
【００５８】まず、実施例１の工程に従って図２（Ｂ）
の状態を得る。そして、レジストマスク２０４を除去し
て５００℃８ｈｒの加熱処理を行う。なお、処理温度は
４５０〜６００℃、処理時間は４〜１２ｈｒの範囲で決
定すると良い。
【００５９】図５（Ａ）の工程では、ゲルマニウムが添
加された領域はゲルマニウムの触媒作用によって結晶化
が進行してポリシリコンゲルマニウム領域５０１が形成
される。しかしながら、ゲルマニウムが添加されない領
域は上述の温度範囲では自然核の発生を殆ど無視できる
ため、実質的に結晶化は進行せず、アモルファスシリコ
ン領域５０２となる。
【００６０】この様に本実施例における熱処理条件は、
ゲルマニウムが添加された領域は完全に結晶化し、添加
されない領域は結晶化しない温度と時間とを選ぶ必要が
ある。例えば、６００℃ならば４ｈｒ程度の時間が適当
であるし、５００℃ならば８ｈｒ程度の熱処理時間で良
い。
【００６１】こうして得られたポリシリコンゲルマニウ
ム領域とアモルファスシリコン領域でなるシリコン膜を
図５（Ｂ）に示す様にパターニングして、ポリシリコン
ゲルマニウム膜でなる活性層５０３、アモルファスシリ
コン膜でなる活性層５０４を形成する。後は実施例１の
工程に従えばアクティブマトリクス型液晶表示装置を作
製することができる。
【００６２】以上の様に、本実施例の構成ではドライバ
ー回路や信号処理回路を構成するＴＦＴ群の活性層はポ
リシリコンゲルマニウム領域を用いることになり、画素
マトリクス回路を構成するＴＦＴ群の活性層はアモルフ
ァスシリコン領域を用いることになる。
【００６３】この場合においても、ドライバー回路や信
号処理回路にはポリシリコンゲルマニウムが用いられる
ので高速動作が可能である。また、画素マトリクス回路
にはポリシリコンよりもオフ電流を抑えられるアモルフ
ァスシリコンが用いられるのでさらに低オフ電流特性に
優れた回路を構成することができる。
【００６４】〔実施例３〕実施例２ではゲルマニウムを
添加した領域のみが結晶化する様な温度と時間で熱処理
工程を行う例を示したが、本実施例ではゲルマニウムが
添加されない領域も自然核発生によって結晶化する様な
条件で熱処理を行う場合について図６を用いて説明す
る。
【００６５】まず、実施例１の工程に従って図２（Ｂ）
の状態を得る。そして、レジストマスク２０４を除去し
て６００℃２４ｈｒの加熱処理を行う。なお、処理温度
は５５０〜６５０℃、処理時間は１２〜４８ｈｒの範囲
で決定すると良い。
【００６６】図６（Ａ）の工程では、ゲルマニウムが添
加された領域はゲルマニウムの触媒作用によって結晶化
が進行してポリシリコンゲルマニウム領域６０１が形成
される。また、同時にゲルマニウムが添加されない領域
も自然核発生によって結晶化し、ポリシリコン領域６０
２となる。
【００６７】本実施例の結晶化工程ではアモルファスシ
リコン膜が自然核発生によって結晶化しうる温度と時間
との兼ね合いで熱処理条件を決定する必要がある。例え
ば５５０℃の処理温度であれば４８時間程度の処理時間
が必要であり、６５０℃であれば１２時間程度の処理時
間で済む。
【００６８】こうして得られたポリシリコンゲルマニウ
ム領域とポリシリコン領域でなるシリコン膜を図６
（Ｂ）に示す様にパターニングして、ポリシリコンゲル
マニウム膜でなる活性層６０３、ポリシリコン膜でなる
活性層６０４を形成する。後は実施例１の工程に従えば
アクティブマトリクス型液晶表示装置を作製することが
できる。
【００６９】以上の様に、本実施例の構成ではドライバ
ー回路や信号処理回路を構成するＴＦＴ群の活性層はポ
リシリコンゲルマニウム領域を用いることになり、画素
マトリクス回路を構成するＴＦＴ群の活性層は自然核発
生により結晶化したポリシリコン領域を用いることにな
る。
【００７０】〔実施例４〕本実施例では実施例１〜３に
おいて、ゲルマニウムの添加方法を異なる手段とした場
合について図７を用いて説明する。具体的にはゲルマニ
ウム膜を拡散源としてゲルマニウムを添加する例を示
す。
【００７１】まず、ガラス基板７０１上に酸化シリコン
膜でなる下地膜７０２を形成し、その上にアモルファス
シリコン膜７０３を形成する。そして、その上に１０〜
１００ｎｍ（代表的には２０〜５０ｎｍ）のゲルマニウ
ム膜７０４を形成する。
【００７２】そして、ゲルマニウム膜７０４は公知の手
段を用いて成膜した後にパターニングを行い、後にドラ
イバー回路や信号処理回路を構成するＴＦＴ群を形成す
る位置に残す。ゲルマニウム膜のエッチングはフッ酸水
溶液で行えば良い。
【００７３】こうして図７（Ａ）の状態を得たら、特開
平７−１３０６５２号公報記載の技術を利用してスピン
コート法によりニッケル含有層７０５を形成する。この
時、シリコン膜もゲルマニウム膜も表面に薄い酸化膜を
設けておくと濡れ性が改善されるので好ましい。
【００７４】次に、６００℃８ｈｒの加熱処理を行って
シリコン膜の結晶化を行う。この工程によりゲルマニウ
ム膜７０４が設けられた部分にはポリシリコンゲルマニ
ウム領域７０６が形成され、直接ニッケル含有層と触れ
た部分にはポリシリコン領域７０７が形成される。（図
７（Ｃ））
【００７５】後は、ゲルマニウム膜７０４を除去した
後、実施例１の工程に従ってドライバー回路や信号処理
回路並びに画素マトリクス回路を構成するＴＦＴ群を形
成すれば図４に示した様なアクティブマトリクス型液晶
表示装置を実現できる。
【００７６】〔実施例５〕本実施例では、実施例４とは
異なる構成でゲルマニウム膜を用いて結晶化工程を行う
場合について図８を用いて説明する。
【００７７】まず、ガラス基板８０１上に酸化シリコン
膜でなる下地膜８０２を設け、その上にアモルファスシ
リコン膜８０３を形成する。その上に、酸化シリコン膜
または窒化シリコン膜などの絶縁膜８０４を形成する。
この絶縁膜８０４は成膜後にパターニングを行い、後に
画素マトリクス回路となる領域のみを隠す様にして形成
しておく。
【００７８】次に、公知の成膜方法によりゲルマニウム
膜８０５を形成する。膜厚は１０〜１００ｎｍの範囲で
選択すれば良い。（図８（Ａ））
【００７９】ゲルマニウム膜８０５を成膜したら、その
状態で結晶化のための加熱処理工程を行う。本実施例で
はこの熱処理を６００℃２４ｈｒ（アモルファスシリコ
ンが自然核発生により完全に結晶化する条件）で行う。
（図８（Ｂ））
【００８０】この工程ではゲルマニウム膜８０５と接し
た領域にポリシリコンゲルマニウム領域８０６が形成さ
れ、絶縁膜８０４でマスクされた領域は自然核発生によ
りポリシリコン領域８０７が形成される。
【００８１】なお、実施例２で説明した様に、ゲルマニ
ウムの触媒作用で結晶化が進行し、且つ、自然核発生に
よる結晶化が殆ど進行しない条件で熱処理を行い、画素
マトリクス回路となる領域のみをアモルファスシリコン
領域としても良い。
【００８２】結晶化工程が終了したら、絶縁膜８０４と
ゲルマニウム膜８０５を除去した後に、実施例１の工程
に従ってアクティブマトリクス型液晶表示装置を作製す
れば良い。
【００８３】〔実施例６〕本実施例ではシリコン膜の結
晶化工程の後に、レーザー光の照射により結晶性を改善
する工程を行う例について図９を用いて説明する。
【００８４】まず、実施例１の工程に従って図２（Ｄ）
の状態を得る。そして、この状態でエキシマレーザー光
の照射を行い、ポリシリコンゲルマニウム領域２０７、
ポリシリコン領域２０８内に残存したアモルファス成分
を完全に結晶化する。
【００８５】また、ポリシリコンゲルマニウム領域２０
７、ポリシリコン領域２０８の結晶粒内の欠陥等もレー
ザー光照射による熱エネルギーによって消滅し、非常に
高い結晶性を有するポリシリコンゲルマニウム領域９０
１及びポリシリコン領域９０２を得ることができる。
【００８６】なお、本実施例の構成は実施例１に限らず
実施例２〜５のいずれの場合においても適用することが
できる。即ちファーネスアニールで結晶化工程を行った
後でレーザー光を照射して結晶性を改善するという構成
になれば良い。
【００８７】〔実施例７〕本実施例では実施例１の結晶
化に際して利用した触媒元素（ニッケル）を結晶化工程
の後でゲッタリングして除去する工程を加えた場合の例
について図１０を用いて説明する。
【００８８】まず、実施例１の工程に従って図２（Ｄ）
の状態を得る。ただし、本実施例では基板として耐熱性
の高い石英基板、セラミックス基板、セラミックスガラ
ス基板、シリコン基板などを用いる必要がある。
【００８９】そして、ハロゲン元素を含む酸化性雰囲気
中で９５０℃３０ｍｉｎの加熱処理を行う。この工程で
はハロゲン元素によってシリコン膜中に残存するニッケ
ルがゲッタリングされ、揮発性ガスとなって除去され
る。なお、このゲッタリング工程のさらに詳細な説明は
本出願人による特開平９−３１２２６０号公報を参照す
ると良い。（図１０）
【００９０】この工程を行うことでポリシリコンゲルマ
ニウム領域とポリシリコン領域とでなるシリコン膜中か
ら金属元素であるニッケルが除去され、ＴＦＴ特性に影
響しうる不安定要素を排除することができる。
【００９１】即ち、膜中のニッケル濃度を徹底的に低く
したポリシリコンゲルマニウム領域９０１とポリシリコ
ン領域９０２を得ることが可能となる。
【００９２】また、本実施例のゲッタリング工程は代表
的には８００〜１１００℃の温度で行われるため、シリ
コン膜中の個々の結晶粒に含まれる欠陥（積層欠陥や転
位欠陥等）を効果的に消滅させることができる。特に、
熱酸化膜の形成が欠陥の消滅に大きく寄与することが知
られており、本実施例の場合、熱酸化膜９０３の形成に
伴って結晶粒内の欠陥が大幅に低減されている。
【００９３】また、下地膜との密着性を高める効果も持
つので、シリコン膜を冷却する際に再び結晶粒内に欠陥
が発生する様なことを防ぐことができる。
【００９４】さらに、こうして形成されたシリコン膜は
棒状または偏平棒状結晶の集合体から構成され、個々の
棒状結晶が形成する結晶粒界では、異なる結晶粒間で９
０％以上の結晶格子に連続性が見られるという特徴があ
る。
【００９５】即ち、結晶粒界付近を高解像度ＴＥＭで観
察した際に結晶の格子縞が結晶粒界を横切っても連続性
を保ち、非常に整合性の高い格子結合を実現しているこ
とが確認されている。これはニッケルを用いて結晶化さ
せたシリコン膜に特有の結晶構造であり、本実施例のシ
リコン膜はそれに加えて結晶粒内の欠陥が低減されてい
るため極めて単結晶に近い、実質的に単結晶と見なせる
膜となっている。
【００９６】こうして触媒元素のゲッタリング工程を行
った後にシリコン膜をパターニングして活性層を形成す
る。後は実施例１の工程に従ってアクティブマトリクス
型液晶表示装置を作製すれば良い。
【００９７】本実施例の構成によれば、ポリシリコンゲ
ルマニウム膜及びポリシリコン膜の結晶性を飛躍的に高
めることが可能となるため、さらに高性能なアクティブ
マトリクス型液晶表示装置を実現することができる。
【００９８】〔実施例８〕本実施例では、実施例７とは
異なる手段でニッケルをゲッタリングして除去する構成
について図１１を用いて説明する。
【００９９】まず、実施例１の工程に従って図２（Ｄ）
の状態を得る。次に、酸化シリコン膜を成膜して開口部
を設け、マスク絶縁膜１１を形成する。マスク絶縁膜１
１を形成したら、１５族から選ばれた元素（代表的には
リン）を添加して、リン添加領域１２を形成する。（図
１１（Ａ））
【０１００】リン添加領域１２を形成したら、次に６０
０℃１２ｈｒの加熱処理を行い、ポリシリコンゲルマニ
ウム領域及びポリシリコン領域に残存するニッケルをリ
ン添加領域１２にゲッタリングさせる。これはリンによ
る金属元素のゲッタリング効果を利用したものである。
【０１０１】この工程によって膜中からニッケルが除去
され、ニッケルを殆ど含まないポリシリコンゲルマニウ
ム領域１３及びポリシリコン領域１４が形成される。な
お、実際には 1×1015〜 1×1016atoms/cm3 程度のニッ
ケルが残るがＴＦＴ特性に影響を与えない。
【０１０２】後は、マスク絶縁膜１１を除去した後に実
施例１の工程に従ってアクティブマトリクス型液晶表示
装置を実現することができる。
【０１０３】また、本実施例に示した様なリンによるゲ
ッタリング工程を行った後で８００〜１１００℃の熱処
理工程（熱酸化膜の形成工程など）を入れると、下地膜
とシリコン膜との密着性が高まる上、結晶粒内の欠陥が
低減又は消滅するので非常に結晶性の高いシリコン膜を
得ることができる。
【０１０４】〔実施例９〕本実施例では実施例１に示し
た構成のアクティブマトリクス型液晶表示装置とは異な
り、ＩＣと複合化させたハイブリッドアクティブマトリ
クス型液晶表示装置とした場合の例について説明する。
【０１０５】本実施例のアクティブマトリクス型液晶表
示装置の構成を図１２に示す。図１２において２１はア
クティブマトリクス基板であり、画素マトリクス回路２
２、ソースドライバー回路２３、ゲイトドライバー回路
２４が形成されている。また、２５は対向基板、２６は
ＦＰＣである。
【０１０６】本実施例の特徴が、ＦＰＣ２６を取り付け
る面を利用してＩＣチップ２７、２８が取り付けられて
いる点である。これらのＩＣチップはビデオ信号の処理
回路、タイミングパルス発生回路、γ補正回路、メモリ
回路、演算回路など、様々な回路をシリコン基板上に形
成して構成される。図１２では２個取り付けられている
が、１個でも良いし、さらに複数個であっても良い。
【０１０７】〔実施例１０〕実施例１〜８に示した構成
はアクティブマトリクス型液晶表示装置に限らず、ドラ
イバー回路とマトリクス回路とを同一基板上に有する様
々な電気光学装置に適用することができる。その様な電
気光学装置としてはＥＬ（エレクトロルミネッセンス）
表示装置やイメージセンサ等を挙げることができる。
【０１０８】また、本願発明の基本的な思想は、高速動
作特性を重視する部分のＴＦＴにはポリシリコンゲルマ
ニウム膜を用い、それ以外のさほど高速動作特性が重視
されない部分のＴＦＴにはポリシリコン膜またはアモル
ファスシリコン膜を用いるという点にある。
【０１０９】従って、本願発明の適用される用途は電気
光学装置に限定されるものではなく、ＩＣチップで構成
されるマイクロプロセッサの様な演算処理回路、携帯機
器の入出力信号を扱う高周波モジュール（ＭＭＩＣな
ど）といった半導体回路においても同様に適用できる。
【０１１０】〔実施例１１〕実施例１〜１０に示したア
クティブマトリクス型の電気光学装置や半導体回路は様
々な電子機器のディスプレイ、信号演算回路として利用
される。なお、本実施例に挙げる電子機器とは、電気光
学装置や半導体回路を部品として搭載した製品と定義す
る。
【０１１１】その様な電子機器としては、ビデオカメ
ラ、スチルカメラ、プロジェクター、プロジェクション
ＴＶ、ヘッドマウントディスプレイ、カーナビゲーショ
ン、パーソナルコンピュータ（ノート型を含む）、携帯
情報端末（モバイルコンピュータ、携帯電話等）などが
挙げられる。それらの一例を図１３に示す。
【０１１２】図１３（Ａ）は携帯電話であり、本体２０
０１、音声出力部２００２、音声入力部２００３、表示
装置２００４、操作スイッチ２００５、アンテナ２００
６で構成される。本願発明は音声出力部２００２、音声
入力部２００３、表示装置２００４に適用することがで
きる。
【０１１３】図１２（Ｂ）はビデオカメラであり、本体
２１０１、表示装置２１０２、音声入力部２１０３、操
作スイッチ２１０４、バッテリー２１０５、受像部２１
０６で構成される。本願発明は表示装置２１０２、音声
入力部２１０３に適用することができる。
【０１１４】図１３（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示装置２２０５で構成される。本願発明は受像部２２０
３、表示装置２２０５等に適用することができる。
【０１１５】図１２（Ｄ）はヘッドマウントディスプレ
イであり、本体２３０１、表示装置２３０２、バンド部
２３０３で構成される。本発明は表示装置２３０２に適
用することができる。
【０１１６】図１３（Ｅ）はリア型プロジェクターであ
り、本体２４０１、光源２４０２、表示装置２４０３、
偏光ビームスプリッタ２４０４、リフレクター２４０
５、２４０６、スクリーン２４０７で構成される。本発
明は表示装置２４０３に適用することができる。
【０１１７】図１４（Ｆ）はフロント型プロジェクター
であり、本体２５０１、光源２５０２、表示装置２５０
３、光学系２５０４、スクリーン２５０５で構成され
る。本発明は表示装置２５０３に適用することができ
る。
【０１１８】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、他にも電光掲示盤、宣伝公告用ディスプレ
イなどにも活用することができる。
【０１１９】
【発明の効果】本願発明の構成とすることで、特に高速
動作特性を必要とする領域のみにポリシリコンゲルマニ
ウム膜を用いたＴＦＴを形成し、所望の動作性能を有す
る回路を構成することができる。
【０１２０】この様に同一基板上にポリシリコンゲルマ
ニウム膜とポリシリコン膜（またはアモルファスシリコ
ン膜）とを混在させることで、回路が必要とするＴＦＴ
特性に適した活性層を、実施者が選択的に形成すること
ができる。
【図面の簡単な説明】
【図１】 アクティブマトリクス基板の外観を示す
図。
【図２】 ＴＦＴの作製工程を示す図。
【図３】 ＴＦＴの作製工程を示す図。
【図４】 アクティブマトリクス型液晶表示装置の外
観を示す図。
【図５】 ＴＦＴの作製工程を示す図。
【図６】 ＴＦＴの作製工程を示す図。
【図７】 ＴＦＴの作製工程を示す図。
【図８】 ＴＦＴの作製工程を示す図。
【図９】 ＴＦＴの作製工程を示す図。
【図１０】 ＴＦＴの作製工程を示す図。
【図１１】 ＴＦＴの作製工程を示す図。
【図１２】 アクティブマトリクス型液晶表示装置の外
観を示す図。
【図１３】 電子機器の一例を示す図。

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】シリコンゲルマニウム（Ｓｉ1-X Ｇｅx ：
    ただし０＜Ｘ＜１）からなる活性層を含むＴＦＴとシリ
    コン（Ｓｉ）からなる活性層を含むＴＦＴとを同一基板
    上に有することを特徴とする半導体装置。
  2. 【請求項２】シリコンゲルマニウム（Ｓｉ1-X Ｇｅx ：
    ただし０＜Ｘ＜１）からなる活性層を含むＴＦＴとシリ
    コン（Ｓｉ）からなる活性層を含むＴＦＴとを同一基板
    上に有し、前記シリコンゲルマニウムからなる活性層を
    含むＴＦＴはＣＭＯＳ回路を構成していることを特徴と
    する半導体装置。
  3. 【請求項３】シリコンゲルマニウム（Ｓｉ1-X Ｇｅx ：
    ただし０＜Ｘ＜１）からなる活性層を含むＴＦＴとシリ
    コン（Ｓｉ）からなる活性層を含むＴＦＴとを同一基板
    上に有し、前記シリコンゲルマニウムからなる活性層を
    含むＴＦＴでドライバー回路が構成され、前記シリコン
    からなる活性層を含むＴＦＴで画素マトリクス回路が構
    成されていることを特徴とする半導体装置。
  4. 【請求項４】請求項１乃至請求項３において、前記シリ
    コンゲルマニウムはポリシリコンゲルマニウムであり、
    前記シリコンはポリシリコンであることを特徴とする半
    導体装置。
  5. 【請求項５】請求項１乃至請求項３において、前記シリ
    コンゲルマニウムはポリシリコンゲルマニウムであり、
    前記シリコンはアモルファスシリコンであることを特徴
    とする半導体装置。
  6. 【請求項６】請求項１乃至請求項３において、前記シリ
    コンゲルマニウムからなる活性層中にはニッケルが 1×
    1015〜 5×1019atoms/cm3 の濃度で存在していることを
    特徴とする半導体装置。
  7. 【請求項７】絶縁表面を有する基板上にアモルファスシ
    リコン膜を形成する工程と、 前記アモルファスシリコン膜の一部にゲルマニウムを添
    加する工程と、 前記アモルファスシリコン膜の表面に当該アモルファス
    シリコン膜の結晶化を助長する触媒元素を添加または保
    持する工程と、 加熱処理により前記アモルファスシリコン膜を結晶化す
    る工程と、 を有することを特徴とする半導体装置の作製方法。
  8. 【請求項８】絶縁表面を有する基板上にアモルファスシ
    リコン膜を形成する工程と、 前記アモルファスシリコン膜上の一部にゲルマニウム膜
    を形成する工程と、 前記アモルファスシリコン膜の表面に当該アモルファス
    シリコン膜の結晶化を助長する触媒元素を添加または保
    持する工程と、 加熱処理により前記アモルファスシリコン膜を結晶化す
    る工程と、 を有することを特徴とする半導体装置の作製方法。
  9. 【請求項９】請求項７または請求項８において、前記触
    媒元素とはニッケル、コバルト、鉄、銅、パラジウム、
    白金、金、インジウムから選ばれた一種または複数種の
    元素であることを特徴とする半導体装置の作製方法。
  10. 【請求項１０】請求項７または請求項８において、前記
    加熱処理は５５０〜６５０℃の温度範囲で行われること
    を特徴とする半導体装置の作製方法。
  11. 【請求項１１】絶縁表面を有する基板上にアモルファス
    シリコン膜を形成する工程と、 前記アモルファスシリコン膜上の一部に絶縁膜を形成す
    る工程と、 前記アモルファスシリコン膜及び前記絶縁膜を覆ってゲ
    ルマニウム膜を形成する工程と、 加熱処理により前記アモルファスシリコン膜のうち、少
    なくとも前記ゲルマニウム膜と接した部分を結晶化する
    工程と、 を有することを特徴とする半導体装置の作製方法。
  12. 【請求項１２】請求項１１において、前記加熱処理は５
    ００〜５５０℃の温度範囲で行われることを特徴とする
    半導体装置の作製方法。
JP07131198A 1998-03-05 1998-03-05 半導体装置の作製方法 Expired - Fee Related JP3980159B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP07131198A JP3980159B2 (ja) 1998-03-05 1998-03-05 半導体装置の作製方法
US09/262,657 US6759677B1 (en) 1998-03-05 1999-03-04 Semiconductor device and method for manufacturing same
US10/882,790 US7118994B2 (en) 1998-03-05 2004-07-01 Semiconductor device and method for manufacturing same
US11/519,514 US7678624B2 (en) 1998-03-05 2006-09-12 Semiconductor device and method for manufacturing same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP07131198A JP3980159B2 (ja) 1998-03-05 1998-03-05 半導体装置の作製方法

Publications (2)

Publication Number Publication Date
JPH11251600A true JPH11251600A (ja) 1999-09-17
JP3980159B2 JP3980159B2 (ja) 2007-09-26

Family

ID=13456953

Family Applications (1)

Application Number Title Priority Date Filing Date
JP07131198A Expired - Fee Related JP3980159B2 (ja) 1998-03-05 1998-03-05 半導体装置の作製方法

Country Status (2)

Country Link
US (3) US6759677B1 (ja)
JP (1) JP3980159B2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001296552A (ja) * 2000-04-13 2001-10-26 Mitsubishi Electric Corp 半導体装置、液晶表示装置、半導体装置の製造方法および液晶表示装置の製造方法
EP1396876A2 (en) * 2002-08-07 2004-03-10 Sharp Kabushiki Kaisha Method for transferring a semiconductor thin film on a flexible substrate
KR100759555B1 (ko) 2005-06-24 2007-09-18 삼성에스디아이 주식회사 평판 표시장치 및 그 제조 방법
KR100783224B1 (ko) * 2000-05-30 2007-12-06 가부시키가이샤 히타치세이사쿠쇼 박막 반도체 집적회로장치, 그것을 이용한 화상 표시장치및 그 제조방법
US7732824B2 (en) 2000-02-22 2010-06-08 Semiconductor Energy Laboratory Co., Ltd. Self-light-emitting device and method of manufacturing the same
US7838883B2 (en) 1999-09-30 2010-11-23 Semiconductor Energy Laboratory Co., Ltd. Organic electroluminescent display device

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6855584B2 (en) * 2001-03-29 2005-02-15 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JP4854866B2 (ja) * 2001-04-27 2012-01-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW550648B (en) * 2001-07-02 2003-09-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
US6882010B2 (en) * 2002-10-03 2005-04-19 Micron Technology, Inc. High performance three-dimensional TFT-based CMOS inverters, and computer systems utilizing such novel CMOS inverters
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
GB0718602D0 (en) 2007-05-16 2007-10-31 Seereal Technologies Sa Holograms
US8218211B2 (en) 2007-05-16 2012-07-10 Seereal Technologies S.A. Holographic display with a variable beam deflection
JP5395415B2 (ja) 2007-12-03 2014-01-22 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
JP5527966B2 (ja) * 2007-12-28 2014-06-25 株式会社半導体エネルギー研究所 薄膜トランジスタ
US20100224878A1 (en) 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
FR3014244B1 (fr) * 2013-11-29 2018-05-25 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede ameliore de realisation d'un substrat semi-conducteur contraint sur isolant

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0682818A (ja) * 1992-08-28 1994-03-25 Sharp Corp アクティブマトリクス基板およびその製造方法
JPH09266313A (ja) * 1996-03-28 1997-10-07 Sharp Corp 半導体装置およびその製造方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5859443A (en) 1980-06-30 1999-01-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US4891074A (en) * 1980-11-13 1990-01-02 Energy Conversion Devices, Inc. Multiple cell photoresponsive amorphous alloys and devices
US4357179A (en) * 1980-12-23 1982-11-02 Bell Telephone Laboratories, Incorporated Method for producing devices comprising high density amorphous silicon or germanium layers by low pressure CVD technique
JPS6249672A (ja) * 1985-08-29 1987-03-04 Sumitomo Electric Ind Ltd アモルフアス光起電力素子
US5032193A (en) * 1986-01-21 1991-07-16 Energy Conversion Devices, Inc. Method of making synthetically engineered materials
US5250818A (en) * 1991-03-01 1993-10-05 Board Of Trustees Of Leland Stanford University Low temperature germanium-silicon on insulator thin-film transistor
JP3507072B2 (ja) * 1991-07-16 2004-03-15 セイコーエプソン株式会社 化学気相推積装置及び半導体膜形成方法と薄膜半導体装置の製造方法
US5424244A (en) 1992-03-26 1995-06-13 Semiconductor Energy Laboratory Co., Ltd. Process for laser processing and apparatus for use in the same
JP3144032B2 (ja) * 1992-03-30 2001-03-07 ソニー株式会社 薄膜トランジスタ及びその製造方法
US5371035A (en) * 1993-02-01 1994-12-06 Motorola Inc. Method for forming electrical isolation in an integrated circuit device
KR0171923B1 (ko) 1993-02-15 1999-02-01 순페이 야마자끼 반도체장치 제작방법
TW241377B (ja) 1993-03-12 1995-02-21 Semiconductor Energy Res Co Ltd
KR100186886B1 (ko) 1993-05-26 1999-04-15 야마자끼 승페이 반도체장치 제작방법
KR100355938B1 (ko) 1993-05-26 2002-12-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치제작방법
JPH06349735A (ja) * 1993-06-12 1994-12-22 Semiconductor Energy Lab Co Ltd 半導体装置
US5594569A (en) 1993-07-22 1997-01-14 Semiconductor Energy Laboratory Co., Ltd. Liquid-crystal electro-optical apparatus and method of manufacturing the same
TW264575B (ja) 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
JPH07131030A (ja) * 1993-11-05 1995-05-19 Sony Corp 表示用薄膜半導体装置及びその製造方法
TW299897U (en) 1993-11-05 1997-03-01 Semiconductor Energy Lab A semiconductor integrated circuit
US5587329A (en) 1994-08-24 1996-12-24 David Sarnoff Research Center, Inc. Method for fabricating a switching transistor having a capacitive network proximate a drift region
US5915174A (en) 1994-09-30 1999-06-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for producing the same
JP3778456B2 (ja) 1995-02-21 2006-05-24 株式会社半導体エネルギー研究所 絶縁ゲイト型薄膜半導体装置の作製方法
US5736431A (en) * 1995-02-28 1998-04-07 Semiconductor Energy Laboratory Co., Ltd. Method for producing thin film solar battery
TW448584B (en) 1995-03-27 2001-08-01 Semiconductor Energy Lab Semiconductor device and a method of manufacturing the same
US5977559A (en) 1995-09-29 1999-11-02 Semiconductor Energy Laboratory Co., Ltd. Thin-film transistor having a catalyst element in its active regions
JP3729955B2 (ja) 1996-01-19 2005-12-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3983334B2 (ja) 1997-02-20 2007-09-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4401448B2 (ja) * 1997-02-24 2010-01-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6617648B1 (en) * 1998-02-25 2003-09-09 Semiconductor Energy Laboratory Co., Ltd. Projection TV
JP4588167B2 (ja) * 2000-05-12 2010-11-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2002083974A (ja) * 2000-06-19 2002-03-22 Semiconductor Energy Lab Co Ltd 半導体装置
JP4358998B2 (ja) * 2001-02-01 2009-11-04 株式会社日立製作所 薄膜トランジスタ装置およびその製造方法
US6380590B1 (en) 2001-02-22 2002-04-30 Advanced Micro Devices, Inc. SOI chip having multiple threshold voltage MOSFETs by using multiple channel materials and method of fabricating same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0682818A (ja) * 1992-08-28 1994-03-25 Sharp Corp アクティブマトリクス基板およびその製造方法
JPH09266313A (ja) * 1996-03-28 1997-10-07 Sharp Corp 半導体装置およびその製造方法

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7838883B2 (en) 1999-09-30 2010-11-23 Semiconductor Energy Laboratory Co., Ltd. Organic electroluminescent display device
US9853235B2 (en) 1999-09-30 2017-12-26 Semiconductor Energy Laboratory Co., Ltd. Organic electroluminescent display device
US8772766B2 (en) 1999-09-30 2014-07-08 Semiconductor Energy Laboratory Co., Ltd. Organic electroluminescent display device
US8426876B2 (en) 1999-09-30 2013-04-23 Semiconductor Energy Laboratory Co., Ltd. Organic electroluminescent display device
US7732824B2 (en) 2000-02-22 2010-06-08 Semiconductor Energy Laboratory Co., Ltd. Self-light-emitting device and method of manufacturing the same
US8158992B2 (en) 2000-02-22 2012-04-17 Semiconductor Energy Laboratory Co., Ltd. Self-light-emitting device and method of manufacturing the same
US9293513B2 (en) 2000-02-22 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Self-light-emitting device comprising protective portions on a pixel electrode
US9793328B2 (en) 2000-02-22 2017-10-17 Semiconductor Energy Laboratory Co., Ltd. Self-light-emitting device
JP2001296552A (ja) * 2000-04-13 2001-10-26 Mitsubishi Electric Corp 半導体装置、液晶表示装置、半導体装置の製造方法および液晶表示装置の製造方法
KR100783224B1 (ko) * 2000-05-30 2007-12-06 가부시키가이샤 히타치세이사쿠쇼 박막 반도체 집적회로장치, 그것을 이용한 화상 표시장치및 그 제조방법
US6908834B2 (en) 2002-08-07 2005-06-21 Sharp Kabushiki Kaisha Semiconductor device production method and semiconductor device
EP1396876A3 (en) * 2002-08-07 2004-10-27 Sharp Kabushiki Kaisha Method for transferring a semiconductor thin film on a flexible substrate
EP1396876A2 (en) * 2002-08-07 2004-03-10 Sharp Kabushiki Kaisha Method for transferring a semiconductor thin film on a flexible substrate
KR100759555B1 (ko) 2005-06-24 2007-09-18 삼성에스디아이 주식회사 평판 표시장치 및 그 제조 방법

Also Published As

Publication number Publication date
US7118994B2 (en) 2006-10-10
US20070010075A1 (en) 2007-01-11
US20040235275A1 (en) 2004-11-25
JP3980159B2 (ja) 2007-09-26
US6759677B1 (en) 2004-07-06
US7678624B2 (en) 2010-03-16

Similar Documents

Publication Publication Date Title
US7678624B2 (en) Semiconductor device and method for manufacturing same
KR100583346B1 (ko) 반도체 장치 및 그 제조 방법
KR100506378B1 (ko) 반도체장치의제조방법
US6147667A (en) Semiconductor device
US6639244B1 (en) Semiconductor device and method of fabricating the same
US6369410B1 (en) Semiconductor device and method of manufacturing the semiconductor device
US8558241B2 (en) Semiconductor device and fabrication method thereof
JP3402400B2 (ja) 半導体集積回路の作製方法
US6160268A (en) Semiconductor device and manufacturing method thereof
US5923961A (en) Method of making an active matrix type display
JP2001051292A (ja) 半導体装置および半導体表示装置
KR19990030172A (ko) 반도체 장치 및 그 제조 방법
JPH10294280A (ja) 半導体薄膜および半導体装置
US6337235B1 (en) Semiconductor device and manufacturing method thereof
JP2000174282A (ja) 半導体装置
JPH11112002A (ja) 半導体装置およびその製造方法
JP2000002890A (ja) 反射型半導体表示装置
JP3109570B2 (ja) 半導体装置作製方法
JP4236716B2 (ja) 半導体装置
JPH11330478A (ja) 半導体装置の作製方法
JP3942878B2 (ja) 半導体装置の作製方法
JP3942701B2 (ja) 表示装置の作製方法
JPH11261076A (ja) 半導体装置およびその作製方法
JPH1187733A (ja) 半導体装置の作製方法
JP4190612B2 (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050304

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050304

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070420

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070424

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070605

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070626

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070627

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100706

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100706

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100706

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110706

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110706

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110706

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120706

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120706

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120706

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120706

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130706

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130706

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees