JPH11202026A - 不良解析手法 - Google Patents
不良解析手法Info
- Publication number
- JPH11202026A JPH11202026A JP10004489A JP448998A JPH11202026A JP H11202026 A JPH11202026 A JP H11202026A JP 10004489 A JP10004489 A JP 10004489A JP 448998 A JP448998 A JP 448998A JP H11202026 A JPH11202026 A JP H11202026A
- Authority
- JP
- Japan
- Prior art keywords
- test
- lsi
- pattern
- failure
- patterns
- Prior art date
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- Pending
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 BIST(Built-In Self-Test:組み込み自
己テスト)方式によるLSIの診断にお いて、不良解
析に必用な故障位置の指摘を可能にする。 【解決手段】 RPG(Randam Pattern Generater)が
生成する擬似乱数パターンをk個のブロックに分割し、
ブロック単位にSA(signature Analizer)の出力価を
期待符号と比較判定することにより、回路内の故障の存
在位置を絞りこむ。その後に故障を含むブロックについ
てのみ、全テストパターンの実行結果を取り込み、これ
を故障位置指摘シミュレータに入力し、故障位置を特定
する。
己テスト)方式によるLSIの診断にお いて、不良解
析に必用な故障位置の指摘を可能にする。 【解決手段】 RPG(Randam Pattern Generater)が
生成する擬似乱数パターンをk個のブロックに分割し、
ブロック単位にSA(signature Analizer)の出力価を
期待符号と比較判定することにより、回路内の故障の存
在位置を絞りこむ。その後に故障を含むブロックについ
てのみ、全テストパターンの実行結果を取り込み、これ
を故障位置指摘シミュレータに入力し、故障位置を特定
する。
Description
【0001】
【発明の属する技術分野】本発明はLSIチップの良/
不良を判定する診断手法として、近年各社で実施されて
いるBIST方式における不良解析の手法に関する工夫
である。
不良を判定する診断手法として、近年各社で実施されて
いるBIST方式における不良解析の手法に関する工夫
である。
【0002】
【従来の技術】図1にLSI診断方式の原理を示す。例
えば図に示すような簡単な被テスト回路がある場合、ノ
ードA,B,C,D,E,Fにはそれぞれ0スタック故
障、1スタック故障の存在する可能性があり、A,B,
C,Dに入力する0/1パターンにより、出力F側から
それを観測することができる。例えばA=B=C=D=
0なるテスト#1を入力した場合、回路内に特に故障が
ない場合、E=1、F=0となるはずである。ところが
Eの0スタック故障又はFの1スタック故障が存在する
場合、Fからの出力値は1になり、故障の存在を認識で
きる。ところがそれ以外の故障ではいずれもFの出力が
0のままであり、故障の存在を認識できない。
えば図に示すような簡単な被テスト回路がある場合、ノ
ードA,B,C,D,E,Fにはそれぞれ0スタック故
障、1スタック故障の存在する可能性があり、A,B,
C,Dに入力する0/1パターンにより、出力F側から
それを観測することができる。例えばA=B=C=D=
0なるテスト#1を入力した場合、回路内に特に故障が
ない場合、E=1、F=0となるはずである。ところが
Eの0スタック故障又はFの1スタック故障が存在する
場合、Fからの出力値は1になり、故障の存在を認識で
きる。ところがそれ以外の故障ではいずれもFの出力が
0のままであり、故障の存在を認識できない。
【0003】即ちテスト#1のパターンではEの0スタ
ック故障とFの1スタック故障が検出可能である。同様
にテスト#2ではFの1スタック故障のみが検出可能。
以後テスト#16までの検出可能/不可能な故障は図1
中の真理値表に示す通リとなる。
ック故障とFの1スタック故障が検出可能である。同様
にテスト#2ではFの1スタック故障のみが検出可能。
以後テスト#16までの検出可能/不可能な故障は図1
中の真理値表に示す通リとなる。
【0004】しかし、この回路の全ノードの故障を検出
するには16パターン全てを使用する必要はなく、例え
ば表中にY1で示した5パターンだけを使用すれば故障検
出率は100%になる。このように被テスト回路の診断
では、各ノードに故障を仮定し、それを狙い撃ちしたテ
ストパターンをDA技術で抽出して使用する「stored方
式」が多用される。被テスト回路が複雑化するに従い、
故障検出率100%を達成するために必用なテストパタ
ーン数は膨大になるため、一般には95%程度の検出率
を保証するパターンを使用することになる。
するには16パターン全てを使用する必要はなく、例え
ば表中にY1で示した5パターンだけを使用すれば故障検
出率は100%になる。このように被テスト回路の診断
では、各ノードに故障を仮定し、それを狙い撃ちしたテ
ストパターンをDA技術で抽出して使用する「stored方
式」が多用される。被テスト回路が複雑化するに従い、
故障検出率100%を達成するために必用なテストパタ
ーン数は膨大になるため、一般には95%程度の検出率
を保証するパターンを使用することになる。
【0005】また上記5パターンの実行結果から被テス
ト回路内の具体的な故障箇所を特定することを故障位置
指摘という。例えば図1の回路の場合、テスト#7がフ
ェイルすると「Y2」で示す3種の故障の可能性がある
が、テスト#11がパスすると、Eの0スタックとFの
1スタック不良は考えられないことになり、Aの1スタ
ック故障が検出される。このような解析は、一般に故障
位置指摘用のシミュレーションを実行することにより求
められる。
ト回路内の具体的な故障箇所を特定することを故障位置
指摘という。例えば図1の回路の場合、テスト#7がフ
ェイルすると「Y2」で示す3種の故障の可能性がある
が、テスト#11がパスすると、Eの0スタックとFの
1スタック不良は考えられないことになり、Aの1スタ
ック故障が検出される。このような解析は、一般に故障
位置指摘用のシミュレーションを実行することにより求
められる。
【0006】以上に示した原理を実現するためのテスタ
の入出力構成を図2に示す。被テストLSIの論理ファ
イル1を診断システム2に入力すれば、診断ファイル3
内には、上記原理に基づいて生成された入力パターン4
と期待値5が展開される。これらをテスタ6内に転送す
ると、それぞれ入力パターン7、期待値8に分けて格納
される。テストが開始されると、入力パターン7は被テ
ストLSI9の入力ピン10から内部の論理に印加され
る。
の入出力構成を図2に示す。被テストLSIの論理ファ
イル1を診断システム2に入力すれば、診断ファイル3
内には、上記原理に基づいて生成された入力パターン4
と期待値5が展開される。これらをテスタ6内に転送す
ると、それぞれ入力パターン7、期待値8に分けて格納
される。テストが開始されると、入力パターン7は被テ
ストLSI9の入力ピン10から内部の論理に印加され
る。
【0007】その後出力ピン11から現れたデータをテ
スタ6に取り込み、上記期待値8と比較判定され、その
結果が当該パターンのフェイル情報としてフェイルメモ
リ12内に格納される。これを全てのテストパターンに
ついて実施する。フェイルメモリ12はテスタチャネル
とテストパターンのマトリクスで表現されるため、テス
ト終了後にこれを読み返すことにより、どのパターンの
どのチャネルに接続されたピンで故障が検出されたかを
知ることができる。このためフェイルした被テストLS
Iの不良解析は容易であった。
スタ6に取り込み、上記期待値8と比較判定され、その
結果が当該パターンのフェイル情報としてフェイルメモ
リ12内に格納される。これを全てのテストパターンに
ついて実施する。フェイルメモリ12はテスタチャネル
とテストパターンのマトリクスで表現されるため、テス
ト終了後にこれを読み返すことにより、どのパターンの
どのチャネルに接続されたピンで故障が検出されたかを
知ることができる。このためフェイルした被テストLS
Iの不良解析は容易であった。
【0008】
【発明が解決しようとする課題】以上に述べたstored方
式による診断では、被テストLSIの集積度が向上しゲ
ート数が大規模化するに従い、診断に必用なデータ量は
増加する。今後1Mゲート規模の論理LSIが現れた場
合、テストパターン生成に要する時間は現実的ではなく
なり、またデータ量も一般的なテスタ内のバッファメモ
リには保持し切れなくなることが予想され、テストコス
ト上昇の大きな要因となる見込みである。
式による診断では、被テストLSIの集積度が向上しゲ
ート数が大規模化するに従い、診断に必用なデータ量は
増加する。今後1Mゲート規模の論理LSIが現れた場
合、テストパターン生成に要する時間は現実的ではなく
なり、またデータ量も一般的なテスタ内のバッファメモ
リには保持し切れなくなることが予想され、テストコス
ト上昇の大きな要因となる見込みである。
【0009】この問題を対策するための手法として近年
BIST方式が多用されるようになってきた。図3にB
IST方式の概要を述べる。この方式ではテストパター
ンの生成はDAではなく被テストLSI内部にあらかじ
め組み込まれたRPGが行うため、DAから大規模な診
断入力パターンを準備する必要はない。また出力データ
も全パターンをテスタ側に取り込むことはなく、被テス
トLSI内部にあらかじめ組み込まれたSAに逐次圧縮
された符号値を最終的な期待符号と比較するだけである
ため、DAから大規模な期待値パターンを準備する必要
もない。
BIST方式が多用されるようになってきた。図3にB
IST方式の概要を述べる。この方式ではテストパター
ンの生成はDAではなく被テストLSI内部にあらかじ
め組み込まれたRPGが行うため、DAから大規模な診
断入力パターンを準備する必要はない。また出力データ
も全パターンをテスタ側に取り込むことはなく、被テス
トLSI内部にあらかじめ組み込まれたSAに逐次圧縮
された符号値を最終的な期待符号と比較するだけである
ため、DAから大規模な期待値パターンを準備する必要
もない。
【0010】よって論理ファイル1を入力した診断シス
テム2から診断ファイル3に出力されるデータは、パタ
ーン数13、初期値14、期待符号15というわずかな
データだけでよい。これらをテスタ6内の16〜18に
取り込めば、テスト準備は完了する。テストが開始され
ると、初期値17が被テストLSI9内の上記RPG2
0に渡され、テスタ6から発生するクロックに従いRP
G20が擬似乱数を生成してこれを被テスト回路19に
印加する。被テスト回路19からの出力は逐次SA21
に取り込まれ、圧縮して保持される。
テム2から診断ファイル3に出力されるデータは、パタ
ーン数13、初期値14、期待符号15というわずかな
データだけでよい。これらをテスタ6内の16〜18に
取り込めば、テスト準備は完了する。テストが開始され
ると、初期値17が被テストLSI9内の上記RPG2
0に渡され、テスタ6から発生するクロックに従いRP
G20が擬似乱数を生成してこれを被テスト回路19に
印加する。被テスト回路19からの出力は逐次SA21
に取り込まれ、圧縮して保持される。
【0011】そして上記パターン数分を印加終了する
と、テスタ6はSA21の符号を読み出し、これを期待
符号18と比較することにより当該被テストLSIの良
/不良を判定する。以上に述べた方式では、DA側で準
備しテスタ内のバッファメモリに保持するデータ量はst
ored方式のそれに比べて大幅に削減されるが、RPGが
発生するテスタパターンは擬似乱数であり故障を狙い撃
ちしたものではないため、パターン数は増加することが
特徴である。
と、テスタ6はSA21の符号を読み出し、これを期待
符号18と比較することにより当該被テストLSIの良
/不良を判定する。以上に述べた方式では、DA側で準
備しテスタ内のバッファメモリに保持するデータ量はst
ored方式のそれに比べて大幅に削減されるが、RPGが
発生するテスタパターンは擬似乱数であり故障を狙い撃
ちしたものではないため、パターン数は増加することが
特徴である。
【0012】以上述べたように、BIST方式では良/
不良の判定を、SA内に圧縮して保持された最終符号に
より行うことを特徴としている。従ってstored方式のよ
うに各パターン毎に全パターン分の比較判定や、フェイ
ルメモリへの記録を行うことはできない。もしこれを実
現しようとすると、被テストLSI内の各ピンにパター
ン毎の比較・判定機構や、フェイルメモリを用意する必
要があり、チップエリアのオーバヘッドの大幅な増加を
招き、現実的ではない。つまりBIST方式は、チップ
の高集積化に伴う診断データ量増加を抑える効果がある
一方で、不良が存在する場合にその位置を特定するため
の解析に必用な詳細情報を入手する手段がなく、これを
対策するための工夫が大きな課題となっている。
不良の判定を、SA内に圧縮して保持された最終符号に
より行うことを特徴としている。従ってstored方式のよ
うに各パターン毎に全パターン分の比較判定や、フェイ
ルメモリへの記録を行うことはできない。もしこれを実
現しようとすると、被テストLSI内の各ピンにパター
ン毎の比較・判定機構や、フェイルメモリを用意する必
要があり、チップエリアのオーバヘッドの大幅な増加を
招き、現実的ではない。つまりBIST方式は、チップ
の高集積化に伴う診断データ量増加を抑える効果がある
一方で、不良が存在する場合にその位置を特定するため
の解析に必用な詳細情報を入手する手段がなく、これを
対策するための工夫が大きな課題となっている。
【0013】
【課題を解決するための手段】図4に、BIST手法を
用いた場合の不良解析手法を示す。図中(A)はRPG
が生成する擬似乱数パターンであり、横方向がテスタC
H#、縦方向がパターン#である。このパターンをパタ
ーン#1から順にnまで被テスト回路に印加したときに
図中(a),(b),,(c)でフェイルが発生したと
すると、上記BIST方式の原理に従えば、テスタは全
パターンの印加終了後に初めてSAを読み出し、これが
期待符号と異なることにより、どこかに故障が存在する
ことを認識できる。選別工程のように不良箇所を特定す
る必要が無い場合は、本チップは不良とみなしてはじき
出せばよいが、LSI設計者による不良解析の場合はこ
れだけでは詳細な情報が入手できない。この場合は図中
(B)に示すように2回目のテストを行う。
用いた場合の不良解析手法を示す。図中(A)はRPG
が生成する擬似乱数パターンであり、横方向がテスタC
H#、縦方向がパターン#である。このパターンをパタ
ーン#1から順にnまで被テスト回路に印加したときに
図中(a),(b),,(c)でフェイルが発生したと
すると、上記BIST方式の原理に従えば、テスタは全
パターンの印加終了後に初めてSAを読み出し、これが
期待符号と異なることにより、どこかに故障が存在する
ことを認識できる。選別工程のように不良箇所を特定す
る必要が無い場合は、本チップは不良とみなしてはじき
出せばよいが、LSI設計者による不良解析の場合はこ
れだけでは詳細な情報が入手できない。この場合は図中
(B)に示すように2回目のテストを行う。
【0014】このときは全テストパターンをk個に等分
割し、Gr#1,2,・・・,kとし、テスタ側には各
Grのパターン印加終了毎のSA期待符号を用意する。
この状態でまずGr#1のパターンを印加し、終了後に
SA値を読み出して期待符号と比較判定する。Gr#1
のパターンではフェイルは発生しないため、引き続きG
r#2のパターンを印加すると、ここでは(a)(b)
の2ヶ所にフェイルが含まれるため、パターン印加終了
後にSA値を期待値と比較判定することにより、Gr#
2にはをフェイルパターンが含まれることを認識でき
る。
割し、Gr#1,2,・・・,kとし、テスタ側には各
Grのパターン印加終了毎のSA期待符号を用意する。
この状態でまずGr#1のパターンを印加し、終了後に
SA値を読み出して期待符号と比較判定する。Gr#1
のパターンではフェイルは発生しないため、引き続きG
r#2のパターンを印加すると、ここでは(a)(b)
の2ヶ所にフェイルが含まれるため、パターン印加終了
後にSA値を期待値と比較判定することにより、Gr#
2にはをフェイルパターンが含まれることを認識でき
る。
【0015】この判定結果に基き「Gr#2」を記録し
ておく。この段階でSAは期待符号とは異なった状態に
なっているため、テスタからSAに期待符号を書き込
み、あたかもフェイルは発生しなかったかのような状態
にしてからGr#3のパターン印加に進む。このように
して以下同様にGr#毎にパターン印加とSA値の判定
を繰り返しながら、フェイルの発生するGr#を記録し
ていく。
ておく。この段階でSAは期待符号とは異なった状態に
なっているため、テスタからSAに期待符号を書き込
み、あたかもフェイルは発生しなかったかのような状態
にしてからGr#3のパターン印加に進む。このように
して以下同様にGr#毎にパターン印加とSA値の判定
を繰り返しながら、フェイルの発生するGr#を記録し
ていく。
【0016】Gr#kまで終了して第2回目のテストを
終了する。以上の手順により、この例の場合は「Gr#
2」と「Gr#(kー1)」が記録される。
終了する。以上の手順により、この例の場合は「Gr#
2」と「Gr#(kー1)」が記録される。
【0017】その後(c)に示す第3回目のテストで
は、Gr#2とGr#(k−1)だけをテストする。ま
ずGr#1終了時点のSA期待符号をテスタからSAに
書き込み、Gr#2のテストを開始する。このときはテ
スタが各パターン毎に、SAで圧縮される前の出力ラッ
チを読み出し、これをフェイルメモリに格納するため、
Gr#2の全てのパターンを実行した結果がフェイルメ
モリに入る。これを回収すると、次に同様の手順でGr
#(k−1)についても全パターンの実行結果を回収す
ることができる。つまりGr#2とGr#(k−1)に
ついてはフェイルを含む情報が、それ以外のGrについ
ては「パス」という情報がそろうため、これを故障位置
指摘用シミュレータに入力すれば、被テスト回路内の故
障位置を具体的に知ることができる。
は、Gr#2とGr#(k−1)だけをテストする。ま
ずGr#1終了時点のSA期待符号をテスタからSAに
書き込み、Gr#2のテストを開始する。このときはテ
スタが各パターン毎に、SAで圧縮される前の出力ラッ
チを読み出し、これをフェイルメモリに格納するため、
Gr#2の全てのパターンを実行した結果がフェイルメ
モリに入る。これを回収すると、次に同様の手順でGr
#(k−1)についても全パターンの実行結果を回収す
ることができる。つまりGr#2とGr#(k−1)に
ついてはフェイルを含む情報が、それ以外のGrについ
ては「パス」という情報がそろうため、これを故障位置
指摘用シミュレータに入力すれば、被テスト回路内の故
障位置を具体的に知ることができる。
【0018】即ち、上に示したように、BIST方式に
よる診断であっても、故障位置の指摘が可能となる。
よる診断であっても、故障位置の指摘が可能となる。
【0019】
【発明の実施の形態】図5は本発明を実施するためのL
SIテスタの構成を示すブロック図である。図5におい
て30はLSIテスタ本体であり、このテスタ本体30
はホストコンピュータ31に結合され、さらにパフォー
マンスボード46を介して被テストLSI47に結合さ
れることによって当該被テストLSI47のテストを可
能とする。被テストLSI47には被テストLSI19
の他に、これに対して擬似乱数パターンを生成・入力す
るためのRPG20と、被テストLSI19からの出力
データを蓄積するSA21が存在する。テストの制御は
ホストコンピュータ31に接続された制御用画面32か
ら行われる。
SIテスタの構成を示すブロック図である。図5におい
て30はLSIテスタ本体であり、このテスタ本体30
はホストコンピュータ31に結合され、さらにパフォー
マンスボード46を介して被テストLSI47に結合さ
れることによって当該被テストLSI47のテストを可
能とする。被テストLSI47には被テストLSI19
の他に、これに対して擬似乱数パターンを生成・入力す
るためのRPG20と、被テストLSI19からの出力
データを蓄積するSA21が存在する。テストの制御は
ホストコンピュータ31に接続された制御用画面32か
ら行われる。
【0020】上記ホストコンピュータ31は、ユーザに
よって作成されたテスト++プログラムのコンパイル
や、上記被テストLSI47のテスト結果の表示及びデ
ータベース化などに使用される。上記パフォーマンスボ
ード46は、LSIテスタ6と被テストLSI47との
インタフェイスとして機能するボードであり、被テスト
LSI47の外部端子と結合可能なソケットを含み、こ
のソケットに被テストLSI47が結合されるようにな
っている。
よって作成されたテスト++プログラムのコンパイル
や、上記被テストLSI47のテスト結果の表示及びデ
ータベース化などに使用される。上記パフォーマンスボ
ード46は、LSIテスタ6と被テストLSI47との
インタフェイスとして機能するボードであり、被テスト
LSI47の外部端子と結合可能なソケットを含み、こ
のソケットに被テストLSI47が結合されるようにな
っている。
【0021】LSIテスタ本体6内にはシステムバス3
3が設けられ、このシステムバス33を介してホストイ
ンタフェイス34、プロセッサ35、バッファメモリ3
6、テストコントローラ37、タイミングジェネレータ
38、リファレンス電源39、デバイス電源コントロー
ラ40、ワークレジスタ47が相互に結合されることに
よって、各種データや信号のやりとりが可能とされる。
3が設けられ、このシステムバス33を介してホストイ
ンタフェイス34、プロセッサ35、バッファメモリ3
6、テストコントローラ37、タイミングジェネレータ
38、リファレンス電源39、デバイス電源コントロー
ラ40、ワークレジスタ47が相互に結合されることに
よって、各種データや信号のやりとりが可能とされる。
【0022】上記ホストインタフェイス34はホストコ
ンピュータ31に結合され、LSIテスタ6とホストコ
ンピュータ31との間のデータのやりとりを可能とす
る。バッファメモリ36はホストコンピュータ31から
転送されるデータや、これからホストコンピュータ31
へ転送するためのデータを保持するために使用される。
このバッファメモリ36に保持されるデータには、オブ
ジェクトデータJD、テスト結果TE、全テストパター
ン数PA、1Gr当りのテストパターン数PG、RPG
・SAの初期値TI、及び、RPGが発生する擬似乱数
Gr#1〜k各々に対応したSA期待値符号SA1〜S
Akが含まれる。
ンピュータ31に結合され、LSIテスタ6とホストコ
ンピュータ31との間のデータのやりとりを可能とす
る。バッファメモリ36はホストコンピュータ31から
転送されるデータや、これからホストコンピュータ31
へ転送するためのデータを保持するために使用される。
このバッファメモリ36に保持されるデータには、オブ
ジェクトデータJD、テスト結果TE、全テストパター
ン数PA、1Gr当りのテストパターン数PG、RPG
・SAの初期値TI、及び、RPGが発生する擬似乱数
Gr#1〜k各々に対応したSA期待値符号SA1〜S
Akが含まれる。
【0023】テスタユーザはホストコンピュータ31に
よってテスト制御プログラムを作成し、これをコンパイ
ルすることによってオブジェクトデータを生成し、それ
を磁気ディスク等に格納する。被テストLSI47のテ
ストを行う場合、ホストコンピュータ31の制御画面3
2からテストプログラムを起動する。当該テストプログ
ラムの起動により、上記磁気ディスク等に格納されてい
るオブジェクトデータがホストインタフェイス34を介
してバッファメモリ36に展開され、それがプロセッサ
35で実行されることによって、テストプログラムに記
述された環境が形成される。
よってテスト制御プログラムを作成し、これをコンパイ
ルすることによってオブジェクトデータを生成し、それ
を磁気ディスク等に格納する。被テストLSI47のテ
ストを行う場合、ホストコンピュータ31の制御画面3
2からテストプログラムを起動する。当該テストプログ
ラムの起動により、上記磁気ディスク等に格納されてい
るオブジェクトデータがホストインタフェイス34を介
してバッファメモリ36に展開され、それがプロセッサ
35で実行されることによって、テストプログラムに記
述された環境が形成される。
【0024】このようなLSIテスト系で、図4に示す
BISTを実行した場合の不良解析例を以下に示す。図
6はテストパターンメモリ41、フェイルメモリ42及
び被テストLSI47の関連を示す。1回目のテストを
実行するときは、まずバッファメモリ36内の初期値T
Iをテストパターンメモリ41のSIDピンのスキャン
インシーケンスに展開する。その後タイミングジェネレ
ータ38によりシステムクロックSCを駆動すれば、被
テストLSI9内のRPG20は擬似乱数発生準備がで
きる。その後スキャンインクロックSICKを駆動すれ
ば、RPG20から発生した擬似乱数が最初のの入力ラ
ッチaに取り込まれる。以後全パターン数PA分だけS
ICKを駆動し続けることにより、RPG20は逐次、
擬似乱数を発生し、これが入力ラッチを次々とシフトさ
れ、被テスト回路50に印加される。
BISTを実行した場合の不良解析例を以下に示す。図
6はテストパターンメモリ41、フェイルメモリ42及
び被テストLSI47の関連を示す。1回目のテストを
実行するときは、まずバッファメモリ36内の初期値T
Iをテストパターンメモリ41のSIDピンのスキャン
インシーケンスに展開する。その後タイミングジェネレ
ータ38によりシステムクロックSCを駆動すれば、被
テストLSI9内のRPG20は擬似乱数発生準備がで
きる。その後スキャンインクロックSICKを駆動すれ
ば、RPG20から発生した擬似乱数が最初のの入力ラ
ッチaに取り込まれる。以後全パターン数PA分だけS
ICKを駆動し続けることにより、RPG20は逐次、
擬似乱数を発生し、これが入力ラッチを次々とシフトさ
れ、被テスト回路50に印加される。
【0025】被テストLSI19から出力されたデータ
は、各出力ラッチbに取り込まれるので、スキャンアウ
トクロックSOCKを駆動すればSA21に対してスキ
ャンアウトされてくる。全パターン数PA分のクロック
制御を完了した時点で最終的なSA期待符号SAkをテ
ストパターンメモリ41のSODピンのスキャンアウト
シーケンスに展開し、システムクロックSCを駆動すれ
ば、コンパレータdにて出力値と期待符合を比較するこ
とができ、判定結果をフェイルメモリ12に記述する。
図4の例の場合は「フェイル」が書き込まれることにな
る。
は、各出力ラッチbに取り込まれるので、スキャンアウ
トクロックSOCKを駆動すればSA21に対してスキ
ャンアウトされてくる。全パターン数PA分のクロック
制御を完了した時点で最終的なSA期待符号SAkをテ
ストパターンメモリ41のSODピンのスキャンアウト
シーケンスに展開し、システムクロックSCを駆動すれ
ば、コンパレータdにて出力値と期待符合を比較するこ
とができ、判定結果をフェイルメモリ12に記述する。
図4の例の場合は「フェイル」が書き込まれることにな
る。
【0026】このように1回目のテストでは、全パター
ン入力によるテスト結果を判定するが、2回目は同様の
処理を、分割したGr毎に全Gr分実行することにな
る。この場合SAの読み取りはGr単位のパターン数P
G分毎に実施する。もしGr#nでフェイルと判定され
たときはnをワークレジスタ47に待避した上で、Gr
#n終了後のSA期待値符号SAnによりSAの初期化
を行う。従って図4の例では、2回目のテスト終了後
は、ワークエリア51にGr#2とGr#(k−1)が
待避されることになる。
ン入力によるテスト結果を判定するが、2回目は同様の
処理を、分割したGr毎に全Gr分実行することにな
る。この場合SAの読み取りはGr単位のパターン数P
G分毎に実施する。もしGr#nでフェイルと判定され
たときはnをワークレジスタ47に待避した上で、Gr
#n終了後のSA期待値符号SAnによりSAの初期化
を行う。従って図4の例では、2回目のテスト終了後
は、ワークエリア51にGr#2とGr#(k−1)が
待避されることになる。
【0027】3回目のテストは上記Gr#2,Gr#
(k−1)についてだけを再度テストする。この場合は
Gr#1終了後のSA期待値符号SA1でSAを初期化
し、PG分のテストパターンを印加するが、このときは
出力ラッチbの内容をSA21にシフトアウトするので
はなく、各出力ラッチに1対1に対応するコンパレータ
cで各パターン毎に期待値と判定し、その結果をフェイ
ルメモリ12に書き込む。このように1パターンずつの
結果を判定する場合、1パターンずつの期待値を保持す
ることはできないので、全パターンについて全ピンの出
力期待値を1又は0に固定し、これと出力データを比較
判定した結果をフェイルメモリ12に書き込めばよい。
このようにして得られたフェイル情報をGr#2の詳細
結果として故障位置指摘シミュレーションに入力する。
Gr#(k−1)についても同様にすればよい。
(k−1)についてだけを再度テストする。この場合は
Gr#1終了後のSA期待値符号SA1でSAを初期化
し、PG分のテストパターンを印加するが、このときは
出力ラッチbの内容をSA21にシフトアウトするので
はなく、各出力ラッチに1対1に対応するコンパレータ
cで各パターン毎に期待値と判定し、その結果をフェイ
ルメモリ12に書き込む。このように1パターンずつの
結果を判定する場合、1パターンずつの期待値を保持す
ることはできないので、全パターンについて全ピンの出
力期待値を1又は0に固定し、これと出力データを比較
判定した結果をフェイルメモリ12に書き込めばよい。
このようにして得られたフェイル情報をGr#2の詳細
結果として故障位置指摘シミュレーションに入力する。
Gr#(k−1)についても同様にすればよい。
【0028】
【発明の効果】従来BIST手法は、被テストLSIの
故障位置指摘が不可能とされていたが、これを可能とす
ることができる。通常の生産工程では良品/不良品の選
別ができればよいのでGO/NGテストを実施すればよ
いが、設計担当者による不良解析等ではモードを変えて
本発明を実施することにより、被テスト回路内の故障位
置を指摘することができる。
故障位置指摘が不可能とされていたが、これを可能とす
ることができる。通常の生産工程では良品/不良品の選
別ができればよいのでGO/NGテストを実施すればよ
いが、設計担当者による不良解析等ではモードを変えて
本発明を実施することにより、被テスト回路内の故障位
置を指摘することができる。
【図1】(a)及び(b)はLSI診断の原理を示す回路
図及び真理値表を示す図である。
図及び真理値表を示す図である。
【図2】従来主流のstored方式による診断手順を示す図
である。
である。
【図3】BIST方式による診断手順を示す図である。
【図4】本発明の実施例であるBIST手法を用いた不
良解析手法内容を示す図である。
良解析手法内容を示す図である。
【図5】本発明を実現するために使用するLSIテスタ
の構造を説明するためのブロック図である。
の構造を説明するためのブロック図である。
【図6】本発明を実施するときのテストパターンメモリ
及びフェイルメモリの使用手順を説明するための図であ
る。
及びフェイルメモリの使用手順を説明するための図であ
る。
1… 論理ファイル 、2… 診断システム、 3 …
診断ファイル、4…ファイル上の入力パターン、5…
ファイル上の期待値、6… LSIテスタ、7… テス
タ上の入力パターン、8… テスタ上の期待値パター
ン、9… 被テストLS、10 … 入力ピン、11…
出力ピン、12… フェイルメモリ、13… ファイル
上のパターン数、14… ファイル上の初期値、15…
ファイル上の期待符号、16… テスタ上のパターン
数 、17… テスタ上の初期値、18… テスタ上の
期待符号、19 … 被テスト回路、20… RPG、2
1… SA、31… ホストコンピュータ、32… 制
御用画面、33… システムバス、34… ホストイン
タフェイス、35…プロセッサ、36… バッファメモ
リ、37… テストコントローラ、38… タイミング
ジェネレータ、39… リファレンス電源、40… デ
バイス電源コントローラ、41… テストパターンメモ
リ、43… ピンコントローラ、44… ピンエレクト
ロニクス、45… デバイス電源、46… パフォーマ
ンスボード、47… ワークレジスタ、JD… オブジ
ェクトデータ、TE… テスト結果、PA… 全パター
ン数、PG… Gr単位のパターン数、TI… 初期
値、SAn… Gr#n終了後の期待値符号、SC…
システムクロック、SID… スキャンインデー
タ、SICK… スキャンインクロック、SOCK… ス
キャンアウトクロック、SOD… スキャンアウトデ
ータ、a… 入力ラッチ、b… 出力ラッチ、c,d…
コンパレータ。
診断ファイル、4…ファイル上の入力パターン、5…
ファイル上の期待値、6… LSIテスタ、7… テス
タ上の入力パターン、8… テスタ上の期待値パター
ン、9… 被テストLS、10 … 入力ピン、11…
出力ピン、12… フェイルメモリ、13… ファイル
上のパターン数、14… ファイル上の初期値、15…
ファイル上の期待符号、16… テスタ上のパターン
数 、17… テスタ上の初期値、18… テスタ上の
期待符号、19 … 被テスト回路、20… RPG、2
1… SA、31… ホストコンピュータ、32… 制
御用画面、33… システムバス、34… ホストイン
タフェイス、35…プロセッサ、36… バッファメモ
リ、37… テストコントローラ、38… タイミング
ジェネレータ、39… リファレンス電源、40… デ
バイス電源コントローラ、41… テストパターンメモ
リ、43… ピンコントローラ、44… ピンエレクト
ロニクス、45… デバイス電源、46… パフォーマ
ンスボード、47… ワークレジスタ、JD… オブジ
ェクトデータ、TE… テスト結果、PA… 全パター
ン数、PG… Gr単位のパターン数、TI… 初期
値、SAn… Gr#n終了後の期待値符号、SC…
システムクロック、SID… スキャンインデー
タ、SICK… スキャンインクロック、SOCK… ス
キャンアウトクロック、SOD… スキャンアウトデ
ータ、a… 入力ラッチ、b… 出力ラッチ、c,d…
コンパレータ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 池谷 豊人 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 小南 篤史 神奈川県秦野市堀山下1番地 株式会社日 立インフォメーションテクノロジー内
Claims (5)
- 【請求項1】BIST(Built-In Self-Test:組み込み
自己テスト)方式によるLSIの診断において、不良解
析に必用な故障位置の指摘を可能にすることを特徴とす
る不良解析手法。 - 【請求項2】LSIチップ内に組み込まれたRPG(Ra
ndom Pattern Generater:乱数発生機)の生成する膨大
な量の擬似乱数パターンをn個のグループに分割し、グ
ループ単位に期待値と比較することにより、フェイルと
なったパターンの含まれるグループを絞りこむことを特
徴とする不良解析手法。 - 【請求項3】絞りこんだグループの全テストパターンだ
けを用いて再度BIST動作させ、このときテストパタ
ーン毎の詳細な出力結果だけをテスタに回収することを
特徴とする不良解析手法。 - 【請求項4】フェイルの存在するグループのテストを終
了し、次のグループを開始するときには、あたかもフェ
イルが存在しなかったかのようにSA(Signature Anal
izer:符号圧縮機)を初期化してからこれを行うことを
特徴とする不良解析手法。 - 【請求項5】上記テスタに回収した出力結果を故障位置
指摘用シミュレータに入力することにより、LSIチッ
プ内の故障ヶ所を特定することを特徴とする不良解析手
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10004489A JPH11202026A (ja) | 1998-01-13 | 1998-01-13 | 不良解析手法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10004489A JPH11202026A (ja) | 1998-01-13 | 1998-01-13 | 不良解析手法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11202026A true JPH11202026A (ja) | 1999-07-30 |
Family
ID=11585517
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10004489A Pending JPH11202026A (ja) | 1998-01-13 | 1998-01-13 | 不良解析手法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11202026A (ja) |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001222897A (ja) * | 2000-02-04 | 2001-08-17 | Advantest Corp | 半導体試験装置 |
JP2002334937A (ja) * | 2001-05-10 | 2002-11-22 | Matsushita Electric Ind Co Ltd | Id実装可能なlsi、機密鍵実装方法、lsiテスト方法およびlsi開発方法 |
JP2004184413A (ja) * | 2002-12-03 | 2004-07-02 | Agilent Technol Inc | 外部で生成したシグネチャを用いて回路を試験するためのシステム及び方法 |
JP2006105997A (ja) * | 2004-10-05 | 2006-04-20 | Agilent Technol Inc | 電子デバイスにスキャンパターンを提供する方法および装置 |
US7099783B2 (en) | 2002-05-08 | 2006-08-29 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit, design support apparatus, and test method |
JP2009515161A (ja) * | 2005-11-04 | 2009-04-09 | エヌエックスピー ビー ヴィ | 集積回路のテスト方法及びテスト装置 |
US7558993B2 (en) * | 2004-11-16 | 2009-07-07 | Samsung Electronics Co., Ltd. | Test apparatus for semiconductor memory device |
JP2010257513A (ja) * | 2009-04-23 | 2010-11-11 | Fujitsu Ltd | 不良セル検出装置、不良セル検出方法、および不良セル検出プログラム |
CN102495309A (zh) * | 2011-11-29 | 2012-06-13 | 苏州华碧微科检测技术有限公司 | 一种失效分析方法 |
JP2012173201A (ja) * | 2011-02-23 | 2012-09-10 | Fujitsu Semiconductor Ltd | 故障診断方法、故障診断装置、テストシステム及びプログラム |
US8405419B1 (en) | 2011-09-15 | 2013-03-26 | International Business Machines Corporation | Digital test system and method for value based data |
-
1998
- 1998-01-13 JP JP10004489A patent/JPH11202026A/ja active Pending
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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CN102495309A (zh) * | 2011-11-29 | 2012-06-13 | 苏州华碧微科检测技术有限公司 | 一种失效分析方法 |
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