JPH11186546A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11186546A JPH11186546A JP9353498A JP35349897A JPH11186546A JP H11186546 A JPH11186546 A JP H11186546A JP 9353498 A JP9353498 A JP 9353498A JP 35349897 A JP35349897 A JP 35349897A JP H11186546 A JPH11186546 A JP H11186546A
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- insulating film
- silicon
- forming
- gate
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】エレベーティッドソース／ドレイン構造とサリ
サイドとを組み合わせたＭＯＳ型トランジスタ構造にお
いて、接合特性等の劣化を防止する。 【解決手段】露出するｎ型拡散層１０６上に選択的に単
結晶シリコン膜１０８ａ、及びシリコン膜１０８ａのフ
ァセット面上に非単結晶シリコン１０８ｂを成長させ
る。全面にシリコン酸化膜１０９を堆積した後、ＣＭＰ
法を用いて側壁絶縁膜１０７に接する非単結晶シリコン
膜１０８ｂが露出するまで研磨する（図１（ｄ））。多
結晶シリコン膜１０４上に残存するシリコン酸化膜１０
５を除去した後、多結晶シリコン１０４及び選択成長し
たシリコン膜１０８をｎ型の導電型にするとともに、ｐ
型シリコン基板１０１の表面層にｎ+ 型拡散層１１０を
形成する（図１（ｅ））。多結晶シリコン膜１０４上及
びシリコン膜１０８上にシリサイド膜１１１を自己整合
的に形成する（図１（ｆ））。
サイドとを組み合わせたＭＯＳ型トランジスタ構造にお
いて、接合特性等の劣化を防止する。 【解決手段】露出するｎ型拡散層１０６上に選択的に単
結晶シリコン膜１０８ａ、及びシリコン膜１０８ａのフ
ァセット面上に非単結晶シリコン１０８ｂを成長させ
る。全面にシリコン酸化膜１０９を堆積した後、ＣＭＰ
法を用いて側壁絶縁膜１０７に接する非単結晶シリコン
膜１０８ｂが露出するまで研磨する（図１（ｄ））。多
結晶シリコン膜１０４上に残存するシリコン酸化膜１０
５を除去した後、多結晶シリコン１０４及び選択成長し
たシリコン膜１０８をｎ型の導電型にするとともに、ｐ
型シリコン基板１０１の表面層にｎ+ 型拡散層１１０を
形成する（図１（ｅ））。多結晶シリコン膜１０４上及
びシリコン膜１０８上にシリサイド膜１１１を自己整合
的に形成する（図１（ｆ））。
Description
【０００１】
【発明の属する技術分野】本発明は、エレベーティッド
ソース／ドレイン構造を有する半導体装置及びその製造
方法に関する。
ソース／ドレイン構造を有する半導体装置及びその製造
方法に関する。
【０００２】
【従来の技術】近年、コンピュータや通信機器の重要部
分には、多数のトランジスタや抵抗等を半導体基板上に
集積した集積回路が広く用いられている。素子の高集積
化に伴い、設計ルールも年々縮小している。
分には、多数のトランジスタや抵抗等を半導体基板上に
集積した集積回路が広く用いられている。素子の高集積
化に伴い、設計ルールも年々縮小している。
【０００３】そして、ＭＯＳ型の集積回路においては、
ゲート長の縮小に伴うショートチャネル効果を抑制する
ため、拡散層深さを浅くすることが要求されている。ま
た同時に、拡散層深さが浅くなることによる抵抗の増大
を防ぐ必要がある。拡散層深さを浅く，且つ拡散層抵抗
を低く保つ方法として、ソース／ドレイン領域のみシリ
コンを持ち上げたエレベーティッドソース／ドレイン構
造と、シリコンと金属との化合物であるシリサイドが自
己整合的に形成されたサリサイドとを組み合わせること
が有効な手法とされている。
ゲート長の縮小に伴うショートチャネル効果を抑制する
ため、拡散層深さを浅くすることが要求されている。ま
た同時に、拡散層深さが浅くなることによる抵抗の増大
を防ぐ必要がある。拡散層深さを浅く，且つ拡散層抵抗
を低く保つ方法として、ソース／ドレイン領域のみシリ
コンを持ち上げたエレベーティッドソース／ドレイン構
造と、シリコンと金属との化合物であるシリサイドが自
己整合的に形成されたサリサイドとを組み合わせること
が有効な手法とされている。
【０００４】エレベーティッドソース／ドレイン構造自
体は、これまでにもいくつかの方法で試みられている。
例えば、ジクロルシランなどを原料ガスとして用いて、
ソース／ドレイン上にのみ選択的にシリコンをエピタキ
シャル成長させる方法が知られている。しかし、エピタ
キシャル成長させて単結晶状態で堆積するために、単結
晶シリコン膜の端部にファセット面が形成される。
体は、これまでにもいくつかの方法で試みられている。
例えば、ジクロルシランなどを原料ガスとして用いて、
ソース／ドレイン上にのみ選択的にシリコンをエピタキ
シャル成長させる方法が知られている。しかし、エピタ
キシャル成長させて単結晶状態で堆積するために、単結
晶シリコン膜の端部にファセット面が形成される。
【０００５】単結晶シリコン膜で形成されたエレベーテ
ィッドソース／ドレイン構造とサリサイドとを組み合わ
せた構造を図４に示す。図４において、１０１はシリコ
ン基板、１０２は素子分離用絶縁膜、１０３はゲート絶
縁膜、１２１はゲート電極、１２２はシリコン窒化膜、
１０７は側壁絶縁膜、１０６はｎ型拡散層、１１０はｎ
+ 型拡散層、１１１はシリサイド膜である。
ィッドソース／ドレイン構造とサリサイドとを組み合わ
せた構造を図４に示す。図４において、１０１はシリコ
ン基板、１０２は素子分離用絶縁膜、１０３はゲート絶
縁膜、１２１はゲート電極、１２２はシリコン窒化膜、
１０７は側壁絶縁膜、１０６はｎ型拡散層、１１０はｎ
+ 型拡散層、１１１はシリサイド膜である。
【０００６】エレベーティッドソース／ドレイン構造と
シリサイド膜とを組み合わせると、基板１０１の拡散層
１１０中の深い領域までシリサイド膜１１１が形成され
てしまい、接合リークが発生するという問題があった。
シリサイド膜とを組み合わせると、基板１０１の拡散層
１１０中の深い領域までシリサイド膜１１１が形成され
てしまい、接合リークが発生するという問題があった。
【０００７】そこで、選択成長によって形成された単結
晶シリコン膜に、ヒ素等のイオン注入を行った後、アニ
ールすることによってｎ+ 型拡散層を形成すると共に、
選択成長によって形成された単結晶シリコンをｎ型の導
電型にし、接合リークを抑制する技術が提案されてい
る。このプロセスを用いて形成された構造を図５に示
す。ファセット面が形成され単結晶シリコン膜の膜厚が
薄い、ゲート電極近傍１２１や素子分離用絶縁膜１０２
近傍では、ｎ+ 型拡散層１１０の深さが深くなる。
晶シリコン膜に、ヒ素等のイオン注入を行った後、アニ
ールすることによってｎ+ 型拡散層を形成すると共に、
選択成長によって形成された単結晶シリコンをｎ型の導
電型にし、接合リークを抑制する技術が提案されてい
る。このプロセスを用いて形成された構造を図５に示
す。ファセット面が形成され単結晶シリコン膜の膜厚が
薄い、ゲート電極近傍１２１や素子分離用絶縁膜１０２
近傍では、ｎ+ 型拡散層１１０の深さが深くなる。
【０００８】このプロセスを用いると、ｐｎ接合面とシ
リサイド膜が非常に近づく領域はなくなり、接合リーク
が増大するという問題を回避することができる。ところ
が、ゲート電極近傍での拡散層１１０の深さが深くな
り、短チャネル効果を抑制することができないという問
題が発生する。
リサイド膜が非常に近づく領域はなくなり、接合リーク
が増大するという問題を回避することができる。ところ
が、ゲート電極近傍での拡散層１１０の深さが深くな
り、短チャネル効果を抑制することができないという問
題が発生する。
【０００９】
【発明が解決しようとする課題】上述したように、エレ
ベーティッドソース／ドレイン構造とサリサイドとを組
み合わせると、シリサイドが基板中にも形成されてしま
い接合リークが発生するという問題があった。また、接
合リークを防止するために、選択的に成長された単結晶
シリコンにイオン注入を行うと、拡散層深さが深くなり
短チャネル効果を抑制することができないという問題が
あった。
ベーティッドソース／ドレイン構造とサリサイドとを組
み合わせると、シリサイドが基板中にも形成されてしま
い接合リークが発生するという問題があった。また、接
合リークを防止するために、選択的に成長された単結晶
シリコンにイオン注入を行うと、拡散層深さが深くなり
短チャネル効果を抑制することができないという問題が
あった。
【００１０】本発明の目的は、エレベーティッドソース
／ドレイン構造とサリサイドとを組み合わせた構造にお
いて、接合リークの発生を防止しつつ、短チャネル効果
を抑制し得る半導体装置の製造方法を提供することにあ
る。
／ドレイン構造とサリサイドとを組み合わせた構造にお
いて、接合リークの発生を防止しつつ、短チャネル効果
を抑制し得る半導体装置の製造方法を提供することにあ
る。
【００１１】
【課題を解決するための手段】［構成］本発明は、上記
目的を達成するために以下のように構成されている。 （１） 本発明（請求項１）は、シリコン基板上の素子
分離用絶縁膜に囲まれた能動領域に形成されたＭＯＳト
ランジスタと、前記ＭＯＳトランジスタのソース・ドレ
イン拡散層上に形成されたシリサイド膜とを具備してな
る半導体装置であって、前記能動領域を囲む素子分離用
絶縁膜上に絶縁膜が形成され、前記シリサイド膜は前記
素子分離用絶縁膜に接していないことを特徴とする。 （２） 本発明（請求項２）は、シリコン基板にＭＯＳ
トランジスタを形成する半導体装置の製造方法であっ
て、前記シリコン基板の所定領域に素子分離用絶縁膜を
形成する工程と、露出する前記シリコン基板上にゲート
絶縁膜，多結晶シリコンからなるゲート電極及びゲート
上部絶縁膜を順次積層し積層膜を形成する工程と、前記
積層膜の側壁に側壁絶縁膜を形成する工程と、露出した
前記シリコン基板の表面に、前記側壁絶縁膜に接する部
位の膜厚が前記ゲート電極の膜厚より厚いシリコン膜を
選択的に形成する工程と、前記素子分離用絶縁膜，側壁
絶縁膜，ゲート上部絶縁膜及びシリコン膜上に、絶縁膜
を堆積する工程と、絶縁膜及び前記シリコン膜をほぼ均
一にエッチング或いは研磨し、前記側壁絶縁膜に隣接す
る領域の前記シリコン膜を露出させる工程と、前記ゲー
ト上部絶縁膜を除去する工程と、前記シリコン膜及びゲ
ート電極上に自己整合的にシリサイド膜を形成する工程
とを含むことを特徴とする。 （３） 本発明（請求項３）は、シリコン基板にＭＯＳ
トランジスタを形成する半導体装置の製造方法であっ
て、前記シリコン基板の所定領域に素子分離用絶縁膜を
形成する工程と、露出する前記シリコン基板上にゲート
絶縁膜，ゲート電極及びゲート上部絶縁膜を順次積層し
積層膜を形成する工程と、前記積層膜の側壁絶縁膜を形
成する工程と、露出した前記シリコン基板の表面に、前
記側壁絶縁膜に接する部位の膜厚が前記ゲート電極の膜
厚より厚いシリコン膜を選択的に形成する工程と、前記
素子分離用絶縁膜，側壁絶縁膜，ゲート上部絶縁膜及び
シリコン膜上に、絶縁膜を堆積する工程と、絶縁膜及び
前記シリコン膜をほぼ均一にエッチング或いは研磨し、
前記側壁絶縁膜に隣接する領域の前記シリコン膜を露出
させる工程と、前記シリコン膜上に自己整合的にシリサ
イド膜を形成する工程とを含むことを特徴とする。
目的を達成するために以下のように構成されている。 （１） 本発明（請求項１）は、シリコン基板上の素子
分離用絶縁膜に囲まれた能動領域に形成されたＭＯＳト
ランジスタと、前記ＭＯＳトランジスタのソース・ドレ
イン拡散層上に形成されたシリサイド膜とを具備してな
る半導体装置であって、前記能動領域を囲む素子分離用
絶縁膜上に絶縁膜が形成され、前記シリサイド膜は前記
素子分離用絶縁膜に接していないことを特徴とする。 （２） 本発明（請求項２）は、シリコン基板にＭＯＳ
トランジスタを形成する半導体装置の製造方法であっ
て、前記シリコン基板の所定領域に素子分離用絶縁膜を
形成する工程と、露出する前記シリコン基板上にゲート
絶縁膜，多結晶シリコンからなるゲート電極及びゲート
上部絶縁膜を順次積層し積層膜を形成する工程と、前記
積層膜の側壁に側壁絶縁膜を形成する工程と、露出した
前記シリコン基板の表面に、前記側壁絶縁膜に接する部
位の膜厚が前記ゲート電極の膜厚より厚いシリコン膜を
選択的に形成する工程と、前記素子分離用絶縁膜，側壁
絶縁膜，ゲート上部絶縁膜及びシリコン膜上に、絶縁膜
を堆積する工程と、絶縁膜及び前記シリコン膜をほぼ均
一にエッチング或いは研磨し、前記側壁絶縁膜に隣接す
る領域の前記シリコン膜を露出させる工程と、前記ゲー
ト上部絶縁膜を除去する工程と、前記シリコン膜及びゲ
ート電極上に自己整合的にシリサイド膜を形成する工程
とを含むことを特徴とする。 （３） 本発明（請求項３）は、シリコン基板にＭＯＳ
トランジスタを形成する半導体装置の製造方法であっ
て、前記シリコン基板の所定領域に素子分離用絶縁膜を
形成する工程と、露出する前記シリコン基板上にゲート
絶縁膜，ゲート電極及びゲート上部絶縁膜を順次積層し
積層膜を形成する工程と、前記積層膜の側壁絶縁膜を形
成する工程と、露出した前記シリコン基板の表面に、前
記側壁絶縁膜に接する部位の膜厚が前記ゲート電極の膜
厚より厚いシリコン膜を選択的に形成する工程と、前記
素子分離用絶縁膜，側壁絶縁膜，ゲート上部絶縁膜及び
シリコン膜上に、絶縁膜を堆積する工程と、絶縁膜及び
前記シリコン膜をほぼ均一にエッチング或いは研磨し、
前記側壁絶縁膜に隣接する領域の前記シリコン膜を露出
させる工程と、前記シリコン膜上に自己整合的にシリサ
イド膜を形成する工程とを含むことを特徴とする。
【００１２】本発明の望ましい実施態様を以下に示す。 (3-1) ゲート上部絶縁膜及び側壁絶縁膜がシリコン窒化
膜である。 (2,3-1) 絶縁膜及び前記シリコン膜をほぼ均一にエッチ
ング或いは研磨した後、イオン注入を行い、ＭＯＳトラ
ンジスタのソース・ドレイン拡散層を形成する。 (2,3-2) 前記シリサイド膜の形成後、前記シリサイド
膜，側壁絶縁膜，ゲート上部絶縁膜及び絶縁膜上に層間
絶縁膜を形成する工程と、前記層間絶縁膜のエッチング
速度がゲート上部絶縁膜より速い条件を用いて、該層間
絶縁膜に前記シリサイド膜に接続する開口部を形成する
工程と、前記開口部内に電極を埋め込む工程とを具備し
てなる。 (2,3-3) ゲート上部絶縁膜がシリコン窒化膜であり、且
つ前記層間絶縁膜がシリコン酸化膜である。
膜である。 (2,3-1) 絶縁膜及び前記シリコン膜をほぼ均一にエッチ
ング或いは研磨した後、イオン注入を行い、ＭＯＳトラ
ンジスタのソース・ドレイン拡散層を形成する。 (2,3-2) 前記シリサイド膜の形成後、前記シリサイド
膜，側壁絶縁膜，ゲート上部絶縁膜及び絶縁膜上に層間
絶縁膜を形成する工程と、前記層間絶縁膜のエッチング
速度がゲート上部絶縁膜より速い条件を用いて、該層間
絶縁膜に前記シリサイド膜に接続する開口部を形成する
工程と、前記開口部内に電極を埋め込む工程とを具備し
てなる。 (2,3-3) ゲート上部絶縁膜がシリコン窒化膜であり、且
つ前記層間絶縁膜がシリコン酸化膜である。
【００１３】［作用］本発明は、上記構成によって以下
の作用・効果を有する。ＭＯＳトランジスタのソース・
ドレイン拡散層上に、側壁絶縁膜に接する部位の膜厚が
ゲート電極より厚いシリコン膜を選択的に形成した後、
絶縁膜を全面に形成する。そして、シリコン膜及び絶縁
膜をＣＭＰ法等を用いてシリコン膜の表面を平坦にす
る。そして、自己整合的にシリサイド膜を形成すること
によって、シリサイド膜が部分的に薄い部分がないの
で、基板中にシリサイド膜が形成されることがない。
の作用・効果を有する。ＭＯＳトランジスタのソース・
ドレイン拡散層上に、側壁絶縁膜に接する部位の膜厚が
ゲート電極より厚いシリコン膜を選択的に形成した後、
絶縁膜を全面に形成する。そして、シリコン膜及び絶縁
膜をＣＭＰ法等を用いてシリコン膜の表面を平坦にす
る。そして、自己整合的にシリサイド膜を形成すること
によって、シリサイド膜が部分的に薄い部分がないの
で、基板中にシリサイド膜が形成されることがない。
【００１４】また、シリコン膜の平坦化を行った後、イ
オン注入を行って拡散層を形成することによって、拡散
層が深くなることがなく、短チャネル効果を抑制するこ
とができる。
オン注入を行って拡散層を形成することによって、拡散
層が深くなることがなく、短チャネル効果を抑制するこ
とができる。
【００１５】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。 ［第１実施形態］図１は、本発明の第１実施形態に係わ
るＭＯＳ型ＦＥＴ装置の製造工程を示す工程断面図であ
る。
を参照して説明する。 ［第１実施形態］図１は、本発明の第１実施形態に係わ
るＭＯＳ型ＦＥＴ装置の製造工程を示す工程断面図であ
る。
【００１６】先ず、（１００）結晶方位を持つｐ型シリ
コン基板１０１上にシリコン酸化膜からなる素子分離用
絶縁膜１０２を形成する。そして、露出するｐ型シリコ
ン基板１０１の表面を酸化してシリコン酸化膜からなる
ゲート絶縁膜１０３を形成した後、ゲート電極となる多
結晶シリコン層１０４、及びシリコン酸化膜（ゲート上
部絶縁膜）１０５を順次堆積した後、パターニングを行
いゲート電極形状の積層膜を形成する。次いで、このシ
リコン酸化膜１０５をマスクにヒ素をイオン注入してｎ
型拡散層１０６を形成する。そして、全面にシリコン窒
化膜を堆積した後、シリコン窒化膜に対して異方性エッ
チングを行うことにより、側壁絶縁膜１０７を形成す
る。そして、露出するゲート絶縁膜１０３を除去する。
このとき、多結晶シリコン膜１０４上のシリコン酸化膜
１０５が、シリコン酸化膜１０３の除去後にも残存する
ようにエッチング量を調整する（図１（ａ））。
コン基板１０１上にシリコン酸化膜からなる素子分離用
絶縁膜１０２を形成する。そして、露出するｐ型シリコ
ン基板１０１の表面を酸化してシリコン酸化膜からなる
ゲート絶縁膜１０３を形成した後、ゲート電極となる多
結晶シリコン層１０４、及びシリコン酸化膜（ゲート上
部絶縁膜）１０５を順次堆積した後、パターニングを行
いゲート電極形状の積層膜を形成する。次いで、このシ
リコン酸化膜１０５をマスクにヒ素をイオン注入してｎ
型拡散層１０６を形成する。そして、全面にシリコン窒
化膜を堆積した後、シリコン窒化膜に対して異方性エッ
チングを行うことにより、側壁絶縁膜１０７を形成す
る。そして、露出するゲート絶縁膜１０３を除去する。
このとき、多結晶シリコン膜１０４上のシリコン酸化膜
１０５が、シリコン酸化膜１０３の除去後にも残存する
ようにエッチング量を調整する（図１（ａ））。
【００１７】次いで、シリコンの選択成長プロセスを用
いて、露出するｎ型拡散層１０６上に選択的に（１１
１）面のファセット面を有する単結晶シリコン膜１０８
ａを成長させる（図１（ｂ））。選択成長の際、堆積温
度を調節することによって（例えば７５０℃）、単結晶
シリコン１０８ａのファセット面上に不完全な結晶性シ
リコン、即ち多結晶或いはアモルファスの非単結晶シリ
コン膜１０８ｂが成長する。
いて、露出するｎ型拡散層１０６上に選択的に（１１
１）面のファセット面を有する単結晶シリコン膜１０８
ａを成長させる（図１（ｂ））。選択成長の際、堆積温
度を調節することによって（例えば７５０℃）、単結晶
シリコン１０８ａのファセット面上に不完全な結晶性シ
リコン、即ち多結晶或いはアモルファスの非単結晶シリ
コン膜１０８ｂが成長する。
【００１８】なお、ファセット面上を覆う非単結晶シリ
コン膜１０８ｂの成長速度は、素子分離用絶縁膜１０２
の材料に用いたシリコン酸化膜に接する領域に対して、
ゲート電極側壁の材料に用いたシリコン窒化膜に接した
領域の方が成長が早い。このようなシリコン膜の選択成
長の特性を利用して形成される非単結晶シリコン膜１０
８ｂの膜厚が、側壁絶縁膜に接する部分の膜厚が、ゲー
ト電極の膜厚より厚く、且つこの後に行うシリサイド膜
形成のプロセスによって消費される膜厚以上になるまで
堆積する（図１（ｃ））。
コン膜１０８ｂの成長速度は、素子分離用絶縁膜１０２
の材料に用いたシリコン酸化膜に接する領域に対して、
ゲート電極側壁の材料に用いたシリコン窒化膜に接した
領域の方が成長が早い。このようなシリコン膜の選択成
長の特性を利用して形成される非単結晶シリコン膜１０
８ｂの膜厚が、側壁絶縁膜に接する部分の膜厚が、ゲー
ト電極の膜厚より厚く、且つこの後に行うシリサイド膜
形成のプロセスによって消費される膜厚以上になるまで
堆積する（図１（ｃ））。
【００１９】次いで、全面にシリコン酸化膜（絶縁膜）
１０９を堆積した後、化学的機械研磨法（ＣＭＰ）を用
いて選択成長したシリコン膜１０８（１０８ａ，ｂ），
シリコン酸化膜１０５，１０９、及び側壁絶縁膜１０７
を、側壁絶縁膜１０７に隣接する非単結晶シリコン膜１
０８ｂが露出するまで研磨し、素子表面を平坦にし、側
壁絶縁膜に隣接する領域の非単結晶シリコン膜１０８ｂ
を露出させる（図１（ｄ））。このＣＭＰ工程により、
ｎ型拡散層１０６上に成長した単結晶シリコン膜１０８
ａと非単結晶シリコン膜１０８ｂとのトータル膜厚は均
一になる。また、側壁絶縁膜１０７に隣接する部位の非
単結晶シリコン膜１０８ｂの上面が、ゲート電極の上面
より上にあるので、ゲート電極上のシリコン酸化膜１０
５が除去されない。
１０９を堆積した後、化学的機械研磨法（ＣＭＰ）を用
いて選択成長したシリコン膜１０８（１０８ａ，ｂ），
シリコン酸化膜１０５，１０９、及び側壁絶縁膜１０７
を、側壁絶縁膜１０７に隣接する非単結晶シリコン膜１
０８ｂが露出するまで研磨し、素子表面を平坦にし、側
壁絶縁膜に隣接する領域の非単結晶シリコン膜１０８ｂ
を露出させる（図１（ｄ））。このＣＭＰ工程により、
ｎ型拡散層１０６上に成長した単結晶シリコン膜１０８
ａと非単結晶シリコン膜１０８ｂとのトータル膜厚は均
一になる。また、側壁絶縁膜１０７に隣接する部位の非
単結晶シリコン膜１０８ｂの上面が、ゲート電極の上面
より上にあるので、ゲート電極上のシリコン酸化膜１０
５が除去されない。
【００２０】次いで、多結晶シリコン膜１０４上に残存
するシリコン酸化膜１０５を除去した後、ヒ素等のｎ型
の不純物をイオン注入し、熱工程を加えることにより、
多結晶シリコン１０４及び選択成長したシリコン膜１０
８をｎ型の導電型にするとともに、ｐ型シリコン基板１
０１の表面層にｎ+ 型拡散層１１０を形成する（図１
（ｅ））。
するシリコン酸化膜１０５を除去した後、ヒ素等のｎ型
の不純物をイオン注入し、熱工程を加えることにより、
多結晶シリコン１０４及び選択成長したシリコン膜１０
８をｎ型の導電型にするとともに、ｐ型シリコン基板１
０１の表面層にｎ+ 型拡散層１１０を形成する（図１
（ｅ））。
【００２１】次いで、チタニウム等の金属膜の堆積、熱
処理、未反応金属の選択的除去といったサリサイドプロ
セスを行うことにより、多結晶シリコン膜１０４上及び
シリコン膜１０８上にシリサイド膜１１１を自己整合的
に形成する（図１（ｆ））。
処理、未反応金属の選択的除去といったサリサイドプロ
セスを行うことにより、多結晶シリコン膜１０４上及び
シリコン膜１０８上にシリサイド膜１１１を自己整合的
に形成する（図１（ｆ））。
【００２２】最後に、全面にシリコン酸化膜等の層間絶
縁膜１１２を堆積した後に、層間絶縁膜１１２にｎ+ 型
拡散層１０６上のシリサイド膜１１１に接続するコンタ
クトホールを形成する。そして、アルミニウム等の導電
膜を全面に堆積した後、パターニングを行って配線層１
１３を形成することにより、ＭＯＳ型ＦＥＴ装置が完成
する。（図１（ｇ）） 本実施形態によれば、素子の微細化による拡散層の浅接
合化によっても、接合リーク電流の増加無しに寄生抵抗
を低減することが可能になる。
縁膜１１２を堆積した後に、層間絶縁膜１１２にｎ+ 型
拡散層１０６上のシリサイド膜１１１に接続するコンタ
クトホールを形成する。そして、アルミニウム等の導電
膜を全面に堆積した後、パターニングを行って配線層１
１３を形成することにより、ＭＯＳ型ＦＥＴ装置が完成
する。（図１（ｇ）） 本実施形態によれば、素子の微細化による拡散層の浅接
合化によっても、接合リーク電流の増加無しに寄生抵抗
を低減することが可能になる。
【００２３】［第２実施形態］図２は、本発明の第２実
施形態に係わるＭＯＳ型ＦＥＴ装置の製造工程を示す工
程断面図である。
施形態に係わるＭＯＳ型ＦＥＴ装置の製造工程を示す工
程断面図である。
【００２４】（１００）結晶方位を持つｐ型シリコン基
板１０１上に素子分離用絶縁膜（シリコン酸化膜）１０
２を形成する。そして、ゲート絶録膜１０３を形成した
後、ゲート電極用のｎ型多結晶シリコン層１１４，ゲー
ト抵抗を低減するためのタングステン等の高融点金属膜
１１５，及びシリコン窒化膜１１６を順次堆積した後、
パターニングを行いゲート電極形状の積層膜を形成す
る。次いで、シリコン窒化膜１１６をマスクにヒ素をイ
オン注入することにより、露出するｐ型シリコン基板１
０１の表面に、ｎ型拡散層１０６を形成する。そして、
全面にシリコン窒化膜を堆積した後、シリコン窒化膜に
対して異方性エッチングを行うことにより、側壁絶縁膜
１０７を形成する。そして、露出するゲート絶縁膜１０
３を除去する（図２（ａ））。
板１０１上に素子分離用絶縁膜（シリコン酸化膜）１０
２を形成する。そして、ゲート絶録膜１０３を形成した
後、ゲート電極用のｎ型多結晶シリコン層１１４，ゲー
ト抵抗を低減するためのタングステン等の高融点金属膜
１１５，及びシリコン窒化膜１１６を順次堆積した後、
パターニングを行いゲート電極形状の積層膜を形成す
る。次いで、シリコン窒化膜１１６をマスクにヒ素をイ
オン注入することにより、露出するｐ型シリコン基板１
０１の表面に、ｎ型拡散層１０６を形成する。そして、
全面にシリコン窒化膜を堆積した後、シリコン窒化膜に
対して異方性エッチングを行うことにより、側壁絶縁膜
１０７を形成する。そして、露出するゲート絶縁膜１０
３を除去する（図２（ａ））。
【００２５】次いで、第１実施形態と同様に、シリコン
の選択成長プロセスを用いて、露出するｎ型拡散層１０
６上に選択的に単結晶シリコン膜１０８ａ及び多結晶シ
リコン膜１０８ｂを形成する（図２（ｂ））。
の選択成長プロセスを用いて、露出するｎ型拡散層１０
６上に選択的に単結晶シリコン膜１０８ａ及び多結晶シ
リコン膜１０８ｂを形成する（図２（ｂ））。
【００２６】次いで、全面にシリコン酸化膜１０９を堆
積した後、ＣＭＰ法によってシリコン膜１０８，シリコ
ン酸化膜１０９，層間絶縁膜１０７及びシリコン窒化膜
１１６を、側壁絶縁膜１０７に接する部分の非単結晶シ
リコン膜１０８ｂが露出するまで研磨する（図２
（ｃ））。このとき、シリコン基板１０１と素子分離用
絶縁膜１０２の段差ａよりもシリコン窒化膜の膜厚ｂが
厚くなるように膜厚を調整することにより、素子分離用
絶縁膜１０２上に伸びるゲート電極においても電極上に
シリコン窒化膜１１６を残存させることが可能になる。
積した後、ＣＭＰ法によってシリコン膜１０８，シリコ
ン酸化膜１０９，層間絶縁膜１０７及びシリコン窒化膜
１１６を、側壁絶縁膜１０７に接する部分の非単結晶シ
リコン膜１０８ｂが露出するまで研磨する（図２
（ｃ））。このとき、シリコン基板１０１と素子分離用
絶縁膜１０２の段差ａよりもシリコン窒化膜の膜厚ｂが
厚くなるように膜厚を調整することにより、素子分離用
絶縁膜１０２上に伸びるゲート電極においても電極上に
シリコン窒化膜１１６を残存させることが可能になる。
【００２７】次いで、ヒ素等のｎ型の不純物をイオン注
入し、熱工程を加えることにより、シリコン膜１０８を
ｎ型の導電型にするとともに、ｐ型シリコン基板１０１
の表面層にｎ+ 型拡散層１１０を形成する。そして、チ
タニウム等の金属膜の堆積，熱処理，未反応金属の選択
的除去といったサリサイドプロセスを行うことにより、
露出しているシリコン膜１０８上にシリサイド膜１１１
を形成する（図２（ｄ））。ここでサリサイドプロセス
を行う前に、弗酸等の溶液エッチングによってシリコン
酸化膜１０９を後退させることにより、シリサイド膜１
１１が形成される領域を大きくすることも可能である。
入し、熱工程を加えることにより、シリコン膜１０８を
ｎ型の導電型にするとともに、ｐ型シリコン基板１０１
の表面層にｎ+ 型拡散層１１０を形成する。そして、チ
タニウム等の金属膜の堆積，熱処理，未反応金属の選択
的除去といったサリサイドプロセスを行うことにより、
露出しているシリコン膜１０８上にシリサイド膜１１１
を形成する（図２（ｄ））。ここでサリサイドプロセス
を行う前に、弗酸等の溶液エッチングによってシリコン
酸化膜１０９を後退させることにより、シリサイド膜１
１１が形成される領域を大きくすることも可能である。
【００２８】最後に、全面にシリコン酸化膜等の層間絶
縁膜１１２を堆積した後に、層間絶縁膜１１２にシリサ
イド膜１１１に接続するコンタクトホールを形成する。
このコンタクトホール形成の際、層間絶縁膜１１２のエ
ッチング速度がシリコン酸化膜のエッチング速度より速
い条件で、層間絶縁膜１１２をエッチングする。そし
て、アルミニウム等の導電膜を堆積した後、パターニン
グを行って配線層１１３を形成することにより、ＭＯＳ
型ＦＥＴ装置が完成する（図２（ｅ））。
縁膜１１２を堆積した後に、層間絶縁膜１１２にシリサ
イド膜１１１に接続するコンタクトホールを形成する。
このコンタクトホール形成の際、層間絶縁膜１１２のエ
ッチング速度がシリコン酸化膜のエッチング速度より速
い条件で、層間絶縁膜１１２をエッチングする。そし
て、アルミニウム等の導電膜を堆積した後、パターニン
グを行って配線層１１３を形成することにより、ＭＯＳ
型ＦＥＴ装置が完成する（図２（ｅ））。
【００２９】本実施形態によれば、素子の微細化による
拡散層の浅接合化によっても、接合リーク電流の増加無
しに寄生抵抗を低減することが可能になるとともに、配
線用の導電膜１１３とシリサイド膜１１０を接続するコ
ンタクトホールを形成する際に、シリコン酸化膜（層間
絶縁膜）に対するエッチング速度がシリコン窒化膜（ゲ
ート上部絶縁膜）に対するそれよりも十分に大きいエッ
チング手法を用いれば、このコンタクトホールの位置が
フォトリソグラフィ工程での合わせずれ等の理由により
ずれることがあっても、図３に示すようにゲート電極と
ソース、ドレイン電極間のショートを生じさせないよう
に出来る、いわゆるセルフアラインコンタクト構造をと
ることも出来るようになり、ソース／ドレイン拡散層の
面積を縮小することが可能になる。
拡散層の浅接合化によっても、接合リーク電流の増加無
しに寄生抵抗を低減することが可能になるとともに、配
線用の導電膜１１３とシリサイド膜１１０を接続するコ
ンタクトホールを形成する際に、シリコン酸化膜（層間
絶縁膜）に対するエッチング速度がシリコン窒化膜（ゲ
ート上部絶縁膜）に対するそれよりも十分に大きいエッ
チング手法を用いれば、このコンタクトホールの位置が
フォトリソグラフィ工程での合わせずれ等の理由により
ずれることがあっても、図３に示すようにゲート電極と
ソース、ドレイン電極間のショートを生じさせないよう
に出来る、いわゆるセルフアラインコンタクト構造をと
ることも出来るようになり、ソース／ドレイン拡散層の
面積を縮小することが可能になる。
【００３０】なお、本発明は、上記実施形態に限定され
るものではない。例えば、上述した実施形態では、単結
晶シリコン膜の成長時にファセット面上に非単結晶シリ
コン膜を成長させていたが、非単結晶シリコンが形成さ
れない条件で単結晶シリコンを選択的に成長させても良
い。なお、単結晶シリコンも、非単結晶シリコンと同様
に、シリコン窒化膜に接する部位の成長速度がシリコン
酸化膜に接する部位に比べて速い。その他、本発明は、
その要旨を逸脱しない範囲で、種々変形して実施するこ
とが可能である。
るものではない。例えば、上述した実施形態では、単結
晶シリコン膜の成長時にファセット面上に非単結晶シリ
コン膜を成長させていたが、非単結晶シリコンが形成さ
れない条件で単結晶シリコンを選択的に成長させても良
い。なお、単結晶シリコンも、非単結晶シリコンと同様
に、シリコン窒化膜に接する部位の成長速度がシリコン
酸化膜に接する部位に比べて速い。その他、本発明は、
その要旨を逸脱しない範囲で、種々変形して実施するこ
とが可能である。
【００３１】
【発明の効果】以上説明したように本発明によれば、ゲ
ート電極の膜厚より厚く選択的にシリコン膜を形成、全
面に絶縁膜の形成、絶縁膜及びシリコン膜の研磨を行っ
た後、シリサイド膜を自己整合的に形成することによっ
て、シリサイド膜が基板中に形成することが無く、接合
リークを防止することができる。
ート電極の膜厚より厚く選択的にシリコン膜を形成、全
面に絶縁膜の形成、絶縁膜及びシリコン膜の研磨を行っ
た後、シリサイド膜を自己整合的に形成することによっ
て、シリサイド膜が基板中に形成することが無く、接合
リークを防止することができる。
【００３２】また、絶縁膜及びシリコン膜の研磨を行っ
た後、イオン注入を行うことによって、ゲート電極に隣
接する拡散層の深さが深くなることが無く、短チャネル
効果を抑制することができる。
た後、イオン注入を行うことによって、ゲート電極に隣
接する拡散層の深さが深くなることが無く、短チャネル
効果を抑制することができる。
【図１】第１実施形態に係わるＭＯＳ型ＦＥＴ装置の製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図２】第２実施形態に係わるＭＯＳ型ＦＥＴ装置の製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図３】第第２実施形態に係わるＭＯＳ型ＦＥＴ装置の
構造を示す断面図。
構造を示す断面図。
【図４】従来のＭＯＳ型ＦＥＴ装置の構造を示す断面
図。
図。
【図５】従来のＭＯＳ型ＦＥＴ装置の構造を示す断面
図。
図。
１０１…ｐ型シリコン基板 １０２…素子分離用絶縁膜 １０３…ゲート絶縁膜 １０４…多結晶シリコン膜 １０５…シリコン酸化膜 １０６…ｎ型拡散層 １０７…側壁絶縁膜 １０８ａ…単結晶シリコン １０８ｂ…多結晶シリコン １０９…絶縁膜 １１０…ｎ+ 型拡散層 １１１…シリサイド膜 １１２…層間絶縁膜 １１３…配線
Claims (5)
- 【請求項１】シリコン基板上の素子分離用絶縁膜に囲ま
れた能動領域に形成されたＭＯＳトランジスタと、前記
ＭＯＳトランジスタのソース・ドレイン拡散層上に形成
されたシリサイド膜とを具備してなる半導体装置であっ
て、 前記能動領域を囲む素子分離用絶縁膜上に絶縁膜が形成
され、前記シリサイド膜は前記素子分離用絶縁膜に接し
ていないことを特徴とする半導体装置。 - 【請求項２】シリコン基板にＭＯＳトランジスタを形成
する半導体装置の製造方法であって、 前記シリコン基板の所定領域に素子分離用絶縁膜を形成
する工程と、 露出する前記シリコン基板上にゲート絶縁膜，多結晶シ
リコンからなるゲート電極及びゲート上部絶縁膜を順次
積層し積層膜を形成する工程と、 前記積層膜の側壁に側壁絶縁膜を形成する工程と、 露出した前記シリコン基板の表面に、前記側壁絶縁膜に
接する部位の膜厚が前記ゲート電極の膜厚より厚いシリ
コン膜を選択的に形成する工程と、 前記素子分離用絶縁膜，側壁絶縁膜，ゲート上部絶縁膜
及びシリコン膜上に、絶縁膜を堆積する工程と、 絶縁膜及び前記シリコン膜をほぼ均一にエッチング或い
は研磨し、前記側壁絶縁膜に隣接する領域の前記シリコ
ン膜を露出させる工程と、 前記ゲート上部絶縁膜を除去する工程と、 前記シリコン膜及びゲート電極上に自己整合的にシリサ
イド膜を形成する工程とを含むことを特徴とする半導体
装置の製造方法。 - 【請求項３】シリコン基板にＭＯＳトランジスタを形成
する半導体装置の製造方法であって、 前記シリコン基板の所定領域に素子分離用絶縁膜を形成
する工程と、 露出する前記シリコン基板上にゲート絶縁膜，ゲート電
極及びゲート上部絶縁膜を順次積層し積層膜を形成する
工程と、 前記積層膜の側壁に側壁絶縁膜を形成する工程と、 露出した前記シリコン基板の表面に、前記側壁絶縁膜に
接する部位の膜厚が前記ゲート電極の膜厚より厚いシリ
コン膜を選択的に形成する工程と、 前記素子分離用絶縁膜，側壁絶縁膜，ゲート上部絶縁膜
及びシリコン膜上に、絶縁膜を堆積する工程と、 絶縁膜及び前記シリコン膜をほぼ均一にエッチング或い
は研磨し、前記側壁絶縁膜に隣接する領域の前記シリコ
ン膜を露出させる工程と、 前記シリコン膜上に自己整合的にシリサイド膜を形成す
る工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項４】前記シリサイド膜の形成後、前記シリサイ
ド膜，側壁絶縁膜，ゲート上部絶縁膜及び絶縁膜上に層
間絶縁膜を形成する工程と、 前記層間絶縁膜のエッチング速度がゲート上部絶縁膜よ
り速い条件を用いて、該層間絶縁膜に前記シリサイド膜
に接続する開口部を形成する工程と、 前記開口部内に電極を埋め込む工程とを具備してなるこ
とを特徴とする請求項３に記載の半導体装置の製造方
法。 - 【請求項５】前記側壁絶縁膜がシリコン窒化膜であるこ
とを特徴とする請求項２又は３に記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9353498A JPH11186546A (ja) | 1997-12-22 | 1997-12-22 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9353498A JPH11186546A (ja) | 1997-12-22 | 1997-12-22 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11186546A true JPH11186546A (ja) | 1999-07-09 |
Family
ID=18431256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9353498A Pending JPH11186546A (ja) | 1997-12-22 | 1997-12-22 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11186546A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6548875B2 (en) | 2000-03-06 | 2003-04-15 | Kabushiki Kaisha Toshiba | Sub-tenth micron misfet with source and drain layers formed over source and drains, sloping away from the gate |
| KR100623924B1 (ko) * | 1999-11-26 | 2006-09-13 | 주식회사 하이닉스반도체 | 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터제조방법 |
| JP2006278925A (ja) * | 2005-03-30 | 2006-10-12 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1997
- 1997-12-22 JP JP9353498A patent/JPH11186546A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100623924B1 (ko) * | 1999-11-26 | 2006-09-13 | 주식회사 하이닉스반도체 | 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터제조방법 |
| US6548875B2 (en) | 2000-03-06 | 2003-04-15 | Kabushiki Kaisha Toshiba | Sub-tenth micron misfet with source and drain layers formed over source and drains, sloping away from the gate |
| US6746909B2 (en) | 2000-03-06 | 2004-06-08 | Kabushiki Kaisha Toshiba | Transistor, semiconductor device and manufacturing method of semiconductor device |
| JP2006278925A (ja) * | 2005-03-30 | 2006-10-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP4602138B2 (ja) * | 2005-03-30 | 2010-12-22 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RVOP | Cancellation by post-grant opposition |