JPH11186518A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH11186518A JPH11186518A JP9350537A JP35053797A JPH11186518A JP H11186518 A JPH11186518 A JP H11186518A JP 9350537 A JP9350537 A JP 9350537A JP 35053797 A JP35053797 A JP 35053797A JP H11186518 A JPH11186518 A JP H11186518A
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Abstract
(57)【要約】
【課題】 立体化されたキャパシタと同層に形成された
厚い絶縁膜を挟んで配置される第１層配線と第２層配線
との接続信頼性を向上する。 【解決手段】 キャパシタＣと同層に形成される絶縁膜
２４によりキャパシタＣに起因する段差を緩和し、ＣＭ
Ｐ法により表面が平坦化された絶縁膜３０の表面近傍に
配線溝３１および配線溝３１の底面下部に接続孔３３を
形成する。そして配線溝３１に銅を含む第２層配線３２
を、接続孔３３に銅を含む接続部３４を形成し、第２層
配線３２と第１層配線１８とを長さが短縮化された接続
部３４で接続する。第２層配線３２と接続部３４とはＣ
ＭＰ法を用いたダマシン法で一体に形成される。
厚い絶縁膜を挟んで配置される第１層配線と第２層配線
との接続信頼性を向上する。 【解決手段】 キャパシタＣと同層に形成される絶縁膜
２４によりキャパシタＣに起因する段差を緩和し、ＣＭ
Ｐ法により表面が平坦化された絶縁膜３０の表面近傍に
配線溝３１および配線溝３１の底面下部に接続孔３３を
形成する。そして配線溝３１に銅を含む第２層配線３２
を、接続孔３３に銅を含む接続部３４を形成し、第２層
配線３２と第１層配線１８とを長さが短縮化された接続
部３４で接続する。第２層配線３２と接続部３４とはＣ
ＭＰ法を用いたダマシン法で一体に形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、いわゆるＣＯＢ
（Capacitor Over Bitline）構造を有するＤＲＡＭ（Dy
namic Random Access Memory）、あるいは、そのような
ＤＲＡＭと論理制御回路または論理演算回路等のロジッ
ク回路とが１つの半導体基板に混載された半導体集積回
路装置に適用して有効な技術に関するものである。
置およびその製造技術に関し、特に、いわゆるＣＯＢ
（Capacitor Over Bitline）構造を有するＤＲＡＭ（Dy
namic Random Access Memory）、あるいは、そのような
ＤＲＡＭと論理制御回路または論理演算回路等のロジッ
ク回路とが１つの半導体基板に混載された半導体集積回
路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】ＤＲＡＭのメモリセルは、一般に、半導
体基板の主面上にマトリクス状に配置された複数のワー
ド線と複数のビット線との交点に配置され、１個のメモ
リセル選択用ＭＩＳＦＥＴ（Metal Insulator Semicond
uctor Field Effect Transistor ）とこれに直列に接続
された１個の情報蓄積用容量素子（キャパシタ）とで構
成されている。メモリセル選択用ＭＩＳＦＥＴは、周囲
を素子分離領域で囲まれた活性領域に形成され、主とし
てゲート酸化膜、ワード線と一体に構成されたゲート電
極およびソース、ドレインを構成する一対の半導体領域
で構成されている。ビット線は、メモリセル選択用ＭＩ
ＳＦＥＴの上部に配置され、その延在方向に隣接する２
個のメモリセル選択用ＭＩＳＦＥＴによって共有される
ソース、ドレインの一方と電気的に接続されている。情
報蓄積用容量素子は、同じくメモリセル選択用ＭＩＳＦ
ＥＴの上部に配置され、上記ソース、ドレインの他方と
電気的に接続されている。
体基板の主面上にマトリクス状に配置された複数のワー
ド線と複数のビット線との交点に配置され、１個のメモ
リセル選択用ＭＩＳＦＥＴ（Metal Insulator Semicond
uctor Field Effect Transistor ）とこれに直列に接続
された１個の情報蓄積用容量素子（キャパシタ）とで構
成されている。メモリセル選択用ＭＩＳＦＥＴは、周囲
を素子分離領域で囲まれた活性領域に形成され、主とし
てゲート酸化膜、ワード線と一体に構成されたゲート電
極およびソース、ドレインを構成する一対の半導体領域
で構成されている。ビット線は、メモリセル選択用ＭＩ
ＳＦＥＴの上部に配置され、その延在方向に隣接する２
個のメモリセル選択用ＭＩＳＦＥＴによって共有される
ソース、ドレインの一方と電気的に接続されている。情
報蓄積用容量素子は、同じくメモリセル選択用ＭＩＳＦ
ＥＴの上部に配置され、上記ソース、ドレインの他方と
電気的に接続されている。
【０００３】特開平７−７０８４号公報は、ビット線の
上部に情報蓄積用容量素子を配置するキャパシタ・オー
バー・ビットライン（ＣＯＢ；Capacitor Over Bitlin
e）構造のＤＲＡＭを開示している。この公報に記載さ
れたＤＲＡＭでは、キャパシタの下部電極（蓄積電極）
が上方に開口を有する円筒形状に加工され、これによっ
てその表面積を増加して、メモリセルの微細化に伴う情
報蓄積用容量素子の蓄積電荷量（Ｃｓ）の減少を補い、
半導体記憶装置としての動作信頼度を確保している。ま
た、下部電極に接して容量絶縁膜が形成され、その上部
に上部電極（プレート電極）が形成されている。
上部に情報蓄積用容量素子を配置するキャパシタ・オー
バー・ビットライン（ＣＯＢ；Capacitor Over Bitlin
e）構造のＤＲＡＭを開示している。この公報に記載さ
れたＤＲＡＭでは、キャパシタの下部電極（蓄積電極）
が上方に開口を有する円筒形状に加工され、これによっ
てその表面積を増加して、メモリセルの微細化に伴う情
報蓄積用容量素子の蓄積電荷量（Ｃｓ）の減少を補い、
半導体記憶装置としての動作信頼度を確保している。ま
た、下部電極に接して容量絶縁膜が形成され、その上部
に上部電極（プレート電極）が形成されている。
【０００４】このような円筒形状の下部電極を有するキ
ャパシタは、その形状に由来して必然的に立体化され
る。この立体化のために、キャパシタが形成されるメモ
リセルアレイ領域と、周辺回路領域等それ以外の領域と
の間に、キャパシタの高さに相当する段差が発生する。
ャパシタは、その形状に由来して必然的に立体化され
る。この立体化のために、キャパシタが形成されるメモ
リセルアレイ領域と、周辺回路領域等それ以外の領域と
の間に、キャパシタの高さに相当する段差が発生する。
【０００５】このような段差が存在すれば、キャパシタ
の形成後に形成される配線層のパターニングの際に露光
焦点の合わせが困難になり、微細な配線パターンが得ら
れなくなる。半導体集積回路装置の微細化の進展に伴っ
て単位面積あたりに確保する必要がある蓄積容量値が大
きくなり、このためキャパシタ高さがさらに高くなり、
他方、配線パターンの微細化によって許容される露光焦
点の合わせ余裕の値が益々厳しいものとなる。したがっ
て、前記段差を緩和する手段は、ＣＯＢ構造のメモリセ
ル構造を採用する限り必須の技術課題となる。
の形成後に形成される配線層のパターニングの際に露光
焦点の合わせが困難になり、微細な配線パターンが得ら
れなくなる。半導体集積回路装置の微細化の進展に伴っ
て単位面積あたりに確保する必要がある蓄積容量値が大
きくなり、このためキャパシタ高さがさらに高くなり、
他方、配線パターンの微細化によって許容される露光焦
点の合わせ余裕の値が益々厳しいものとなる。したがっ
て、前記段差を緩和する手段は、ＣＯＢ構造のメモリセ
ル構造を採用する限り必須の技術課題となる。
【０００６】前記段差を緩和できる技術として以下のよ
うな技術が知られている。たとえば、平成５年１０月２
６日、工業調査会発行、「やさしいＵＬＳＩ技術」、ｐ
１５５〜ｐ１６４に記載されているように、ＳＯＧ（Sp
in On Glass ）膜あるいは低融点ガラスの塗布および溶
融による塗布法、ガラスフローによる熱処理法、ＣＶＤ
（Chemical Vapor Deposition ）の表面反応メカニズム
を適用して自己平坦化させる方法等が知られ、たとえ
ば、特開平７−１２２６５４号公報には、ＢＰＳＧ（Bo
ron-doped Phospho-Silicate Glass）膜のリフローによ
る平坦化とスピンオングラス膜（ＳＯＧ膜）による平坦
化とを組み合わせて段差の低減を図る技術が開示されて
いる。
うな技術が知られている。たとえば、平成５年１０月２
６日、工業調査会発行、「やさしいＵＬＳＩ技術」、ｐ
１５５〜ｐ１６４に記載されているように、ＳＯＧ（Sp
in On Glass ）膜あるいは低融点ガラスの塗布および溶
融による塗布法、ガラスフローによる熱処理法、ＣＶＤ
（Chemical Vapor Deposition ）の表面反応メカニズム
を適用して自己平坦化させる方法等が知られ、たとえ
ば、特開平７−１２２６５４号公報には、ＢＰＳＧ（Bo
ron-doped Phospho-Silicate Glass）膜のリフローによ
る平坦化とスピンオングラス膜（ＳＯＧ膜）による平坦
化とを組み合わせて段差の低減を図る技術が開示されて
いる。
【０００７】また、たとえば、平成８年５月１日、工業
調査会発行、「電子材料」１９９６年５月号、ｐ２２〜
ｐ２７に記載されているように、フォトレジスト犠牲
膜、ＳＯＧ膜あるいは自己平坦化ＣＶＤ膜の堆積とエッ
チバック法とを組み合わせた方法およびＣＭＰ（Chemic
al Mechanical Polishing ）法が知られている。
調査会発行、「電子材料」１９９６年５月号、ｐ２２〜
ｐ２７に記載されているように、フォトレジスト犠牲
膜、ＳＯＧ膜あるいは自己平坦化ＣＶＤ膜の堆積とエッ
チバック法とを組み合わせた方法およびＣＭＰ（Chemic
al Mechanical Polishing ）法が知られている。
【０００８】しかし、ＳＯＧ膜あるいは低融点ガラスの
塗布および溶融による塗布法では、微細な凹凸を埋め込
む（平坦化）することはできても、周辺回路領域のよう
に広い面積の凹部を埋め込むことはできず、前記のよう
な段差の緩和には顕著な効果を期待できない。すなわ
ち、キャパシタの高さに起因するメモリセルアレイ領域
と周辺回路領域との絶対段差は解消されず、たとえばメ
モリセルアレイ上に配置される配線をパターニングする
際、焦点深度の余裕が十分にとれない関係から、微細な
配線パターンを得ることは困難である。
塗布および溶融による塗布法では、微細な凹凸を埋め込
む（平坦化）することはできても、周辺回路領域のよう
に広い面積の凹部を埋め込むことはできず、前記のよう
な段差の緩和には顕著な効果を期待できない。すなわ
ち、キャパシタの高さに起因するメモリセルアレイ領域
と周辺回路領域との絶対段差は解消されず、たとえばメ
モリセルアレイ上に配置される配線をパターニングする
際、焦点深度の余裕が十分にとれない関係から、微細な
配線パターンを得ることは困難である。
【０００９】また、ガラスフローによる熱処理法（たと
えばＢＰＳＧのリフロー膜）、あるいはＢＰＳＧ膜のリ
フローによる平坦化とスピンオングラス膜（ＳＯＧ膜）
による平坦化とを組み合わせて段差の低減を図る技術で
は、ＢＰＳＧ膜のリフローの際に高い温度の熱処理が必
要となり、今後の高集積化されたＤＲＡＭにおいてゲー
ト、プラグあるいはキャパシタの材料としてメタル系材
料が用いられることを考慮すれば、そのような高温プロ
セスを採用することによるメタル系材料の好ましくない
反応が生じ、ＤＲＡＭの性能を向上できない恐れがあ
る。
えばＢＰＳＧのリフロー膜）、あるいはＢＰＳＧ膜のリ
フローによる平坦化とスピンオングラス膜（ＳＯＧ膜）
による平坦化とを組み合わせて段差の低減を図る技術で
は、ＢＰＳＧ膜のリフローの際に高い温度の熱処理が必
要となり、今後の高集積化されたＤＲＡＭにおいてゲー
ト、プラグあるいはキャパシタの材料としてメタル系材
料が用いられることを考慮すれば、そのような高温プロ
セスを採用することによるメタル系材料の好ましくない
反応が生じ、ＤＲＡＭの性能を向上できない恐れがあ
る。
【００１０】また、ＣＶＤの表面反応メカニズムを適用
して自己平坦化させる方法、あるいは、フォトレジスト
犠牲膜、ＳＯＧ膜、自己平坦化ＣＶＤ膜の堆積とエッチ
バック法とを組み合わせた方法では、プロセスが複雑と
なり、安定な工程の実現という観点から好ましくない。
して自己平坦化させる方法、あるいは、フォトレジスト
犠牲膜、ＳＯＧ膜、自己平坦化ＣＶＤ膜の堆積とエッチ
バック法とを組み合わせた方法では、プロセスが複雑と
なり、安定な工程の実現という観点から好ましくない。
【００１１】そこで、比較的安定な工程を得ることがで
き、また、原理的にウェハ全面での平坦性を得ることが
可能なＣＭＰ法を段差の解消に適用する技術が有望視さ
れる。
き、また、原理的にウェハ全面での平坦性を得ることが
可能なＣＭＰ法を段差の解消に適用する技術が有望視さ
れる。
【００１２】
【発明が解決しようとする課題】しかし、ＣＭＰ法で前
記段差を解消した場合には、メモリセルアレイ領域以外
の領域にキャパシタと同層に形成される絶縁膜の厚さ
が、キャパシタ高さと同等あるいはそれ以上となって、
相当に厚くなる。微細化されたＤＲＡＭにおいてはキャ
パシタ高さを高くして蓄積容量を確保する必要上その厚
さは１μｍにまでおよぶ場合も生じる。このため、キャ
パシタ形成工程の前に形成された第１層配線と、完全平
坦化が実現された絶縁膜上の配線（第２層配線）とを接
続する場合には、キャパシタの段差を反映した厚い絶縁
膜に接続孔を開口する必要があり、その接続孔のアスペ
クト比（接続孔開口径に対する接続孔の深さ）が大きく
なってしまう。すなわち、第１層配線と第２層配線とを
プラグを用いて接続する場合であっても高いアスペクト
比のプラグで接続することとなり、このような高いアス
ペクト比のプラグを形成するために、歩留りの低下を招
く恐れが存在する。
記段差を解消した場合には、メモリセルアレイ領域以外
の領域にキャパシタと同層に形成される絶縁膜の厚さ
が、キャパシタ高さと同等あるいはそれ以上となって、
相当に厚くなる。微細化されたＤＲＡＭにおいてはキャ
パシタ高さを高くして蓄積容量を確保する必要上その厚
さは１μｍにまでおよぶ場合も生じる。このため、キャ
パシタ形成工程の前に形成された第１層配線と、完全平
坦化が実現された絶縁膜上の配線（第２層配線）とを接
続する場合には、キャパシタの段差を反映した厚い絶縁
膜に接続孔を開口する必要があり、その接続孔のアスペ
クト比（接続孔開口径に対する接続孔の深さ）が大きく
なってしまう。すなわち、第１層配線と第２層配線とを
プラグを用いて接続する場合であっても高いアスペクト
比のプラグで接続することとなり、このような高いアス
ペクト比のプラグを形成するために、歩留りの低下を招
く恐れが存在する。
【００１３】また、ＤＲＡＭと論理制御回路または論理
演算回路等のロジック回路とが１つの半導体基板に混載
された半導体集積回路装置にあっては、ロジック回路部
は、ＤＲＡＭの周辺回路と同様に高いアスペクト比のプ
ラグによって第１層配線と第２層配線とが接続されるこ
ととなる。このような高いアスペクト比のプラグで配線
が接続されれば、その抵抗によって、ロジック回路の高
速応答性等の性能が阻害されることとなる。
演算回路等のロジック回路とが１つの半導体基板に混載
された半導体集積回路装置にあっては、ロジック回路部
は、ＤＲＡＭの周辺回路と同様に高いアスペクト比のプ
ラグによって第１層配線と第２層配線とが接続されるこ
ととなる。このような高いアスペクト比のプラグで配線
が接続されれば、その抵抗によって、ロジック回路の高
速応答性等の性能が阻害されることとなる。
【００１４】なお、特開平９−９２７９４号公報には、
段差の低減および蓄積電極の加工工程の簡略化のため
に、キャパシタを掘込み型とし、キャパシタ形成用の凹
部と配線溝とを同時に形成する方法が開示されている
が、円筒型の蓄積電極（下部電極）の内外面を利用する
キャパシタの形成には不適当であり、また、キャパシタ
を形成した後に配線（第２層配線）を形成する際には、
ＣＭＰ法を用いることができないという不具合がある。
また、前記公報の技術によりキャパシタの下部電極を周
辺回路の第２層配線と同時に形成した場合には、その第
２層配線の形成工程の後にキャパシタの容量絶縁膜の形
成を行うこととなる。キャパシタの蓄積電荷の増大を考
慮して酸化タンタル等の酸化物金属で容量絶縁膜を構成
した場合には、必然的に高い温度の熱処理工程を実施す
る必要があり、第２層配線に低抵抗な銅あるいはアルミ
ニウム等の金属材料を用いることは、熱的拡散性の及び
軟化観点から採用できない。
段差の低減および蓄積電極の加工工程の簡略化のため
に、キャパシタを掘込み型とし、キャパシタ形成用の凹
部と配線溝とを同時に形成する方法が開示されている
が、円筒型の蓄積電極（下部電極）の内外面を利用する
キャパシタの形成には不適当であり、また、キャパシタ
を形成した後に配線（第２層配線）を形成する際には、
ＣＭＰ法を用いることができないという不具合がある。
また、前記公報の技術によりキャパシタの下部電極を周
辺回路の第２層配線と同時に形成した場合には、その第
２層配線の形成工程の後にキャパシタの容量絶縁膜の形
成を行うこととなる。キャパシタの蓄積電荷の増大を考
慮して酸化タンタル等の酸化物金属で容量絶縁膜を構成
した場合には、必然的に高い温度の熱処理工程を実施す
る必要があり、第２層配線に低抵抗な銅あるいはアルミ
ニウム等の金属材料を用いることは、熱的拡散性の及び
軟化観点から採用できない。
【００１５】本発明の目的は、ＣＯＢ構造のメモリセル
を有する半導体集積回路装置において、立体化されたキ
ャパシタと同層に形成された厚い絶縁膜を挟んで配置さ
れる第１層配線と第２層配線との接続信頼性を向上する
ことにある。
を有する半導体集積回路装置において、立体化されたキ
ャパシタと同層に形成された厚い絶縁膜を挟んで配置さ
れる第１層配線と第２層配線との接続信頼性を向上する
ことにある。
【００１６】また、本発明の目的は、前記第１層配線と
第２層配線との接続孔部分の抵抗を低減することにあ
る。
第２層配線との接続孔部分の抵抗を低減することにあ
る。
【００１７】また、本発明の目的は、第２層配線以上の
配線の配線抵抗を低減することにある。
配線の配線抵抗を低減することにある。
【００１８】また、本発明の目的は、第２層配線の形成
工程を高い熱処理工程が必要なキャパシタの形成工程以
降とし、熱拡散係数の大きな材料であっても第２層配線
に用いることが可能な技術を提供することにある。
工程を高い熱処理工程が必要なキャパシタの形成工程以
降とし、熱拡散係数の大きな材料であっても第２層配線
に用いることが可能な技術を提供することにある。
【００１９】また、本発明の目的は、ＣＯＢ構造のメモ
リセルを有するＤＲＡＭと同一の基板に形成される周辺
回路、あるいはロジック回路の高速応答性能を向上する
ことにある。
リセルを有するＤＲＡＭと同一の基板に形成される周辺
回路、あるいはロジック回路の高速応答性能を向上する
ことにある。
【００２０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００２１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００２２】（１）本発明の半導体集積回路装置は、半
導体基板のメモリセルアレイ領域に形成されたメモリセ
ル選択用ＭＩＳＦＥＴと、メモリセルアレイ領域の周辺
の周辺回路領域に形成された周辺回路用ＭＩＳＦＥＴ
と、メモリセル選択用ＭＩＳＦＥＴおよび周辺回路用Ｍ
ＩＳＦＥＴを覆う第１層間絶縁膜と、メモリセルアレイ
領域の第１層間絶縁膜上に形成されたビット線と、ビッ
ト線上に形成され、メモリセル選択用ＭＩＳＦＥＴの一
方のソース・ドレイン領域に電気的に接続された下部電
極を備えた情報蓄積用容量素子と、情報蓄積用容量素子
と同層に形成され、情報蓄積用容量素子の高さに起因す
るメモリセルアレイ領域と周辺回路領域との段差を緩和
または解消する第１の部分、および情報蓄積用容量素子
を覆う第２の部分を含む第２層間絶縁膜とを有する半導
体集積回路装置であって、第２層間絶縁膜の表面が平坦
化され、かつ、第２層間絶縁膜の表面近傍に配線溝が形
成されており、配線溝の内部には、表面と同一面内にそ
の表面を有する配線が形成されているものである。
導体基板のメモリセルアレイ領域に形成されたメモリセ
ル選択用ＭＩＳＦＥＴと、メモリセルアレイ領域の周辺
の周辺回路領域に形成された周辺回路用ＭＩＳＦＥＴ
と、メモリセル選択用ＭＩＳＦＥＴおよび周辺回路用Ｍ
ＩＳＦＥＴを覆う第１層間絶縁膜と、メモリセルアレイ
領域の第１層間絶縁膜上に形成されたビット線と、ビッ
ト線上に形成され、メモリセル選択用ＭＩＳＦＥＴの一
方のソース・ドレイン領域に電気的に接続された下部電
極を備えた情報蓄積用容量素子と、情報蓄積用容量素子
と同層に形成され、情報蓄積用容量素子の高さに起因す
るメモリセルアレイ領域と周辺回路領域との段差を緩和
または解消する第１の部分、および情報蓄積用容量素子
を覆う第２の部分を含む第２層間絶縁膜とを有する半導
体集積回路装置であって、第２層間絶縁膜の表面が平坦
化され、かつ、第２層間絶縁膜の表面近傍に配線溝が形
成されており、配線溝の内部には、表面と同一面内にそ
の表面を有する配線が形成されているものである。
【００２３】また、本発明の半導体集積回路装置は、前
記した半導体集積回路装置のメモリセルアレイ領域およ
び周辺回路領域以外に、演算回路その他のロジック回路
を構成するロジック回路用ＭＩＳＦＥＴが形成されたロ
ジック回路領域を有し、このロジック回路領域の第２層
間絶縁膜についても、その表面が平坦化され、かつ、そ
の表面近傍に配線溝が形成され、配線溝の内部には、表
面と同一面内にその表面を有する配線が形成されている
ものである。
記した半導体集積回路装置のメモリセルアレイ領域およ
び周辺回路領域以外に、演算回路その他のロジック回路
を構成するロジック回路用ＭＩＳＦＥＴが形成されたロ
ジック回路領域を有し、このロジック回路領域の第２層
間絶縁膜についても、その表面が平坦化され、かつ、そ
の表面近傍に配線溝が形成され、配線溝の内部には、表
面と同一面内にその表面を有する配線が形成されている
ものである。
【００２４】このような半導体集積回路装置によれば、
第２層間絶縁膜の表面が平坦化されているため、メモリ
セルアレイ領域とその他の領域との間に情報蓄積用容量
素子の起因する段差が形成されず、このような段差が存
在した場合には生ずるであろう露光光の焦点ずれが発生
しない。このため、第２層間絶縁膜上に形成される配線
等のパターニングを精密に行うことができる。これによ
り微細な配線等を形成して半導体集積回路装置の高集積
化および高性能化に対応することが可能となる。
第２層間絶縁膜の表面が平坦化されているため、メモリ
セルアレイ領域とその他の領域との間に情報蓄積用容量
素子の起因する段差が形成されず、このような段差が存
在した場合には生ずるであろう露光光の焦点ずれが発生
しない。このため、第２層間絶縁膜上に形成される配線
等のパターニングを精密に行うことができる。これによ
り微細な配線等を形成して半導体集積回路装置の高集積
化および高性能化に対応することが可能となる。
【００２５】ただし、このように第２層間絶縁膜の表面
を平坦化すれば、周辺回路領域あるいはロジック回路領
域についての第２層間絶縁膜の膜厚が前記段差に相当す
る寸法だけ厚くなり、何ら対策を施さない従来技術の場
合には第２層間絶縁膜上に形成する配線とその下部部材
とを接続する接続孔を高いアスペクト比で加工する必要
があることは前記したとおりである。
を平坦化すれば、周辺回路領域あるいはロジック回路領
域についての第２層間絶縁膜の膜厚が前記段差に相当す
る寸法だけ厚くなり、何ら対策を施さない従来技術の場
合には第２層間絶縁膜上に形成する配線とその下部部材
とを接続する接続孔を高いアスペクト比で加工する必要
があることは前記したとおりである。
【００２６】しかし、本発明では、第２層間絶縁膜の表
面を平坦化するとともにその表面近傍に配線溝を形成
し、この配線溝に第２層間絶縁膜の表面と同一の平面内
にその表面を有する配線が形成されるため、第２層間絶
縁膜の下部の部材と、配線底部との距離が短くなり、配
線と前記部材とを接続する接続部の長さを短くできる。
これにより、接続部を形成する接続孔の長さを短くして
その加工を容易とし、加工不良の発生を抑制して半導体
集積回路装置の製造歩留まりと信頼性を向上できる。ま
た、接続部の長さが短くなることから、その接続部の抵
抗が低くなり、配線と前記部材との接続抵抗を低減して
半導体集積回路装置の高速応答性等の性能を向上でき
る。
面を平坦化するとともにその表面近傍に配線溝を形成
し、この配線溝に第２層間絶縁膜の表面と同一の平面内
にその表面を有する配線が形成されるため、第２層間絶
縁膜の下部の部材と、配線底部との距離が短くなり、配
線と前記部材とを接続する接続部の長さを短くできる。
これにより、接続部を形成する接続孔の長さを短くして
その加工を容易とし、加工不良の発生を抑制して半導体
集積回路装置の製造歩留まりと信頼性を向上できる。ま
た、接続部の長さが短くなることから、その接続部の抵
抗が低くなり、配線と前記部材との接続抵抗を低減して
半導体集積回路装置の高速応答性等の性能を向上でき
る。
【００２７】また、前記配線はメモリセルアレイ領域に
は形成されず、周辺回路領域にのみ、または周辺回路領
域およびロジック回路領域にのみ形成することができ
る。これにより、周辺回路領域またはロジック回路領域
での配線および接続部の抵抗値を低減して周辺回路およ
びロジック回路の高速応答性能を向上できる。特にロジ
ック回路部分の高速応答性能の向上は、そのまま演算速
度の向上等、半導体集積回路装置の性能向上に直接影響
し、重要である。
は形成されず、周辺回路領域にのみ、または周辺回路領
域およびロジック回路領域にのみ形成することができ
る。これにより、周辺回路領域またはロジック回路領域
での配線および接続部の抵抗値を低減して周辺回路およ
びロジック回路の高速応答性能を向上できる。特にロジ
ック回路部分の高速応答性能の向上は、そのまま演算速
度の向上等、半導体集積回路装置の性能向上に直接影響
し、重要である。
【００２８】また、配線の底面は、情報蓄積用容量素子
の上面よりも下方に位置するものとすることができる。
このように、配線底面を情報蓄積用容量素子の上面より
も下方に位置させることにより、配線底面からその下部
に位置する部材に向けて接続する接続部の長さを、より
短くすることができる。接続部の長さの短縮は、前記し
たとおり半導体集積回路装置の歩留まりおよび信頼性の
向上、および性能向上に寄与するため、この長さをさら
に短くできることは、前記効果をより顕著に発現させる
ことができることを意味する。
の上面よりも下方に位置するものとすることができる。
このように、配線底面を情報蓄積用容量素子の上面より
も下方に位置させることにより、配線底面からその下部
に位置する部材に向けて接続する接続部の長さを、より
短くすることができる。接続部の長さの短縮は、前記し
たとおり半導体集積回路装置の歩留まりおよび信頼性の
向上、および性能向上に寄与するため、この長さをさら
に短くできることは、前記効果をより顕著に発現させる
ことができることを意味する。
【００２９】また、周辺回路領域、または、周辺回路領
域およびロジック回路領域の第１層間絶縁膜上には、ビ
ット線と同一の材料からなる第１層配線が形成され、配
線は、第１層配線の上部に形成された第２層配線とする
ことができる。このように、第１層間絶縁膜上にビット
線と同一材料の第１層配線を形成することにより、第１
層配線の形成工程をビット線の形成工程と同一にして、
工程を簡略化することが可能となる。また、前記配線を
第２層配線とし、第２層配線と接続される下部部材を、
第１層配線とすることにより、第２層配線と第１層配線
との間、すなわち接続部の長さを短くできる。これによ
り、接続孔の形成工程の容易化による製造歩留まりおよ
び信頼性の向上、接続部の長さ短縮化による直列抵抗の
低減、それに基ずく半導体集積回路装置の性能向上をよ
り顕著に図ることができる。
域およびロジック回路領域の第１層間絶縁膜上には、ビ
ット線と同一の材料からなる第１層配線が形成され、配
線は、第１層配線の上部に形成された第２層配線とする
ことができる。このように、第１層間絶縁膜上にビット
線と同一材料の第１層配線を形成することにより、第１
層配線の形成工程をビット線の形成工程と同一にして、
工程を簡略化することが可能となる。また、前記配線を
第２層配線とし、第２層配線と接続される下部部材を、
第１層配線とすることにより、第２層配線と第１層配線
との間、すなわち接続部の長さを短くできる。これによ
り、接続孔の形成工程の容易化による製造歩留まりおよ
び信頼性の向上、接続部の長さ短縮化による直列抵抗の
低減、それに基ずく半導体集積回路装置の性能向上をよ
り顕著に図ることができる。
【００３０】なお、配線（あるいは第２層配線）と接続
部とは、配線が配線溝に、接続部が接続孔にそれぞれ形
成され、一体として形成されたものとすることができ
る。すなわち、配線溝の下部に接続孔を形成し、配線ま
たは第２層配線は、接続孔の内部に配線または第２層配
線と一体に形成された接続部を介して周辺回路用ＭＩＳ
ＦＥＴ、ロジック回路用ＭＩＳＦＥＴまたは第１層配線
に接続されているものとすることができる。このような
配線および接続部は、後に説明するように、いわゆるダ
マシン法（特に配線と接続部とを一体で形成するデュア
ルダマシン法）で形成することが可能である。
部とは、配線が配線溝に、接続部が接続孔にそれぞれ形
成され、一体として形成されたものとすることができ
る。すなわち、配線溝の下部に接続孔を形成し、配線ま
たは第２層配線は、接続孔の内部に配線または第２層配
線と一体に形成された接続部を介して周辺回路用ＭＩＳ
ＦＥＴ、ロジック回路用ＭＩＳＦＥＴまたは第１層配線
に接続されているものとすることができる。このような
配線および接続部は、後に説明するように、いわゆるダ
マシン法（特に配線と接続部とを一体で形成するデュア
ルダマシン法）で形成することが可能である。
【００３１】また、配線およびその接続部または第２層
配線およびその接続部は、銅を主導電層とする金属導電
体とすることができ、この場合、銅からなる主導電層と
配線溝および接続孔との界面には、タンタル膜、ニオブ
膜、窒化タンタル膜、窒化チタン膜または窒化タングス
テン膜から選択された何れか１つのまたは複数の薄膜を
形成することができる。また、配線または第２層配線の
表面をシリコン窒化膜で覆うことができる。
配線およびその接続部は、銅を主導電層とする金属導電
体とすることができ、この場合、銅からなる主導電層と
配線溝および接続孔との界面には、タンタル膜、ニオブ
膜、窒化タンタル膜、窒化チタン膜または窒化タングス
テン膜から選択された何れか１つのまたは複数の薄膜を
形成することができる。また、配線または第２層配線の
表面をシリコン窒化膜で覆うことができる。
【００３２】銅を主導電層とすることにより配線および
接続部の抵抗値を低減し、半導体集積回路装置の性能を
向上できる。特にロジック回路部分での性能向上は、そ
の要求が強く期待されており、技術的効果が大きい。ま
た、タンタル膜、ニオブ膜、窒化タンタル膜、窒化チタ
ン膜または窒化タングステン膜から選択された何れか１
つのまたは複数の薄膜は、銅に対するブロッキング層と
して機能するものである。これにより銅の層間絶縁膜等
への拡散を防止して、半導体集積回路装置の信頼性を向
上できる。特に、タンタル膜およびニオブ膜は、タンタ
ルおよびニオブと銅との化学結合が安定に存在し、タン
タル／銅界面（ニオブ／銅界面）での銅原子の移動が抑
制される。このため、銅の拡散のみならず、エレクトロ
マイグレーションに対してもその抑制効果が大きく、そ
の結果、耐エレクトロマイグレーションに優れた高い信
頼性の半導体集積回路装置を得ることができる。さら
に、配線または第２層配線の表面をシリコン窒化膜で覆
うことにより、銅の上方への拡散を抑制することができ
る。
接続部の抵抗値を低減し、半導体集積回路装置の性能を
向上できる。特にロジック回路部分での性能向上は、そ
の要求が強く期待されており、技術的効果が大きい。ま
た、タンタル膜、ニオブ膜、窒化タンタル膜、窒化チタ
ン膜または窒化タングステン膜から選択された何れか１
つのまたは複数の薄膜は、銅に対するブロッキング層と
して機能するものである。これにより銅の層間絶縁膜等
への拡散を防止して、半導体集積回路装置の信頼性を向
上できる。特に、タンタル膜およびニオブ膜は、タンタ
ルおよびニオブと銅との化学結合が安定に存在し、タン
タル／銅界面（ニオブ／銅界面）での銅原子の移動が抑
制される。このため、銅の拡散のみならず、エレクトロ
マイグレーションに対してもその抑制効果が大きく、そ
の結果、耐エレクトロマイグレーションに優れた高い信
頼性の半導体集積回路装置を得ることができる。さら
に、配線または第２層配線の表面をシリコン窒化膜で覆
うことにより、銅の上方への拡散を抑制することができ
る。
【００３３】また、配線およびその接続部または第２層
配線およびその接続部は、アルミニウムを主導電層とす
る金属導電体とすることができ、この場合、アルミニウ
ムからなる主導電層と配線溝および接続孔との界面に
は、窒化チタン膜を形成することができる。
配線およびその接続部は、アルミニウムを主導電層とす
る金属導電体とすることができ、この場合、アルミニウ
ムからなる主導電層と配線溝および接続孔との界面に
は、窒化チタン膜を形成することができる。
【００３４】アルミニウムを主導電層とすることにより
配線および接続部の抵抗値を低減し、半導体集積回路装
置の性能を向上できる。特にロジック回路部分での性能
向上は、その要求が強く期待されており、技術的効果が
大きい。また、窒化チタン膜は後に説明するアルミニウ
ムを高圧力下で接続孔に埋め込む際のウェッティング層
として機能させることができる。
配線および接続部の抵抗値を低減し、半導体集積回路装
置の性能を向上できる。特にロジック回路部分での性能
向上は、その要求が強く期待されており、技術的効果が
大きい。また、窒化チタン膜は後に説明するアルミニウ
ムを高圧力下で接続孔に埋め込む際のウェッティング層
として機能させることができる。
【００３５】なお、下部電極は、上方に開孔を有する筒
形状を有するものとすることができる。このような上方
に開孔を有する筒形状の下部電極は大きな表面積を得る
ことができることから今後のＤＲＡＭの高集積化には有
利な形状であるが必然的に立体的な形状となり、そのた
め、情報蓄積用容量素子に起因する段差も高くなる。よ
って、本発明を適用した場合の効果が特に顕著になる下
部電極の形状である。
形状を有するものとすることができる。このような上方
に開孔を有する筒形状の下部電極は大きな表面積を得る
ことができることから今後のＤＲＡＭの高集積化には有
利な形状であるが必然的に立体的な形状となり、そのた
め、情報蓄積用容量素子に起因する段差も高くなる。よ
って、本発明を適用した場合の効果が特に顕著になる下
部電極の形状である。
【００３６】また、配線または第２層配線の上層には、
さらに、その表面近傍に配線溝を有する上層層間絶縁
膜、および、配線溝内に形成されその表面と上層層間絶
縁膜の表面とがほぼ同一平面内にある上層配線が形成さ
れてもよい。このように第２層配線以上の第３あるいは
第４配線層をも前記した第２層配線（配線）と同様とし
てその直列抵抗を低減し、半導体集積回路装置の性能を
向上できる。
さらに、その表面近傍に配線溝を有する上層層間絶縁
膜、および、配線溝内に形成されその表面と上層層間絶
縁膜の表面とがほぼ同一平面内にある上層配線が形成さ
れてもよい。このように第２層配線以上の第３あるいは
第４配線層をも前記した第２層配線（配線）と同様とし
てその直列抵抗を低減し、半導体集積回路装置の性能を
向上できる。
【００３７】（２）本発明の半導体集積回路装置の製造
方法は、半導体基板の主面のメモリセルアレイ領域にメ
モリセル選択用ＭＩＳＦＥＴを、半導体基板の周辺回路
領域またはロジック回路領域に周辺回路用ＭＩＳＦＥＴ
またはロジック回路用ＭＩＳＦＥＴをそれぞれ形成する
工程、メモリセル選択用ＭＩＳＦＥＴおよび周辺回路用
ＭＩＳＦＥＴまたはロジック回路用ＭＩＳＦＥＴを覆う
第１絶縁膜を形成する工程、メモリセルアレイ領域の第
１絶縁膜上にビット線を形成する工程、ビット線を覆う
第２絶縁膜を形成する工程、メモリセルアレイ領域の第
２絶縁膜上に情報蓄積用容量素子の下部電極、下部電極
を覆う容量絶縁膜および上部電極を形成する工程、情報
蓄積用容量素子上に第３絶縁膜を形成する工程、を含む
半導体集積回路装置の製造方法であって、第３絶縁膜の
表面をＣＭＰ法で平坦化した後、周辺回路領域またはロ
ジック回路領域の平坦化された第３絶縁膜およびその下
層絶縁膜に配線溝および接続孔を形成し、配線溝および
接続孔の内部を含む第３絶縁膜上に第１導電層および第
２導電層を順次堆積し、第３絶縁膜の表面上の第１およ
び第２導電層をＣＭＰ法により除去して、配線溝内に第
１および第２導電層からなる配線を、接続孔内に第１お
よび第２導電層からなる接続部を形成する工程、を含む
ものである。
方法は、半導体基板の主面のメモリセルアレイ領域にメ
モリセル選択用ＭＩＳＦＥＴを、半導体基板の周辺回路
領域またはロジック回路領域に周辺回路用ＭＩＳＦＥＴ
またはロジック回路用ＭＩＳＦＥＴをそれぞれ形成する
工程、メモリセル選択用ＭＩＳＦＥＴおよび周辺回路用
ＭＩＳＦＥＴまたはロジック回路用ＭＩＳＦＥＴを覆う
第１絶縁膜を形成する工程、メモリセルアレイ領域の第
１絶縁膜上にビット線を形成する工程、ビット線を覆う
第２絶縁膜を形成する工程、メモリセルアレイ領域の第
２絶縁膜上に情報蓄積用容量素子の下部電極、下部電極
を覆う容量絶縁膜および上部電極を形成する工程、情報
蓄積用容量素子上に第３絶縁膜を形成する工程、を含む
半導体集積回路装置の製造方法であって、第３絶縁膜の
表面をＣＭＰ法で平坦化した後、周辺回路領域またはロ
ジック回路領域の平坦化された第３絶縁膜およびその下
層絶縁膜に配線溝および接続孔を形成し、配線溝および
接続孔の内部を含む第３絶縁膜上に第１導電層および第
２導電層を順次堆積し、第３絶縁膜の表面上の第１およ
び第２導電層をＣＭＰ法により除去して、配線溝内に第
１および第２導電層からなる配線を、接続孔内に第１お
よび第２導電層からなる接続部を形成する工程、を含む
ものである。
【００３８】このような半導体集積回路装置の製造方法
によれば、いわゆるデュアルダマシン法で配線を形成
し、前記（１）で記載した半導体集積回路装置を形成で
きる。
によれば、いわゆるデュアルダマシン法で配線を形成
し、前記（１）で記載した半導体集積回路装置を形成で
きる。
【００３９】また、本製造方法のよれば、配線は、情報
蓄積用容量素子を形成した後に形成されるため、情報蓄
積用容量素子の形成の際に通常行われる高い温度の熱処
理により配線が影響を受けることがない。逆にいえば、
情報蓄積用容量素子の形成の際に未だ配線は形成されて
いないため、配線の耐熱性を考慮して情報蓄積用容量素
子の形成の際の熱工程を制限する必要がない。これによ
り情報蓄積用容量素子の形成の際には十分に高い温度の
熱処理（たとえば７００℃程度）を施して蓄積容量の大
きい情報蓄積用容量素子を形成することができ、一方、
配線には耐熱性には劣るが高い導電率を有した材料、た
とえば銅、アルミニウム等を使用して配線抵抗を低減
し、半導体集積回路装置の性能を向上できる。このよう
な製造方法により、融点の低いアルミニウムあるいは拡
散速度の速い銅を配線材料に用いることが可能となる。
蓄積用容量素子を形成した後に形成されるため、情報蓄
積用容量素子の形成の際に通常行われる高い温度の熱処
理により配線が影響を受けることがない。逆にいえば、
情報蓄積用容量素子の形成の際に未だ配線は形成されて
いないため、配線の耐熱性を考慮して情報蓄積用容量素
子の形成の際の熱工程を制限する必要がない。これによ
り情報蓄積用容量素子の形成の際には十分に高い温度の
熱処理（たとえば７００℃程度）を施して蓄積容量の大
きい情報蓄積用容量素子を形成することができ、一方、
配線には耐熱性には劣るが高い導電率を有した材料、た
とえば銅、アルミニウム等を使用して配線抵抗を低減
し、半導体集積回路装置の性能を向上できる。このよう
な製造方法により、融点の低いアルミニウムあるいは拡
散速度の速い銅を配線材料に用いることが可能となる。
【００４０】さらに、本製造方法では、配線溝を形成し
た後に接続孔を形成するため、配線溝の深さに相当する
分だけ接続孔の深さが緩和される。このため接続孔の加
工工程を容易にして加工不良による半導体集積回路装置
の歩留まりの低下を抑制することができる。また、接続
孔に形成される接続部の長さが短縮されるため配線とそ
れが接続部により接続される下部部材との間の直列抵抗
を低減して半導体集積回路装置の性能を向上できる。
た後に接続孔を形成するため、配線溝の深さに相当する
分だけ接続孔の深さが緩和される。このため接続孔の加
工工程を容易にして加工不良による半導体集積回路装置
の歩留まりの低下を抑制することができる。また、接続
孔に形成される接続部の長さが短縮されるため配線とそ
れが接続部により接続される下部部材との間の直列抵抗
を低減して半導体集積回路装置の性能を向上できる。
【００４１】なお、第３絶縁膜の平坦化の際には、情報
蓄積用容量素子に起因する段差が解消されるが、このよ
うな段差を解消するには、第３絶縁膜の堆積前にその段
差に相当する絶縁膜をあらかじめ形成する方法がある。
すなわち、第３絶縁膜の堆積前に、周辺回路領域または
ロジック回路領域に情報蓄積用容量素子と同層に形成さ
れる第４絶縁膜を形成し、メモリセルアレイ領域と周辺
回路領域またはロジック回路領域との間の情報蓄積用容
量素子の高さに起因する段差を緩和または解消すること
ができる。
蓄積用容量素子に起因する段差が解消されるが、このよ
うな段差を解消するには、第３絶縁膜の堆積前にその段
差に相当する絶縁膜をあらかじめ形成する方法がある。
すなわち、第３絶縁膜の堆積前に、周辺回路領域または
ロジック回路領域に情報蓄積用容量素子と同層に形成さ
れる第４絶縁膜を形成し、メモリセルアレイ領域と周辺
回路領域またはロジック回路領域との間の情報蓄積用容
量素子の高さに起因する段差を緩和または解消すること
ができる。
【００４２】この段差の解消方法つまり第４絶縁膜の形
成方法としては、第４絶縁膜を、情報蓄積用容量素子の
下部電極の形成の際に円筒形状の溝が形成される絶縁膜
とする方法とすることができる。この方法によれば、情
報蓄積用容量素子の下部電極を上方に開口を有する筒形
状にする場合、第４絶縁膜を別途形成する必要はなく、
下部電極を形成する際に必要な第４絶縁膜を段差の緩和
にも用いるものであり、工程を簡略化することができ
る。特に、第３絶縁膜の堆積およびＣＭＰ法による研磨
の際には、あらかじめ第４絶縁膜で段差の緩和が行われ
ているため、ＣＭＰ工程による第３絶縁膜の研磨量が多
くならず、ＣＭＰ工程の工程負荷を低減できる。
成方法としては、第４絶縁膜を、情報蓄積用容量素子の
下部電極の形成の際に円筒形状の溝が形成される絶縁膜
とする方法とすることができる。この方法によれば、情
報蓄積用容量素子の下部電極を上方に開口を有する筒形
状にする場合、第４絶縁膜を別途形成する必要はなく、
下部電極を形成する際に必要な第４絶縁膜を段差の緩和
にも用いるものであり、工程を簡略化することができ
る。特に、第３絶縁膜の堆積およびＣＭＰ法による研磨
の際には、あらかじめ第４絶縁膜で段差の緩和が行われ
ているため、ＣＭＰ工程による第３絶縁膜の研磨量が多
くならず、ＣＭＰ工程の工程負荷を低減できる。
【００４３】また、第３絶縁膜を、情報蓄積用容量素子
を覆い、情報蓄積用容量素子の高さに相当する寸法以上
の膜厚で堆積されるものとして、段差を解消することも
できる。この場合、段差の解消は第３絶縁膜の堆積およ
び第３絶縁膜のＣＭＰ法による研磨のみで行う。この場
合のＣＭＰ法による研磨は、メモリセルアレイ領域上の
第３絶縁膜の膜厚が相当に厚いため、ＣＭＰ法での平坦
性を確保することが困難になる場合も生じる。このよう
な場合には、周辺回路領域あるいはロジック回路領域に
のみＣＭＰ法による研磨の研磨速度調整層（たとえば第
３絶縁膜の代表的な材料であるシリコン酸化膜よりも研
磨速度の遅いシリコン窒化膜）を堆積することができ
る。
を覆い、情報蓄積用容量素子の高さに相当する寸法以上
の膜厚で堆積されるものとして、段差を解消することも
できる。この場合、段差の解消は第３絶縁膜の堆積およ
び第３絶縁膜のＣＭＰ法による研磨のみで行う。この場
合のＣＭＰ法による研磨は、メモリセルアレイ領域上の
第３絶縁膜の膜厚が相当に厚いため、ＣＭＰ法での平坦
性を確保することが困難になる場合も生じる。このよう
な場合には、周辺回路領域あるいはロジック回路領域に
のみＣＭＰ法による研磨の研磨速度調整層（たとえば第
３絶縁膜の代表的な材料であるシリコン酸化膜よりも研
磨速度の遅いシリコン窒化膜）を堆積することができ
る。
【００４４】また、上記半導体集積回路装置の製造方法
において、ビット線の形成と同時に、周辺回路領域また
はロジック回路領域の第１絶縁膜上に、ビット線と同一
の材料からなる第１層配線を形成し、接続部は、第１層
配線に接続されるものとすることができる。このような
半導体集積回路装置の製造方法によれば、接続部の長さ
が短縮化できる。すなわち、接続部が形成される接続孔
の深さを低減して、接続孔の形成工程を容易にして加工
不良の発生を抑制し、半導体集積回路装置の歩留まりを
向上できる。
において、ビット線の形成と同時に、周辺回路領域また
はロジック回路領域の第１絶縁膜上に、ビット線と同一
の材料からなる第１層配線を形成し、接続部は、第１層
配線に接続されるものとすることができる。このような
半導体集積回路装置の製造方法によれば、接続部の長さ
が短縮化できる。すなわち、接続部が形成される接続孔
の深さを低減して、接続孔の形成工程を容易にして加工
不良の発生を抑制し、半導体集積回路装置の歩留まりを
向上できる。
【００４５】また、第１導電層を、窒化チタン膜とし、
第２導電層をアルミニウム膜とすることができる。この
場合、アルミニウム膜の堆積後に、半導体基板を高圧力
化に保持し、アルミニウム膜を接続孔内に埋め込むこと
ができる。
第２導電層をアルミニウム膜とすることができる。この
場合、アルミニウム膜の堆積後に、半導体基板を高圧力
化に保持し、アルミニウム膜を接続孔内に埋め込むこと
ができる。
【００４６】あるいは、第１導電層を、タンタル膜、ニ
オブ膜、窒化タンタル膜、窒化チタン膜または窒化タン
グステン膜から選択された何れか１つのまたは複数の薄
膜とし、第２導電層を銅膜とすることができる。この場
合、銅膜は、メッキ法により堆積することができる。メ
ッキ法には電解メッキ法、あるいは無電解メッキ法が例
示できる。さらに、第３絶縁膜および配線上にシリコン
窒化膜を堆積することができる。
オブ膜、窒化タンタル膜、窒化チタン膜または窒化タン
グステン膜から選択された何れか１つのまたは複数の薄
膜とし、第２導電層を銅膜とすることができる。この場
合、銅膜は、メッキ法により堆積することができる。メ
ッキ法には電解メッキ法、あるいは無電解メッキ法が例
示できる。さらに、第３絶縁膜および配線上にシリコン
窒化膜を堆積することができる。
【００４７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００４８】（実施の形態１）図１は、本発明の一実施
の形態であるＤＲＡＭを形成した半導体チップ全体の一
例を示した平面図である。本実施の形態のＤＲＡＭは、
２５６Ｍｂｉｔの記憶容量を有し、その外形サイズは、
たとえば１２×５ｍｍ2 であり、メモリ占有率は５８％
である。図示のように、単結晶シリコンからなる半導体
チップ１Ａの主面には、Ｘ方向（半導体チップ１Ａの長
辺方向）およびＹ方向（半導体チップ１Ａの短辺方向）
に沿って多数のメモリアレイＭＡＲＹがマトリクス状に
配置されている。Ｘ方向に沿って互いに隣接するメモリ
アレイＭＡＲＹの間にはセンスアンプＳＡが配置され、
センスアンプＳＡに接続されるビット線ＢＬには５１２
個のメモリセルがつながっている。ワード線に階層ワー
ド構造が採用されている場合にはＹ方向に沿って互いに
隣接するメモリアレイＭＡＲＹの間にはサブワードデコ
ーダＳＷＤが配置されている。また、半導体チップ１Ａ
の主面の中央部には、ワードドライバＷＤ、データ線選
択回路などの制御回路や、入出力回路、ボンディングパ
ッドなどが配置されている。
の形態であるＤＲＡＭを形成した半導体チップ全体の一
例を示した平面図である。本実施の形態のＤＲＡＭは、
２５６Ｍｂｉｔの記憶容量を有し、その外形サイズは、
たとえば１２×５ｍｍ2 であり、メモリ占有率は５８％
である。図示のように、単結晶シリコンからなる半導体
チップ１Ａの主面には、Ｘ方向（半導体チップ１Ａの長
辺方向）およびＹ方向（半導体チップ１Ａの短辺方向）
に沿って多数のメモリアレイＭＡＲＹがマトリクス状に
配置されている。Ｘ方向に沿って互いに隣接するメモリ
アレイＭＡＲＹの間にはセンスアンプＳＡが配置され、
センスアンプＳＡに接続されるビット線ＢＬには５１２
個のメモリセルがつながっている。ワード線に階層ワー
ド構造が採用されている場合にはＹ方向に沿って互いに
隣接するメモリアレイＭＡＲＹの間にはサブワードデコ
ーダＳＷＤが配置されている。また、半導体チップ１Ａ
の主面の中央部には、ワードドライバＷＤ、データ線選
択回路などの制御回路や、入出力回路、ボンディングパ
ッドなどが配置されている。
【００４９】図２は、本実施の形態１のＤＲＡＭの等価
回路図である。図示のように、このＤＲＡＭのメモリア
レイ（ＭＡＲＹ）は、マトリクス状に配置された複数の
ワード線ＷＬ（ＷＬn-1 、ＷＬn 、ＷＬn+1 …）と複数
のビット線ＢＬおよびそれらの交点に配置された複数の
メモリセル（ＭＣ）により構成されている。１ビットの
情報を記憶する１個のメモリセルは、１個のキャパシタ
Ｃとこれに直列に接続された１個のメモリセル選択用Ｍ
ＩＳＦＥＴＱｓとで構成されている。メモリセル選択用
ＭＩＳＦＥＴＱｓのソース、ドレインの一方は、キャパ
シタＣと電気的に接続され、他方はビット線ＢＬと電気
的に接続されている。ワード線ＷＬの一端は、ワードド
ライバＷＤに接続され、ビット線ＢＬの一端は、センス
アンプＳＡに接続されている。
回路図である。図示のように、このＤＲＡＭのメモリア
レイ（ＭＡＲＹ）は、マトリクス状に配置された複数の
ワード線ＷＬ（ＷＬn-1 、ＷＬn 、ＷＬn+1 …）と複数
のビット線ＢＬおよびそれらの交点に配置された複数の
メモリセル（ＭＣ）により構成されている。１ビットの
情報を記憶する１個のメモリセルは、１個のキャパシタ
Ｃとこれに直列に接続された１個のメモリセル選択用Ｍ
ＩＳＦＥＴＱｓとで構成されている。メモリセル選択用
ＭＩＳＦＥＴＱｓのソース、ドレインの一方は、キャパ
シタＣと電気的に接続され、他方はビット線ＢＬと電気
的に接続されている。ワード線ＷＬの一端は、ワードド
ライバＷＤに接続され、ビット線ＢＬの一端は、センス
アンプＳＡに接続されている。
【００５０】図３は、本実施の形態１のＤＲＡＭの要部
断面図である。図３において、Ａ領域はメモリアレイＭ
ＡＲＹの一部を示し、Ｂ領域は周辺回路の一部を示す。
断面図である。図３において、Ａ領域はメモリアレイＭ
ＡＲＹの一部を示し、Ｂ領域は周辺回路の一部を示す。
【００５１】ｐ形の単結晶シリコンからなる半導体基板
１の主面には、Ａ領域のｐ形ウェル２、Ｂ領域のｐ形ウ
ェル３およびｎ形ウェル４が形成されている。また、ｐ
形ウェル２を囲むようにｎ形のディープウェル６が形成
されている。なお、各ウェルには、しきい値電圧調整層
が形成されていてもよい。
１の主面には、Ａ領域のｐ形ウェル２、Ｂ領域のｐ形ウ
ェル３およびｎ形ウェル４が形成されている。また、ｐ
形ウェル２を囲むようにｎ形のディープウェル６が形成
されている。なお、各ウェルには、しきい値電圧調整層
が形成されていてもよい。
【００５２】各ウェルの主面には、分離領域７が形成さ
れている。分離領域７はシリコン酸化膜からなり、半導
体基板１の主面に形成された浅溝８に熱酸化されたシリ
コン酸化膜９を介して形成されている。
れている。分離領域７はシリコン酸化膜からなり、半導
体基板１の主面に形成された浅溝８に熱酸化されたシリ
コン酸化膜９を介して形成されている。
【００５３】ｐ形ウェル２の主面にはＤＲＡＭのメモリ
セル選択用ＭＩＳＦＥＴＱｓが形成されている。また、
ｐ形ウェル３およびｎ形ウェル４の主面には各々ｎチャ
ネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱ
ｐが形成されている。
セル選択用ＭＩＳＦＥＴＱｓが形成されている。また、
ｐ形ウェル３およびｎ形ウェル４の主面には各々ｎチャ
ネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱ
ｐが形成されている。
【００５４】メモリセル選択用ＭＩＳＦＥＴＱｓは、ｐ
形ウェル２の主面上にゲート絶縁膜１０を介して形成さ
れたゲート電極１１と、ゲート電極１１の両側のｐ形ウ
ェル２の主面に形成された不純物半導体領域１２とから
なる。ゲート絶縁膜１０は、たとえば７〜８ｎｍの膜厚
を有する熱酸化により形成されたシリコン酸化膜からな
る。ゲート電極１１は、たとえば膜厚７０ｎｍの多結晶
シリコン膜１１ａ、膜厚５０ｎｍの窒化チタン膜１１ｂ
および膜厚１００ｎｍのタングステン膜１１ｃの積層膜
とすることができる。また、不純物半導体領域１２には
ｎ形の不純物、たとえば砒素またはリンが導入されてい
る。
形ウェル２の主面上にゲート絶縁膜１０を介して形成さ
れたゲート電極１１と、ゲート電極１１の両側のｐ形ウ
ェル２の主面に形成された不純物半導体領域１２とから
なる。ゲート絶縁膜１０は、たとえば７〜８ｎｍの膜厚
を有する熱酸化により形成されたシリコン酸化膜からな
る。ゲート電極１１は、たとえば膜厚７０ｎｍの多結晶
シリコン膜１１ａ、膜厚５０ｎｍの窒化チタン膜１１ｂ
および膜厚１００ｎｍのタングステン膜１１ｃの積層膜
とすることができる。また、不純物半導体領域１２には
ｎ形の不純物、たとえば砒素またはリンが導入されてい
る。
【００５５】メモリセル選択用ＭＩＳＦＥＴＱｓのゲー
ト電極１１の上層にはシリコン窒化膜からなるキャップ
絶縁膜１３が形成され、さらにその上層をシリコン窒化
膜１４で覆われる。シリコン窒化膜１４は、ゲート電極
１１の側壁にも形成され、後に説明する接続孔を形成す
る際の自己整合加工に利用される。なお、メモリセル選
択用ＭＩＳＦＥＴＱｓのゲート電極１１は、ＤＲＡＭの
ワード線として機能するものであり、分離領域７の上面
にはワード線ＷＬが形成されている。
ト電極１１の上層にはシリコン窒化膜からなるキャップ
絶縁膜１３が形成され、さらにその上層をシリコン窒化
膜１４で覆われる。シリコン窒化膜１４は、ゲート電極
１１の側壁にも形成され、後に説明する接続孔を形成す
る際の自己整合加工に利用される。なお、メモリセル選
択用ＭＩＳＦＥＴＱｓのゲート電極１１は、ＤＲＡＭの
ワード線として機能するものであり、分離領域７の上面
にはワード線ＷＬが形成されている。
【００５６】一方、ｎチャネルＭＩＳＦＥＴＱｎおよび
ｐチャネルＭＩＳＦＥＴＱｐは、各々ｐ形ウェル３およ
びｎ形ウェル４の主面上に形成され、ゲート絶縁膜１０
を介して形成されたゲート電極１１と、ゲート電極１１
の両側の各ウェルの主面に形成された不純物半導体領域
１５とから構成される。ゲート絶縁膜１０およびゲート
電極１１は前記と同様である。不純物半導体領域１５は
低濃度不純物領域１５ａと高濃度不純物領域１５ｂとか
らなり、いわゆるＬＤＤ（Lightly Doped Drain ）構造
を形成している。不純物半導体領域１５に導入される不
純物は、ＭＩＳＦＥＴの導電形に応じてｎ形またはｐ形
の不純物が導入される。
ｐチャネルＭＩＳＦＥＴＱｐは、各々ｐ形ウェル３およ
びｎ形ウェル４の主面上に形成され、ゲート絶縁膜１０
を介して形成されたゲート電極１１と、ゲート電極１１
の両側の各ウェルの主面に形成された不純物半導体領域
１５とから構成される。ゲート絶縁膜１０およびゲート
電極１１は前記と同様である。不純物半導体領域１５は
低濃度不純物領域１５ａと高濃度不純物領域１５ｂとか
らなり、いわゆるＬＤＤ（Lightly Doped Drain ）構造
を形成している。不純物半導体領域１５に導入される不
純物は、ＭＩＳＦＥＴの導電形に応じてｎ形またはｐ形
の不純物が導入される。
【００５７】ｎチャネルＭＩＳＦＥＴＱｎおよびｐチャ
ネルＭＩＳＦＥＴＱｐのゲート電極１１の上層にはシリ
コン窒化膜からなるキャップ絶縁膜１３が形成され、側
面には、たとえばシリコン窒化膜からなるサイドウォー
ルスペーサ１６が形成されている。
ネルＭＩＳＦＥＴＱｐのゲート電極１１の上層にはシリ
コン窒化膜からなるキャップ絶縁膜１３が形成され、側
面には、たとえばシリコン窒化膜からなるサイドウォー
ルスペーサ１６が形成されている。
【００５８】メモリセル選択用ＭＩＳＦＥＴＱｓ、ｎチ
ャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴ
Ｑｐは、層間絶縁膜１７で覆われている。層間絶縁膜１
７は、たとえばＳＯＧ（Spin On Glass ）膜、ＴＥＯＳ
（テトラメトキシシラン）を原料ガスとしプラズマＣＶ
Ｄ法により形成されたシリコン酸化膜（以下ＴＥＯＳ酸
化膜という）がＣＭＰ（Chemical Mechanical Polishin
g ）法により平坦化されたＴＥＯＳ酸化膜およびＴＥＯ
Ｓ酸化膜の積層膜とすることができる。
ャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴ
Ｑｐは、層間絶縁膜１７で覆われている。層間絶縁膜１
７は、たとえばＳＯＧ（Spin On Glass ）膜、ＴＥＯＳ
（テトラメトキシシラン）を原料ガスとしプラズマＣＶ
Ｄ法により形成されたシリコン酸化膜（以下ＴＥＯＳ酸
化膜という）がＣＭＰ（Chemical Mechanical Polishin
g ）法により平坦化されたＴＥＯＳ酸化膜およびＴＥＯ
Ｓ酸化膜の積層膜とすることができる。
【００５９】層間絶縁膜１７上には、さらにＴＥＯＳ酸
化膜１７ｄが形成され、その上面にビット線ＢＬおよび
第１層配線１８が形成されている。ビット線ＢＬおよび
第１層配線１８は、たとえば窒化チタン膜とタングステ
ン膜との積層膜とすることができる。これにより、ビッ
ト線ＢＬおよび第１層配線１８を低抵抗化してＤＲＡＭ
の性能を向上することができる。また、ビット線ＢＬと
第１層配線１８とは、後に説明するように同時に形成さ
れる。これにより工程を簡略化することができる。
化膜１７ｄが形成され、その上面にビット線ＢＬおよび
第１層配線１８が形成されている。ビット線ＢＬおよび
第１層配線１８は、たとえば窒化チタン膜とタングステ
ン膜との積層膜とすることができる。これにより、ビッ
ト線ＢＬおよび第１層配線１８を低抵抗化してＤＲＡＭ
の性能を向上することができる。また、ビット線ＢＬと
第１層配線１８とは、後に説明するように同時に形成さ
れる。これにより工程を簡略化することができる。
【００６０】ビット線ＢＬはプラグ１９およびプラグ１
９ｂを介して一対のメモリセル選択用ＭＩＳＦＥＴＱｓ
に共有される不純物半導体領域１２に接続される。プラ
グ１９は、たとえばｎ形の不純物が導入された多結晶シ
リコン膜とすることができる。プラグ１９ｂは、たとえ
ば窒化チタン膜とタングステン膜との積層膜とすること
ができる。また、プラグ１９とプラグ１９ｂとの接続部
にはコバルトシリサイド膜２０が形成されている。これ
によりプラグ１９とプラグ１９ｂとの間、つまりビット
線ＢＬとプラグ１９との間の接続抵抗を低減し、接続信
頼性を向上することができる。
９ｂを介して一対のメモリセル選択用ＭＩＳＦＥＴＱｓ
に共有される不純物半導体領域１２に接続される。プラ
グ１９は、たとえばｎ形の不純物が導入された多結晶シ
リコン膜とすることができる。プラグ１９ｂは、たとえ
ば窒化チタン膜とタングステン膜との積層膜とすること
ができる。また、プラグ１９とプラグ１９ｂとの接続部
にはコバルトシリサイド膜２０が形成されている。これ
によりプラグ１９とプラグ１９ｂとの間、つまりビット
線ＢＬとプラグ１９との間の接続抵抗を低減し、接続信
頼性を向上することができる。
【００６１】第１層配線１８は、接続孔２１内に形成さ
れたプラグ２２を介してｎチャネルＭＩＳＦＥＴＱｎお
よびｐチャネルＭＩＳＦＥＴＱｐの不純物半導体領域１
５またはゲート電極１１に接続される。プラグ２２は、
プラグ１９ｂと同様にたとえば窒化チタン膜とタングス
テン膜との積層膜とすることができる。また、プラグ２
２と不純物半導体領域１５との接続部にはコバルトシリ
サイド膜２０が形成されている。これによりプラグ２２
と不純物半導体領域１５との間の接続抵抗を低減し、接
続信頼性を向上することができる。
れたプラグ２２を介してｎチャネルＭＩＳＦＥＴＱｎお
よびｐチャネルＭＩＳＦＥＴＱｐの不純物半導体領域１
５またはゲート電極１１に接続される。プラグ２２は、
プラグ１９ｂと同様にたとえば窒化チタン膜とタングス
テン膜との積層膜とすることができる。また、プラグ２
２と不純物半導体領域１５との接続部にはコバルトシリ
サイド膜２０が形成されている。これによりプラグ２２
と不純物半導体領域１５との間の接続抵抗を低減し、接
続信頼性を向上することができる。
【００６２】ビット線ＢＬおよび第１層配線１８は、層
間絶縁膜２３で覆われている。層間絶縁膜２３は、たと
えばＳＯＧ膜、ＣＭＰ法により平坦化されたＴＥＯＳ酸
化膜、ＴＥＯＳ酸化膜の積層膜とすることができる。な
お、ビット線ＢＬおよび第１層配線１８はシリコン窒化
膜からなるキャップ絶縁膜およびサイドウォールスペー
サで覆われてもよい。
間絶縁膜２３で覆われている。層間絶縁膜２３は、たと
えばＳＯＧ膜、ＣＭＰ法により平坦化されたＴＥＯＳ酸
化膜、ＴＥＯＳ酸化膜の積層膜とすることができる。な
お、ビット線ＢＬおよび第１層配線１８はシリコン窒化
膜からなるキャップ絶縁膜およびサイドウォールスペー
サで覆われてもよい。
【００６３】層間絶縁膜２３の上層のＡ領域には情報蓄
積用のキャパシタＣが形成されている。また、Ｂ領域の
層間絶縁膜２３の上層にはキャパシタＣと同層に絶縁膜
２４が形成されている。絶縁膜２４はたとえばシリコン
酸化膜とすることができ、キャパシタＣと同層に形成す
ることによりキャパシタＣの標高に起因するＡ領域とＢ
領域との間の段差の発生を防止することができる。これ
によりフォトリソグラフィの焦点深度に余裕を持たせる
ことができ、工程を安定にして微細加工に対応すること
ができる。なお、層間絶縁膜２３の上面にはシリコン窒
化膜２３ｂが形成されている。シリコン窒化膜２３ｂは
後に説明するようにキャパシタＣの下部電極２７を形成
する際のエッチングストッパとして機能する薄膜であ
る。
積用のキャパシタＣが形成されている。また、Ｂ領域の
層間絶縁膜２３の上層にはキャパシタＣと同層に絶縁膜
２４が形成されている。絶縁膜２４はたとえばシリコン
酸化膜とすることができ、キャパシタＣと同層に形成す
ることによりキャパシタＣの標高に起因するＡ領域とＢ
領域との間の段差の発生を防止することができる。これ
によりフォトリソグラフィの焦点深度に余裕を持たせる
ことができ、工程を安定にして微細加工に対応すること
ができる。なお、層間絶縁膜２３の上面にはシリコン窒
化膜２３ｂが形成されている。シリコン窒化膜２３ｂは
後に説明するようにキャパシタＣの下部電極２７を形成
する際のエッチングストッパとして機能する薄膜であ
る。
【００６４】キャパシタＣは、メモリセル選択用ＭＩＳ
ＦＥＴＱｓのビット線ＢＬに接続される不純物半導体領
域１２とは逆の不純物半導体領域１２に接続されるプラ
グ２５に、プラグ２６を介して接続される下部電極２７
と、たとえばシリコン窒化膜および酸化タンタルからな
る容量絶縁膜２８と、たとえば窒化チタンからなるプレ
ート電極２９とから構成される。
ＦＥＴＱｓのビット線ＢＬに接続される不純物半導体領
域１２とは逆の不純物半導体領域１２に接続されるプラ
グ２５に、プラグ２６を介して接続される下部電極２７
と、たとえばシリコン窒化膜および酸化タンタルからな
る容量絶縁膜２８と、たとえば窒化チタンからなるプレ
ート電極２９とから構成される。
【００６５】キャパシタＣの上層には、たとえばＴＥＯ
Ｓ酸化膜からなる絶縁膜３０が形成されている。絶縁膜
３０と絶縁膜２４とは、キャパシタＣを覆い、これを他
の部材から絶縁する層間絶縁膜（第２層間絶縁膜）であ
る。絶縁膜２４が前記情報蓄積用容量素子（キャパシタ
Ｃ）の高さに起因する前記メモリセルアレイ領域と前記
周辺回路領域との段差を緩和または解消する部分（第１
の部分）に相当し、絶縁膜３０が情報蓄積用容量素子を
覆う部分（第２の部分）に相当する。絶縁膜３０の表面
はＣＭＰ法により平坦化され、半導体基板１の全面にお
いて平坦性が確保されている。
Ｓ酸化膜からなる絶縁膜３０が形成されている。絶縁膜
３０と絶縁膜２４とは、キャパシタＣを覆い、これを他
の部材から絶縁する層間絶縁膜（第２層間絶縁膜）であ
る。絶縁膜２４が前記情報蓄積用容量素子（キャパシタ
Ｃ）の高さに起因する前記メモリセルアレイ領域と前記
周辺回路領域との段差を緩和または解消する部分（第１
の部分）に相当し、絶縁膜３０が情報蓄積用容量素子を
覆う部分（第２の部分）に相当する。絶縁膜３０の表面
はＣＭＰ法により平坦化され、半導体基板１の全面にお
いて平坦性が確保されている。
【００６６】絶縁膜３０および絶縁膜２４の表面近傍に
は、配線溝３１が形成され、その配線溝３１内には第２
層配線３２が形成されている。図３に示すとおり、第２
層配線３２の表面と絶縁膜３０の表面とは同一の平面内
にあり、また、第２層配線３２の底面はキャパシタＣの
表面（プレート電極２９の表面）よりも下部に位置して
いる。第２層配線３２は後に説明するようにＣＭＰ法で
形成される。
は、配線溝３１が形成され、その配線溝３１内には第２
層配線３２が形成されている。図３に示すとおり、第２
層配線３２の表面と絶縁膜３０の表面とは同一の平面内
にあり、また、第２層配線３２の底面はキャパシタＣの
表面（プレート電極２９の表面）よりも下部に位置して
いる。第２層配線３２は後に説明するようにＣＭＰ法で
形成される。
【００６７】また、配線溝３１の下部には接続孔３３が
形成され、接続孔３３内には接続部３４が形成されてい
る。第２層配線３２および接続部３４は一体として形成
されており、第２層配線３２は第１導電層３２ａおよび
第２導電層３２ｂから構成され、接続部３４は第１導電
層３４ａおよび第２導電層３４ｂから構成される。第１
導電層３２ａ、３４ａは、たとえばタンタル膜からな
り、第２導電層３２ｂ、３４ｂは、たとえば銅からな
る。
形成され、接続孔３３内には接続部３４が形成されてい
る。第２層配線３２および接続部３４は一体として形成
されており、第２層配線３２は第１導電層３２ａおよび
第２導電層３２ｂから構成され、接続部３４は第１導電
層３４ａおよび第２導電層３４ｂから構成される。第１
導電層３２ａ、３４ａは、たとえばタンタル膜からな
り、第２導電層３２ｂ、３４ｂは、たとえば銅からな
る。
【００６８】第２導電層３２ｂ、３４ｂは、第２層配線
３２および接続部３４の主導電層として機能するもので
ある。このように銅からなる主導電層を有するため、第
２層配線３２および接続部３４の低抵抗化を図ることが
でき、半導体集積回路装置、特に周辺回路の応答性を高
速化してＤＲＡＭの性能を向上することができる。
３２および接続部３４の主導電層として機能するもので
ある。このように銅からなる主導電層を有するため、第
２層配線３２および接続部３４の低抵抗化を図ることが
でき、半導体集積回路装置、特に周辺回路の応答性を高
速化してＤＲＡＭの性能を向上することができる。
【００６９】第１導電層３２ａ、３４ａは、銅の拡散を
防止するバリア層として機能するものである。特に本実
施の形態ではタンタル膜を用いるため、第１導電層３２
ａ、３４ａと第２導電層３２ｂ、３４ｂとの界面でＴａ
−Ｃｕの結合を形成し、銅の拡散またはエレクトロマイ
グレーションによる移動を有効に防止することができ
る。また、Ｔａ−Ｃｕの結合を形成することにより銅膜
の接着性を向上することができる。これによりＤＲＡＭ
の信頼性を向上できる。
防止するバリア層として機能するものである。特に本実
施の形態ではタンタル膜を用いるため、第１導電層３２
ａ、３４ａと第２導電層３２ｂ、３４ｂとの界面でＴａ
−Ｃｕの結合を形成し、銅の拡散またはエレクトロマイ
グレーションによる移動を有効に防止することができ
る。また、Ｔａ−Ｃｕの結合を形成することにより銅膜
の接着性を向上することができる。これによりＤＲＡＭ
の信頼性を向上できる。
【００７０】また、本実施の形態では、配線溝３１の下
部に接続孔３３が形成されるため、配線溝３１の深さに
相当する分だけ接続孔３３の深さを浅くできる。ここで
は、たとえば配線溝３１の深さ、すなわち第２層配線３
２の膜厚を0.７μｍとし、接続孔３３の深さ、すなわち
接続部３４の長さを0.７μｍとすることができる。これ
は、従来技術のように絶縁膜３０上に第２層配線を形成
する場合と比較して接続孔の深さを1.４μｍから0.７μ
ｍに短縮することができることを意味する。このよう
に、接続孔３３の深さを浅くすることにより、接続孔３
３の加工工程を容易にし、加工不良の発生を抑制して接
続信頼性を向上し、ＤＲＡＭの製造歩留まりを向上する
ことができる。また、接続孔３３の深さを浅くできるた
め、接続部３４の長さも短くでき、接続部３４の抵抗を
低減して第２層配線３２と第１層配線１８との間の抵抗
を低減することができる。
部に接続孔３３が形成されるため、配線溝３１の深さに
相当する分だけ接続孔３３の深さを浅くできる。ここで
は、たとえば配線溝３１の深さ、すなわち第２層配線３
２の膜厚を0.７μｍとし、接続孔３３の深さ、すなわち
接続部３４の長さを0.７μｍとすることができる。これ
は、従来技術のように絶縁膜３０上に第２層配線を形成
する場合と比較して接続孔の深さを1.４μｍから0.７μ
ｍに短縮することができることを意味する。このよう
に、接続孔３３の深さを浅くすることにより、接続孔３
３の加工工程を容易にし、加工不良の発生を抑制して接
続信頼性を向上し、ＤＲＡＭの製造歩留まりを向上する
ことができる。また、接続孔３３の深さを浅くできるた
め、接続部３４の長さも短くでき、接続部３４の抵抗を
低減して第２層配線３２と第１層配線１８との間の抵抗
を低減することができる。
【００７１】なお、ここでは、第１導電層３２ａ、３４
ａとしてタンタル膜を例示しているが、ニオブ膜、窒化
タンタル膜、窒化チタン膜または窒化タングステン膜で
あってもよく、これらの積層膜であってもよい。
ａとしてタンタル膜を例示しているが、ニオブ膜、窒化
タンタル膜、窒化チタン膜または窒化タングステン膜で
あってもよく、これらの積層膜であってもよい。
【００７２】絶縁膜３０および第２層配線３２の上面に
はシリコン窒化膜３５が形成されている。このようなシ
リコン窒化膜３５により銅の上方への拡散を防止するこ
とができる。
はシリコン窒化膜３５が形成されている。このようなシ
リコン窒化膜３５により銅の上方への拡散を防止するこ
とができる。
【００７３】シリコン窒化膜３５の上層には層間絶縁膜
３６が形成され、層間絶縁膜３６の表面近傍には配線溝
３７が形成されている。配線溝３７の底部には第２層配
線３２またはキャパシタＣのプレート電極２９に接続さ
れる接続孔３８が形成されている。配線溝３７の内部に
は第３層配線３９が形成され、接続孔３８の内部には接
続部４０が形成されている。層間絶縁膜３６および第３
層配線３９の表面は同一平面内に存在し、後に説明する
ようにＣＭＰ法で形成される。
３６が形成され、層間絶縁膜３６の表面近傍には配線溝
３７が形成されている。配線溝３７の底部には第２層配
線３２またはキャパシタＣのプレート電極２９に接続さ
れる接続孔３８が形成されている。配線溝３７の内部に
は第３層配線３９が形成され、接続孔３８の内部には接
続部４０が形成されている。層間絶縁膜３６および第３
層配線３９の表面は同一平面内に存在し、後に説明する
ようにＣＭＰ法で形成される。
【００７４】第３層配線３９は、第２層配線３２と同様
に、第１導電層３９ａおよび第２導電層３９ｂからな
り、接続部４０は、接続部３４と同様に、第１導電層４
０ａおよび第２導電層４０ｂからなる。第１導電層３９
ａ、４０ａは、第１導電層３２ａ、３４ａと同様に、た
とえばタンタル膜とすることができ、また、ニオブ膜、
窒化タンタル膜、窒化チタン膜または窒化タングステン
膜あるいはこれらの積層膜としてもよい。第２導電層３
９ｂ、４０ｂは、第２導電層３２ｂ、３４ｂと同様にた
とえば銅からなる。第３層配線３９はメインワード線Ｍ
ＷＢあるいはワード線ＷＬのシャント配線として用いる
ことができる。
に、第１導電層３９ａおよび第２導電層３９ｂからな
り、接続部４０は、接続部３４と同様に、第１導電層４
０ａおよび第２導電層４０ｂからなる。第１導電層３９
ａ、４０ａは、第１導電層３２ａ、３４ａと同様に、た
とえばタンタル膜とすることができ、また、ニオブ膜、
窒化タンタル膜、窒化チタン膜または窒化タングステン
膜あるいはこれらの積層膜としてもよい。第２導電層３
９ｂ、４０ｂは、第２導電層３２ｂ、３４ｂと同様にた
とえば銅からなる。第３層配線３９はメインワード線Ｍ
ＷＢあるいはワード線ＷＬのシャント配線として用いる
ことができる。
【００７５】層間絶縁膜３６および第３層配線３９の表
面にはシリコン窒化膜４１が形成されており、シリコン
窒化膜により第３層配線３９からの銅の拡散を防止す
る。
面にはシリコン窒化膜４１が形成されており、シリコン
窒化膜により第３層配線３９からの銅の拡散を防止す
る。
【００７６】シリコン窒化膜４１の上層には層間絶縁膜
４２が形成され、その表面近傍には第２層配線３２、第
３層配線３９と同様な構成の第４層配線４３が形成され
ている。第４層配線４３は、図示しない接続部を介して
第３層配線３９に接続される。第４層配線４３は、Ｙセ
レクト線ＹＳとして用いることができる。
４２が形成され、その表面近傍には第２層配線３２、第
３層配線３９と同様な構成の第４層配線４３が形成され
ている。第４層配線４３は、図示しない接続部を介して
第３層配線３９に接続される。第４層配線４３は、Ｙセ
レクト線ＹＳとして用いることができる。
【００７７】層間絶縁膜４２および第４層配線４３上に
はシリコン窒化膜４４が形成され、さらに絶縁膜４５お
よびパッシベーション膜４６が形成されている。シリコ
ン窒化膜４４は、第４層配線４３からの銅の拡散を防止
する。
はシリコン窒化膜４４が形成され、さらに絶縁膜４５お
よびパッシベーション膜４６が形成されている。シリコ
ン窒化膜４４は、第４層配線４３からの銅の拡散を防止
する。
【００７８】次に、本実施の形態のＤＲＡＭの製造方法
を図４〜図２８を用いて工程順に説明する。図４〜図２
８は本発明の一実施の形態のＤＲＡＭの製造方法の一例
を工程順に示した断面図である。
を図４〜図２８を用いて工程順に説明する。図４〜図２
８は本発明の一実施の形態のＤＲＡＭの製造方法の一例
を工程順に示した断面図である。
【００７９】まず、ｐ形の半導体基板１を用意し、この
半導体基板１の主面に浅溝８を形成する。その後半導体
基板１に熱酸化を施し、シリコン酸化膜９を形成する。
さらにシリコン酸化膜を堆積してこれをＣＭＰ法により
研磨して浅溝８内にのみシリコン酸化膜を残し、分離領
域７を形成する。
半導体基板１の主面に浅溝８を形成する。その後半導体
基板１に熱酸化を施し、シリコン酸化膜９を形成する。
さらにシリコン酸化膜を堆積してこれをＣＭＰ法により
研磨して浅溝８内にのみシリコン酸化膜を残し、分離領
域７を形成する。
【００８０】次に、フォトレジストをマスクにして不純
物をイオン注入し、ｐ形ウェル２，３、ｎ形ウェル４お
よびディープウェル６を形成する（図４）。
物をイオン注入し、ｐ形ウェル２，３、ｎ形ウェル４お
よびディープウェル６を形成する（図４）。
【００８１】次に、ｐ形ウェル２，３、ｎ形ウェル４が
形成された活性領域に熱酸化法によりゲート絶縁膜１０
を形成し、さらに半導体基板１の全面に不純物がドープ
された多結晶シリコン膜、窒化チタン膜、タングステン
膜およびシリコン窒化膜を順次堆積する。その後、シリ
コン窒化膜、タングステン膜、窒化チタン膜および多結
晶シリコン膜をフォトリソグラフィ技術およびエッチン
グ技術を用いてパターニングし、ゲート電極１１（ワー
ド線ＷＬ）およびキャップ絶縁膜１３を形成する。さら
にキャップ絶縁膜１３およびゲート電極１１とフォトレ
ジストをマスクとして不純物をイオン注入し、不純物半
導体領域１２および低濃度不純物領域１５ａを形成する
（図５）。
形成された活性領域に熱酸化法によりゲート絶縁膜１０
を形成し、さらに半導体基板１の全面に不純物がドープ
された多結晶シリコン膜、窒化チタン膜、タングステン
膜およびシリコン窒化膜を順次堆積する。その後、シリ
コン窒化膜、タングステン膜、窒化チタン膜および多結
晶シリコン膜をフォトリソグラフィ技術およびエッチン
グ技術を用いてパターニングし、ゲート電極１１（ワー
ド線ＷＬ）およびキャップ絶縁膜１３を形成する。さら
にキャップ絶縁膜１３およびゲート電極１１とフォトレ
ジストをマスクとして不純物をイオン注入し、不純物半
導体領域１２および低濃度不純物領域１５ａを形成する
（図５）。
【００８２】次に、半導体基板１の全面にシリコン窒化
膜（図示せず）を堆積し、メモリセルが形成される領域
（Ａ領域）にのみフォトレジスト膜４７を形成する。そ
の後、そのフォトレジスト膜をマスクとして、前記シリ
コン窒化膜を異方性エッチングし、Ａ領域の半導体基板
１上にのみシリコン窒化膜１４を形成すると同時にＢ領
域のゲート電極１１の側壁にサイドウォールスペーサ１
６を形成する。さらに、サイドウォールスペーサ１６を
マスクにして不純物を自己整合的にイオン注入し、高濃
度不純物領域１５ｂを形成する（図６）。
膜（図示せず）を堆積し、メモリセルが形成される領域
（Ａ領域）にのみフォトレジスト膜４７を形成する。そ
の後、そのフォトレジスト膜をマスクとして、前記シリ
コン窒化膜を異方性エッチングし、Ａ領域の半導体基板
１上にのみシリコン窒化膜１４を形成すると同時にＢ領
域のゲート電極１１の側壁にサイドウォールスペーサ１
６を形成する。さらに、サイドウォールスペーサ１６を
マスクにして不純物を自己整合的にイオン注入し、高濃
度不純物領域１５ｂを形成する（図６）。
【００８３】次に、フォトレジスト膜４７を残したまま
半導体基板１の全面にコバルト膜（図示せず）をスパッ
タ法等で堆積し、フォトレジスト膜４７を除去した後に
熱処理を行って、コバルト膜と高濃度不純物領域１５ｂ
との間で選択的にシリサイド反応を行い、その後、未反
応のコバルト膜を選択的にエッチングして除去し、コバ
ルトシリサイド膜２０を高濃度不純物領域１５ｂ上に形
成する。
半導体基板１の全面にコバルト膜（図示せず）をスパッ
タ法等で堆積し、フォトレジスト膜４７を除去した後に
熱処理を行って、コバルト膜と高濃度不純物領域１５ｂ
との間で選択的にシリサイド反応を行い、その後、未反
応のコバルト膜を選択的にエッチングして除去し、コバ
ルトシリサイド膜２０を高濃度不純物領域１５ｂ上に形
成する。
【００８４】次に、半導体基板１の全面にＳＯＧ膜を塗
布し、これを４００℃程度の温度でキュアした後、８０
０℃程度の熱処理を施して安定化する。さらにプラズマ
ＣＶＤ法によりＴＥＯＳ酸化膜を堆積する。この場合の
ＴＥＯＳ酸化膜は、半導体基板１の主面上からその表面
が1.３μｍの高さとなるように堆積することができる。
このＴＥＯＳ酸化膜をＣＭＰ法を用いて研磨し、その表
面を平坦化する。これによりゲート電極１１およびキャ
ップ絶縁膜１３に起因する段差が解消される。この結
果、この後のフォトリソグラフィ工程のフォーカスマー
ジンを向上することができ、微細な接続孔の開口等が可
能となる。表面を洗浄後、ＣＭＰにより生じたＴＥＯＳ
酸化膜１７ｄ上のスクラッチによる損傷を補修するた
め、さらにＴＥＯＳ酸化膜を堆積する。このようにし
て、ＳＯＧ膜、ＣＭＰ法により平坦化されたＴＥＯＳ酸
化膜およびＴＥＯＳ酸化膜からなる層間絶縁膜１７を形
成する。
布し、これを４００℃程度の温度でキュアした後、８０
０℃程度の熱処理を施して安定化する。さらにプラズマ
ＣＶＤ法によりＴＥＯＳ酸化膜を堆積する。この場合の
ＴＥＯＳ酸化膜は、半導体基板１の主面上からその表面
が1.３μｍの高さとなるように堆積することができる。
このＴＥＯＳ酸化膜をＣＭＰ法を用いて研磨し、その表
面を平坦化する。これによりゲート電極１１およびキャ
ップ絶縁膜１３に起因する段差が解消される。この結
果、この後のフォトリソグラフィ工程のフォーカスマー
ジンを向上することができ、微細な接続孔の開口等が可
能となる。表面を洗浄後、ＣＭＰにより生じたＴＥＯＳ
酸化膜１７ｄ上のスクラッチによる損傷を補修するた
め、さらにＴＥＯＳ酸化膜を堆積する。このようにし
て、ＳＯＧ膜、ＣＭＰ法により平坦化されたＴＥＯＳ酸
化膜およびＴＥＯＳ酸化膜からなる層間絶縁膜１７を形
成する。
【００８５】次に、層間絶縁膜１７に接続孔を開口し、
プラグインプラを施した後に不純物がドープされた多結
晶シリコン膜を堆積し、この多結晶シリコン膜をＣＭＰ
法により研磨してプラグ１９，２５を形成する（図
７）。なお、この接続孔は、２段階のエッチングにより
開口して半導体基板１の過剰エッチングを防止すること
ができる。
プラグインプラを施した後に不純物がドープされた多結
晶シリコン膜を堆積し、この多結晶シリコン膜をＣＭＰ
法により研磨してプラグ１９，２５を形成する（図
７）。なお、この接続孔は、２段階のエッチングにより
開口して半導体基板１の過剰エッチングを防止すること
ができる。
【００８６】次に、ＴＥＯＳ酸化膜１７ｄを形成する。
このＴＥＯＳ酸化膜１７ｄを形成した時点で半導体基板
１の主面からの標高は約0.８μｍとなる。
このＴＥＯＳ酸化膜１７ｄを形成した時点で半導体基板
１の主面からの標高は約0.８μｍとなる。
【００８７】次に、ビット線ＢＬが接続されるプラグ１
９が露出するようにＴＥＯＳ酸化膜１７ｄに開口を形成
する。その後、半導体基板１の全面にコバルト膜（図示
せず）をスパッタ法等で堆積し、熱処理を行って、コバ
ルト膜とプラグ１９との間で選択的にシリサイド反応を
行い、その後、未反応のコバルト膜を選択的にエッチン
グして除去し、コバルトシリサイド膜２０をプラグ１９
上に形成する。
９が露出するようにＴＥＯＳ酸化膜１７ｄに開口を形成
する。その後、半導体基板１の全面にコバルト膜（図示
せず）をスパッタ法等で堆積し、熱処理を行って、コバ
ルト膜とプラグ１９との間で選択的にシリサイド反応を
行い、その後、未反応のコバルト膜を選択的にエッチン
グして除去し、コバルトシリサイド膜２０をプラグ１９
上に形成する。
【００８８】次に、ｎチャネルＭＩＳＦＥＴＱｎおよび
ｐチャネルＭＩＳＦＥＴＱｐの不純物半導体領域１５お
よびゲート電極１１が露出するように層間絶縁膜１７に
接続孔２１を形成する（図８）。なおこの段階で、先に
説明した高濃度不純物領域１５ｂ上のコバルトシリサイ
ド膜２０を形成することもできる。
ｐチャネルＭＩＳＦＥＴＱｐの不純物半導体領域１５お
よびゲート電極１１が露出するように層間絶縁膜１７に
接続孔２１を形成する（図８）。なおこの段階で、先に
説明した高濃度不純物領域１５ｂ上のコバルトシリサイ
ド膜２０を形成することもできる。
【００８９】次に、半導体基板１の全面、つまり接続孔
２１の内部を含むＴＥＯＳ酸化膜１７ｄ上に窒化チタン
膜２２ａおよびタングステン膜２２ｂをたとえばスパッ
タ法で堆積し、ＴＥＯＳ酸化膜１７ｄ表面の窒化チタン
膜２２ａおよびタングステン膜２２ｂをＣＭＰ法で研磨
して除去する。このようにして窒化チタン膜２２ａおよ
びタングステン膜２２ｂからなるプラグ２２およびプラ
グ１９ｂを形成する（図９）。なお、窒化チタン膜２２
ａは、チタン膜および窒化チタン膜の積層膜とすること
もできる。
２１の内部を含むＴＥＯＳ酸化膜１７ｄ上に窒化チタン
膜２２ａおよびタングステン膜２２ｂをたとえばスパッ
タ法で堆積し、ＴＥＯＳ酸化膜１７ｄ表面の窒化チタン
膜２２ａおよびタングステン膜２２ｂをＣＭＰ法で研磨
して除去する。このようにして窒化チタン膜２２ａおよ
びタングステン膜２２ｂからなるプラグ２２およびプラ
グ１９ｂを形成する（図９）。なお、窒化チタン膜２２
ａは、チタン膜および窒化チタン膜の積層膜とすること
もできる。
【００９０】次に、窒化チタン膜１８ａおよびタングス
テン膜１８ｂを、たとえばスパッタ法により順次堆積
し、これをフォトリソグラフィとドライエッチング技術
を用いてパターニングし、窒化チタン膜１８ａおよびタ
ングステン膜１８ｂからなるビット線ＢＬおよび第１層
配線１８を形成する（図１０）。このように、本実施の
形態では、ビット線ＢＬと第１層配線１８とを同時に形
成するため、工程を簡略化することができる。また、プ
ラグ２２を形成した後にビット線ＢＬおよび第１層配線
１８を形成するため、ビット線ＢＬおよび第１層配線１
８の膜厚を薄くすることができ、この結果、特にビット
線ＢＬ間の線間容量を低減して蓄積電荷の有無の検出感
度を向上できる。
テン膜１８ｂを、たとえばスパッタ法により順次堆積
し、これをフォトリソグラフィとドライエッチング技術
を用いてパターニングし、窒化チタン膜１８ａおよびタ
ングステン膜１８ｂからなるビット線ＢＬおよび第１層
配線１８を形成する（図１０）。このように、本実施の
形態では、ビット線ＢＬと第１層配線１８とを同時に形
成するため、工程を簡略化することができる。また、プ
ラグ２２を形成した後にビット線ＢＬおよび第１層配線
１８を形成するため、ビット線ＢＬおよび第１層配線１
８の膜厚を薄くすることができ、この結果、特にビット
線ＢＬ間の線間容量を低減して蓄積電荷の有無の検出感
度を向上できる。
【００９１】なお、ビット線ＢＬおよび第１層配線１８
は、単層のタングステン膜により形成することもでき
る。ビット線ＢＬおよび第１層配線１８をタングステン
膜のみで形成することにより窒化チタン膜との積層膜の
場合に比較して同一断面積状態での抵抗値を低減でき
る。これは、窒化チタンよりもタングステンの方が抵抗
率が低いことに基づく。また、ビット線ＢＬおよび第１
層配線１８には、たとえばシリコン窒化膜からなるキャ
ップ絶縁膜およびサイドウォールスペーサを形成するこ
とができる。
は、単層のタングステン膜により形成することもでき
る。ビット線ＢＬおよび第１層配線１８をタングステン
膜のみで形成することにより窒化チタン膜との積層膜の
場合に比較して同一断面積状態での抵抗値を低減でき
る。これは、窒化チタンよりもタングステンの方が抵抗
率が低いことに基づく。また、ビット線ＢＬおよび第１
層配線１８には、たとえばシリコン窒化膜からなるキャ
ップ絶縁膜およびサイドウォールスペーサを形成するこ
とができる。
【００９２】次に、半導体基板１の全面にＳＯＧ膜を塗
布し、これを４００℃程度の温度でキュアした後、プラ
ズマＣＶＤ法によりＴＥＯＳ酸化膜を堆積する。このＴ
ＥＯＳ酸化膜の堆積は、その表面がＴＥＯＳ酸化膜１７
ｄから0.８μｍとなるように行う。その後、このＴＥＯ
Ｓ酸化膜をＣＭＰ法を用いて研磨し、ＳＯＧ膜および表
面が平坦化された層間絶縁膜２３を形成する。平坦化さ
れた層間絶縁膜２３の表面は、ＴＥＯＳ酸化膜１７ｄか
ら0.６μｍとなる。これによりこの後のフォトリソグラ
フィ工程のフォーカスマージンを向上することができ、
微細な接続孔の開口等が可能となる。なお、表面を洗浄
後、さらにＴＥＯＳ酸化膜を堆積してＣＭＰにより形成
されたスクラッチを覆ってもよい。
布し、これを４００℃程度の温度でキュアした後、プラ
ズマＣＶＤ法によりＴＥＯＳ酸化膜を堆積する。このＴ
ＥＯＳ酸化膜の堆積は、その表面がＴＥＯＳ酸化膜１７
ｄから0.８μｍとなるように行う。その後、このＴＥＯ
Ｓ酸化膜をＣＭＰ法を用いて研磨し、ＳＯＧ膜および表
面が平坦化された層間絶縁膜２３を形成する。平坦化さ
れた層間絶縁膜２３の表面は、ＴＥＯＳ酸化膜１７ｄか
ら0.６μｍとなる。これによりこの後のフォトリソグラ
フィ工程のフォーカスマージンを向上することができ、
微細な接続孔の開口等が可能となる。なお、表面を洗浄
後、さらにＴＥＯＳ酸化膜を堆積してＣＭＰにより形成
されたスクラッチを覆ってもよい。
【００９３】次に、層間絶縁膜２３に接続孔を開口し、
不純物がドープされた多結晶シリコン膜を堆積し、この
多結晶シリコン膜をＣＭＰ法により研磨してプラグ２６
を形成する（図１１）。
不純物がドープされた多結晶シリコン膜を堆積し、この
多結晶シリコン膜をＣＭＰ法により研磨してプラグ２６
を形成する（図１１）。
【００９４】次に、半導体基板１の全面に２００ｎｍ膜
厚のシリコン窒化膜２３ｂを形成し、絶縁膜２４を堆積
する（図１２）。絶縁膜２４の堆積はプラズマＣＶＤに
より行うことができ、その膜厚は1.２μｍとする。
厚のシリコン窒化膜２３ｂを形成し、絶縁膜２４を堆積
する（図１２）。絶縁膜２４の堆積はプラズマＣＶＤに
より行うことができ、その膜厚は1.２μｍとする。
【００９５】次に、キャパシタＣの形成工程を説明す
る。必要な蓄積容量は約３０ｐＦである。
る。必要な蓄積容量は約３０ｐＦである。
【００９６】キャパシタＣが形成される領域に0.７５×
0.２５μｍの寸法で溝４８を形成する。溝４８の形成に
よりプラグ２６を露出させる（図１３）。溝４８の形成
にはフォトリソグラフィおよびドライエッチング技術を
用いることができる。
0.２５μｍの寸法で溝４８を形成する。溝４８の形成に
よりプラグ２６を露出させる（図１３）。溝４８の形成
にはフォトリソグラフィおよびドライエッチング技術を
用いることができる。
【００９７】次に、溝４８を覆う多結晶シリコン膜４９
を半導体基板１の全面に堆積し、さらに半導体基板１の
全面にシリコン酸化膜５０を堆積する（図１４）。多結
晶シリコン膜４９にはリンをドープすることができ、そ
の膜厚は0.０３μｍとすることができる。多結晶シリコ
ン膜４９の膜厚が溝４８の寸法に対して十分に薄いた
め、多結晶シリコン膜４９は溝４８の内部にもステップ
カバレッジよく堆積される。シリコン酸化膜５０は、溝
４８の内部に埋め込まれるように堆積する。溝４８の内
部への埋め込み性を考慮すれば、シリコン酸化膜５０は
ＳＯＧ膜あるいはＴＥＯＳを用いたＣＶＤ法によるシリ
コン酸化膜とすることができる。
を半導体基板１の全面に堆積し、さらに半導体基板１の
全面にシリコン酸化膜５０を堆積する（図１４）。多結
晶シリコン膜４９にはリンをドープすることができ、そ
の膜厚は0.０３μｍとすることができる。多結晶シリコ
ン膜４９の膜厚が溝４８の寸法に対して十分に薄いた
め、多結晶シリコン膜４９は溝４８の内部にもステップ
カバレッジよく堆積される。シリコン酸化膜５０は、溝
４８の内部に埋め込まれるように堆積する。溝４８の内
部への埋め込み性を考慮すれば、シリコン酸化膜５０は
ＳＯＧ膜あるいはＴＥＯＳを用いたＣＶＤ法によるシリ
コン酸化膜とすることができる。
【００９８】次に、絶縁膜２４上のシリコン酸化膜５０
および多結晶シリコン膜４９を除去して、キャパシタＣ
の下部電極２７を形成する（図１５）。シリコン酸化膜
５０および多結晶シリコン膜４９の除去はエッチバック
法またはＣＭＰ法により行うことができる。また、下部
電極２７の内部には、シリコン酸化膜５０が残存してい
る。
および多結晶シリコン膜４９を除去して、キャパシタＣ
の下部電極２７を形成する（図１５）。シリコン酸化膜
５０および多結晶シリコン膜４９の除去はエッチバック
法またはＣＭＰ法により行うことができる。また、下部
電極２７の内部には、シリコン酸化膜５０が残存してい
る。
【００９９】次に、フォトレジスト膜５１をマスクとし
てウェットエッチングを施し、メモリセルアレイ領域
（Ａ領域）の絶縁膜２４およびシリコン酸化膜５０を除
去する（図１６）。これにより下部電極２７が露出され
る。
てウェットエッチングを施し、メモリセルアレイ領域
（Ａ領域）の絶縁膜２４およびシリコン酸化膜５０を除
去する（図１６）。これにより下部電極２７が露出され
る。
【０１００】なお、シリコン窒化膜２３ｂはウェットエ
ッチング工程でのエッチングストッパとして機能する。
また、絶縁膜２４のエッジ部分は、ウェットエッチング
によりエッチングされるため、厳密には図示のように急
峻ではないが、簡単のため急峻に（直角に）示してい
る。
ッチング工程でのエッチングストッパとして機能する。
また、絶縁膜２４のエッジ部分は、ウェットエッチング
によりエッチングされるため、厳密には図示のように急
峻ではないが、簡単のため急峻に（直角に）示してい
る。
【０１０１】このように、周辺回路領域（Ｂ領域）に絶
縁膜２４を残すため、キャパシタＣが形成された後のメ
モリセルアレイ領域（Ａ領域）と周辺回路領域（Ｂ領
域）との間に、キャパシタＣの高さ（下部電極２７の高
さでもある）に起因した段差が大きく形成されないた
め、キャパシタＣの形成工程後の工程のフォトリソグラ
フィを精細に行うことができ、ＤＲＡＭの高集積化に対
応することが容易となる。
縁膜２４を残すため、キャパシタＣが形成された後のメ
モリセルアレイ領域（Ａ領域）と周辺回路領域（Ｂ領
域）との間に、キャパシタＣの高さ（下部電極２７の高
さでもある）に起因した段差が大きく形成されないた
め、キャパシタＣの形成工程後の工程のフォトリソグラ
フィを精細に行うことができ、ＤＲＡＭの高集積化に対
応することが容易となる。
【０１０２】次に、下部電極２７表面を窒化または酸窒
化処理した後、酸化タンタル膜を堆積する。酸化タンタ
ル膜の堆積は、有機タンタルガスを原料としたＣＶＤ法
により形成できる。この段階での酸化タンタル膜はアモ
ルファス構造を有するものである。ここで酸化タンタル
膜に熱処理を施して結晶化（多結晶化）された酸化タン
タル膜（Ｔａ2 Ｏ5 ）とし、より強固な誘電体として容
量絶縁膜２８を形成する。この熱処理は７００℃以上の
温度で行う必要がある。したがって、本熱処理工程前に
形成された部材の耐熱性が問題となるが、本実施の形態
では、未だ耐熱性に問題のある第２層配線等が形成され
ていない。このため、熱処理工程に特に制限を設ける必
要はない。このため、誘電率の大きな多結晶酸化タンタ
ル膜を安定に形成でき、キャパシタＣの形成面積を増大
させることなくキャパシタＣの蓄積容量を増加すること
ができる。
化処理した後、酸化タンタル膜を堆積する。酸化タンタ
ル膜の堆積は、有機タンタルガスを原料としたＣＶＤ法
により形成できる。この段階での酸化タンタル膜はアモ
ルファス構造を有するものである。ここで酸化タンタル
膜に熱処理を施して結晶化（多結晶化）された酸化タン
タル膜（Ｔａ2 Ｏ5 ）とし、より強固な誘電体として容
量絶縁膜２８を形成する。この熱処理は７００℃以上の
温度で行う必要がある。したがって、本熱処理工程前に
形成された部材の耐熱性が問題となるが、本実施の形態
では、未だ耐熱性に問題のある第２層配線等が形成され
ていない。このため、熱処理工程に特に制限を設ける必
要はない。このため、誘電率の大きな多結晶酸化タンタ
ル膜を安定に形成でき、キャパシタＣの形成面積を増大
させることなくキャパシタＣの蓄積容量を増加すること
ができる。
【０１０３】さらに、窒化チタン膜をたとえばＣＶＤ法
により堆積する。その後、フォトレジスト膜５２を用い
て窒化チタン膜および多結晶酸化タンタル膜をパターニ
ングし、容量絶縁膜２８およびプレート電極２９を形成
する（図１７）。このようにして下部電極２７、容量絶
縁膜２８およびプレート電極２９からなるキャパシタＣ
が形成される。
により堆積する。その後、フォトレジスト膜５２を用い
て窒化チタン膜および多結晶酸化タンタル膜をパターニ
ングし、容量絶縁膜２８およびプレート電極２９を形成
する（図１７）。このようにして下部電極２７、容量絶
縁膜２８およびプレート電極２９からなるキャパシタＣ
が形成される。
【０１０４】次に、ＴＥＯＳ酸化膜５３を半導体基板１
の全面に堆積する（図１８）。ＴＥＯＳ酸化膜５３は、
プレート電極２９を絶縁するためのものであり、その膜
厚は、0.３μｍとする。このＴＥＯＳ酸化膜５３をＣＭ
Ｐ法により研磨して平坦化し、絶縁膜３０を形成する
（図１９）。この段階で、絶縁膜３０の上面と第１層配
線１８との距離は、1.４μｍである。このように、絶縁
膜２４でメモリセルアレイ領域（Ａ領域）と周辺回路領
域（Ｂ領域）との段差をあらかじめ緩和しているため、
ＴＥＯＳ酸化膜５３を平坦化して絶縁膜３０を形成する
ＣＭＰ工程の工程負荷を低減することができる。また、
絶縁膜３０の表面が平坦化されているため、その後のフ
ォトリソグラフィ工程を精密に行うことができ微細な加
工が可能となり、また、後に説明するようにいわゆるダ
マシン法を用いて配線を形成しても、絶縁膜３０の表面
に残留金属が生じない。
の全面に堆積する（図１８）。ＴＥＯＳ酸化膜５３は、
プレート電極２９を絶縁するためのものであり、その膜
厚は、0.３μｍとする。このＴＥＯＳ酸化膜５３をＣＭ
Ｐ法により研磨して平坦化し、絶縁膜３０を形成する
（図１９）。この段階で、絶縁膜３０の上面と第１層配
線１８との距離は、1.４μｍである。このように、絶縁
膜２４でメモリセルアレイ領域（Ａ領域）と周辺回路領
域（Ｂ領域）との段差をあらかじめ緩和しているため、
ＴＥＯＳ酸化膜５３を平坦化して絶縁膜３０を形成する
ＣＭＰ工程の工程負荷を低減することができる。また、
絶縁膜３０の表面が平坦化されているため、その後のフ
ォトリソグラフィ工程を精密に行うことができ微細な加
工が可能となり、また、後に説明するようにいわゆるダ
マシン法を用いて配線を形成しても、絶縁膜３０の表面
に残留金属が生じない。
【０１０５】次に、フォトレジスト膜５４を用いて、絶
縁膜３０および絶縁膜２４をドライエッチングによりエ
ッチングし、配線溝３１を形成する（図２０）。さら
に、フォトレジスト膜５４を除去した後、フォトレジス
ト膜５５を形成し、これを用いて絶縁膜２４、シリコン
窒化膜２３ｂおよび層間絶縁膜２３をドライエッチング
によりエッチングし、接続孔３３を形成する（図２
１）。このように、配線溝３１の底面下に接続孔３３を
形成するため、接続孔３３を加工するドライエッチング
でのエッチング深さが浅くなる。このため接続孔３３の
ドライエッチング工程のエッチングアスペクト比を小さ
くすることができ、エッチング加工を容易にすることが
できる。この結果、接続孔３３のドライエッチング工程
での加工不良を低減してＤＲＡＭの製造歩留まりの向上
および信頼性の向上を図ることができる。
縁膜３０および絶縁膜２４をドライエッチングによりエ
ッチングし、配線溝３１を形成する（図２０）。さら
に、フォトレジスト膜５４を除去した後、フォトレジス
ト膜５５を形成し、これを用いて絶縁膜２４、シリコン
窒化膜２３ｂおよび層間絶縁膜２３をドライエッチング
によりエッチングし、接続孔３３を形成する（図２
１）。このように、配線溝３１の底面下に接続孔３３を
形成するため、接続孔３３を加工するドライエッチング
でのエッチング深さが浅くなる。このため接続孔３３の
ドライエッチング工程のエッチングアスペクト比を小さ
くすることができ、エッチング加工を容易にすることが
できる。この結果、接続孔３３のドライエッチング工程
での加工不良を低減してＤＲＡＭの製造歩留まりの向上
および信頼性の向上を図ることができる。
【０１０６】次に、配線溝３１および接続孔３３の内部
を含む半導体基板１の全面に、タンタル膜５６をスパッ
タ法またはＣＶＤ法を用いて堆積する。さらに、銅膜５
７をタンタル膜５６上に堆積する（図２２）。銅膜５７
の堆積は、電解メッキ法または無電解メッキ法等のメッ
キ法により行うことができる。メッキ法を用いるため、
接続孔３３のような微細な空間内にも銅膜５７を良好に
埋め込むことができる。
を含む半導体基板１の全面に、タンタル膜５６をスパッ
タ法またはＣＶＤ法を用いて堆積する。さらに、銅膜５
７をタンタル膜５６上に堆積する（図２２）。銅膜５７
の堆積は、電解メッキ法または無電解メッキ法等のメッ
キ法により行うことができる。メッキ法を用いるため、
接続孔３３のような微細な空間内にも銅膜５７を良好に
埋め込むことができる。
【０１０７】次に、配線溝３１以外の領域の絶縁膜３０
上の銅膜５７およびタンタル膜５６を、ＣＭＰ法を用い
て研磨し除去する。このようにして配線溝３１内に第２
層配線３２を、接続孔３３内に接続部３４を形成する
（図２３）。タンタル膜５６は、第２層配線３２の第１
導電層３２ａとなり、接続部３４の第１導電層３４ａと
なる。また、銅膜５７は、第２層配線３２の第２導電層
３２ｂとなり、接続部３４の第２導電層３４ｂとなる。
前記したとおり、第２層配線３２と接続部３４とは一体
に形成される。第１導電層３２ａ、３４ａが銅のバリア
膜として機能し、第２導電層３２ｂ、３４ｂが第２層配
線３２および接続部３４の主導電層となることは前記し
たとおりである。
上の銅膜５７およびタンタル膜５６を、ＣＭＰ法を用い
て研磨し除去する。このようにして配線溝３１内に第２
層配線３２を、接続孔３３内に接続部３４を形成する
（図２３）。タンタル膜５６は、第２層配線３２の第１
導電層３２ａとなり、接続部３４の第１導電層３４ａと
なる。また、銅膜５７は、第２層配線３２の第２導電層
３２ｂとなり、接続部３４の第２導電層３４ｂとなる。
前記したとおり、第２層配線３２と接続部３４とは一体
に形成される。第１導電層３２ａ、３４ａが銅のバリア
膜として機能し、第２導電層３２ｂ、３４ｂが第２層配
線３２および接続部３４の主導電層となることは前記し
たとおりである。
【０１０８】なお、本実施の形態では、第２層配線３２
の厚さ（配線溝３１の深さ）を0.７μｍとし、接続部３
４の長さ（接続孔３３の深さ）を、0.７μｍとすること
ができる。また、タンタル膜５６の他にニオブ膜、窒化
タンタル膜、窒化チタン膜または窒化タングステン膜で
あってもよく、これらの積層膜であってもよい。ニオブ
膜、窒化タンタル膜、窒化チタン膜または窒化タングス
テン膜もスパッタ法またはＣＶＤ法を用いて堆積でき
る。
の厚さ（配線溝３１の深さ）を0.７μｍとし、接続部３
４の長さ（接続孔３３の深さ）を、0.７μｍとすること
ができる。また、タンタル膜５６の他にニオブ膜、窒化
タンタル膜、窒化チタン膜または窒化タングステン膜で
あってもよく、これらの積層膜であってもよい。ニオブ
膜、窒化タンタル膜、窒化チタン膜または窒化タングス
テン膜もスパッタ法またはＣＶＤ法を用いて堆積でき
る。
【０１０９】次に、絶縁膜３０および第２層配線３２上
にシリコン窒化膜３５を堆積する（図２４）。シリコン
窒化膜３５の堆積はプラズマＣＶＤ法あるいはスパッタ
法で行える。このシリコン窒化膜３５により第２層配線
３２の銅の拡散を抑制できる。
にシリコン窒化膜３５を堆積する（図２４）。シリコン
窒化膜３５の堆積はプラズマＣＶＤ法あるいはスパッタ
法で行える。このシリコン窒化膜３５により第２層配線
３２の銅の拡散を抑制できる。
【０１１０】次に、シリコン窒化膜３５上に層間絶縁膜
３６を堆積する。層間絶縁膜３６としてＴＥＯＳ酸化膜
を堆積することができる。さらに、前記した配線溝３１
および接続孔３３の場合と同様にフォトレジスト膜をマ
スクとしたドライエッチングにより層間絶縁膜３６、シ
リコン窒化膜３５あるいは絶縁膜３０をエッチングし、
配線溝３７および接続孔３８を形成する（図２５）。
３６を堆積する。層間絶縁膜３６としてＴＥＯＳ酸化膜
を堆積することができる。さらに、前記した配線溝３１
および接続孔３３の場合と同様にフォトレジスト膜をマ
スクとしたドライエッチングにより層間絶縁膜３６、シ
リコン窒化膜３５あるいは絶縁膜３０をエッチングし、
配線溝３７および接続孔３８を形成する（図２５）。
【０１１１】次に、前記したタンタル膜５６および銅膜
５７と同様に、配線溝３７および接続孔３８の内部を含
む半導体基板１の全面にタンタル膜５８および銅膜５９
を堆積する（図２６）。さらに、層間絶縁膜３６上のタ
ンタル膜５８および銅膜５９をＣＭＰ法により研磨して
除去し、配線溝３７に第３層配線３９を、接続孔３８に
接続部４０を形成する（図２７）。タンタル膜５８は、
第３層配線３９の第１導電層３９ａとなり、接続部４０
の第１導電層４０ａとなる。また、銅膜５９は、第３層
配線３９の第２導電層３９ｂとなり、接続部４０の第２
導電層４０ｂとなる。第３層配線３９と接続部４０とは
一体に形成されることは第２層配線３２の場合と同様で
ある。第１導電層３９ａ、４０ａが銅のバリア膜として
機能し、第２導電層３９ｂ、４０ｂが第３層配線３９お
よび接続部４０の主導電層となることは前記したとおり
である。
５７と同様に、配線溝３７および接続孔３８の内部を含
む半導体基板１の全面にタンタル膜５８および銅膜５９
を堆積する（図２６）。さらに、層間絶縁膜３６上のタ
ンタル膜５８および銅膜５９をＣＭＰ法により研磨して
除去し、配線溝３７に第３層配線３９を、接続孔３８に
接続部４０を形成する（図２７）。タンタル膜５８は、
第３層配線３９の第１導電層３９ａとなり、接続部４０
の第１導電層４０ａとなる。また、銅膜５９は、第３層
配線３９の第２導電層３９ｂとなり、接続部４０の第２
導電層４０ｂとなる。第３層配線３９と接続部４０とは
一体に形成されることは第２層配線３２の場合と同様で
ある。第１導電層３９ａ、４０ａが銅のバリア膜として
機能し、第２導電層３９ｂ、４０ｂが第３層配線３９お
よび接続部４０の主導電層となることは前記したとおり
である。
【０１１２】なお、タンタル膜５８の他にニオブ膜、窒
化タンタル膜、窒化チタン膜または窒化タングステン膜
であってもよく、これらの積層膜であってもよい。ニオ
ブ膜、窒化タンタル膜、窒化チタン膜または窒化タング
ステン膜もスパッタ法またはＣＶＤ法を用いて堆積でき
る。
化タンタル膜、窒化チタン膜または窒化タングステン膜
であってもよく、これらの積層膜であってもよい。ニオ
ブ膜、窒化タンタル膜、窒化チタン膜または窒化タング
ステン膜もスパッタ法またはＣＶＤ法を用いて堆積でき
る。
【０１１３】次に、層間絶縁膜３６および第３層配線３
９上にシリコン窒化膜４１を堆積し、第３層配線３９の
場合と同様に、層間絶縁膜４２、第４層配線４３および
図示しない接続部を形成後、シリコン窒化膜４４を堆積
する（図２８）。これらの詳細は第３層配線３９の場合
と同様であるため説明を省略する。
９上にシリコン窒化膜４１を堆積し、第３層配線３９の
場合と同様に、層間絶縁膜４２、第４層配線４３および
図示しない接続部を形成後、シリコン窒化膜４４を堆積
する（図２８）。これらの詳細は第３層配線３９の場合
と同様であるため説明を省略する。
【０１１４】最後に、絶縁膜４５を半導体基板１の全面
に堆積後、ＭＩＳＦＥＴのダメージ回復を図るため、４
００℃での水素アニール処理を施し、さらに半導体基板
１の全面にパッシベーション膜４６を堆積して図３に示
すＤＲＡＭがほぼ完成する。
に堆積後、ＭＩＳＦＥＴのダメージ回復を図るため、４
００℃での水素アニール処理を施し、さらに半導体基板
１の全面にパッシベーション膜４６を堆積して図３に示
すＤＲＡＭがほぼ完成する。
【０１１５】上記したＤＲＡＭおよびその製造方法によ
れば、絶縁膜３０が平坦化され、メモリセルアレイ領域
（Ａ領域）と周辺回路領域（Ｂ領域）との間の段差が解
消されているため、第２層配線３２以降の工程を精密に
行って、加工精度を向上できるとともに、配線溝３１の
底面下に接続孔３３を形成するため、前記段差解消に起
因する絶縁膜３０および絶縁膜２４の厚さによる接続孔
のアスペクト比を小さくすることができる。これによ
り、接続孔３３を確実に開口してＤＲＡＭの歩留まりお
よび信頼性を向上できる。また、このため、第２層配線
３２の底面は、キャパシタＣの上面よりも低く位置する
こととなる。
れば、絶縁膜３０が平坦化され、メモリセルアレイ領域
（Ａ領域）と周辺回路領域（Ｂ領域）との間の段差が解
消されているため、第２層配線３２以降の工程を精密に
行って、加工精度を向上できるとともに、配線溝３１の
底面下に接続孔３３を形成するため、前記段差解消に起
因する絶縁膜３０および絶縁膜２４の厚さによる接続孔
のアスペクト比を小さくすることができる。これによ
り、接続孔３３を確実に開口してＤＲＡＭの歩留まりお
よび信頼性を向上できる。また、このため、第２層配線
３２の底面は、キャパシタＣの上面よりも低く位置する
こととなる。
【０１１６】また、接続孔３３の深さが浅くなるため、
接続部３４の長さが短くなり、接続部３４の抵抗を低減
できる。これにより第１層配線１８と第２層配線３２と
の間の抵抗を低減してＤＲＡＭの周辺回路の高速応答性
能等の性能向上を図ることができる。
接続部３４の長さが短くなり、接続部３４の抵抗を低減
できる。これにより第１層配線１８と第２層配線３２と
の間の抵抗を低減してＤＲＡＭの周辺回路の高速応答性
能等の性能向上を図ることができる。
【０１１７】さらに、第２層配線３２および接続部３４
の主導電層（第２導電層３２ｂ，３４ｂ）に銅材料を採
用して、第２層配線３２および接続部３４の抵抗をさら
に低減し、ＤＲＡＭの性能をさらに向上できる。
の主導電層（第２導電層３２ｂ，３４ｂ）に銅材料を採
用して、第２層配線３２および接続部３４の抵抗をさら
に低減し、ＤＲＡＭの性能をさらに向上できる。
【０１１８】また、本実施の形態では、キャパシタＣの
形成後に第２層配線３２および接続部３４を形成するた
め、キャパシタＣの容量絶縁膜２８の形成工程における
熱処理に制限を設ける必要はなく、安定して高い誘電率
の容量絶縁膜２８を形成し、キャパシタＣの蓄積容量値
を大きくできる。逆に、第２層配線３２および接続部３
４の材料として耐熱性の高い多結晶シリコン膜やタング
ステン膜を採用する必要はなく、熱拡散しやすい銅を用
いることが可能となる。これにより、導電率の高い銅を
用いて第２層配線３２および接続部３４の抵抗を低減
し、ＤＲＡＭの性能を向上できる。
形成後に第２層配線３２および接続部３４を形成するた
め、キャパシタＣの容量絶縁膜２８の形成工程における
熱処理に制限を設ける必要はなく、安定して高い誘電率
の容量絶縁膜２８を形成し、キャパシタＣの蓄積容量値
を大きくできる。逆に、第２層配線３２および接続部３
４の材料として耐熱性の高い多結晶シリコン膜やタング
ステン膜を採用する必要はなく、熱拡散しやすい銅を用
いることが可能となる。これにより、導電率の高い銅を
用いて第２層配線３２および接続部３４の抵抗を低減
し、ＤＲＡＭの性能を向上できる。
【０１１９】なお、本実施の形態の効果を説明するた
め、特開平９−９２７９４号公報に記載された技術等
（従来技術）と比較して説明する。
め、特開平９−９２７９４号公報に記載された技術等
（従来技術）と比較して説明する。
【０１２０】特開平９−９２７９４号公報に記載の技術
では第１層配線と第２層配線とを接続するプラグをキャ
パシタ形成工程前に形成しているため、プラグ形成工程
が増える欠点があり、その他に、第２層配線の形成後に
キャパシタ形成されるため、銅のような拡散係数の高い
材料を第２層配線に用いることができない。仮に銅を第
２層配線に用いた場合には、キャパシタ形成工程に７０
０℃という高い温度の熱処理工程を採用することはでき
ない。しかし、本実施の形態ではこのような不具合はな
い。
では第１層配線と第２層配線とを接続するプラグをキャ
パシタ形成工程前に形成しているため、プラグ形成工程
が増える欠点があり、その他に、第２層配線の形成後に
キャパシタ形成されるため、銅のような拡散係数の高い
材料を第２層配線に用いることができない。仮に銅を第
２層配線に用いた場合には、キャパシタ形成工程に７０
０℃という高い温度の熱処理工程を採用することはでき
ない。しかし、本実施の形態ではこのような不具合はな
い。
【０１２１】また、本実施の形態の構造を採用しないＤ
ＲＡＭでは、キャパシタＣの形成工程後に第２層配線が
メモリセルアレイ上にも形成されるが、プレート電極と
の絶縁性を確保する必要等から、さらにシリコン酸化膜
を0.３μｍ程度の膜厚で堆積している。このため、第２
層配線と第１層配線との間隔は、1.７μｍとなる。ま
た、第２層配線は、メモリセルアレイ領域と周辺回路領
域との段差を解消する絶縁膜上に形成されるため、第２
層配線と第１層配線とを接続する接続孔の深さは1.７μ
ｍとなる。仮に0.３μｍ厚さのシリコン酸化膜を形成し
ない場合であっても接続孔の深さは1.４μｍとなる。し
たがって、第２層配線と第１層配線とを接続するプラグ
の長さは1.４μｍ以上となる。このようなアスペクト比
の高いプラグを形成するためには深い接続孔にも埋め込
みの可能な窒化チタン膜あるいはブランケットＣＶＤ法
等によるタングステン膜の採用が必要となる。よって、
このような技術により形成されたプラグの抵抗は、約５
Ω程度となり、また、接続孔が深いため製造歩留りは７
０％程度に止まる。また、このように高い抵抗値のプラ
グにより周辺回路の配線を構成するため、周辺回路の動
作周波数は、プラグの抵抗で律速され、最大で約１２５
ｋＨｚとなる。
ＲＡＭでは、キャパシタＣの形成工程後に第２層配線が
メモリセルアレイ上にも形成されるが、プレート電極と
の絶縁性を確保する必要等から、さらにシリコン酸化膜
を0.３μｍ程度の膜厚で堆積している。このため、第２
層配線と第１層配線との間隔は、1.７μｍとなる。ま
た、第２層配線は、メモリセルアレイ領域と周辺回路領
域との段差を解消する絶縁膜上に形成されるため、第２
層配線と第１層配線とを接続する接続孔の深さは1.７μ
ｍとなる。仮に0.３μｍ厚さのシリコン酸化膜を形成し
ない場合であっても接続孔の深さは1.４μｍとなる。し
たがって、第２層配線と第１層配線とを接続するプラグ
の長さは1.４μｍ以上となる。このようなアスペクト比
の高いプラグを形成するためには深い接続孔にも埋め込
みの可能な窒化チタン膜あるいはブランケットＣＶＤ法
等によるタングステン膜の採用が必要となる。よって、
このような技術により形成されたプラグの抵抗は、約５
Ω程度となり、また、接続孔が深いため製造歩留りは７
０％程度に止まる。また、このように高い抵抗値のプラ
グにより周辺回路の配線を構成するため、周辺回路の動
作周波数は、プラグの抵抗で律速され、最大で約１２５
ｋＨｚとなる。
【０１２２】これに対し、本実施の形態では、前記プラ
グの相当する接続部３４の主導電層の抵抗率の低い銅を
用い、また、その長さが0.７μｍと短いため、接続部３
４の抵抗値は１Ω以下となる。また、製造歩留りは、接
続孔３３の深さが浅いため９９％以上を確保することが
できる。したがって、周辺回路の動作周波数は、接続部
３４が銅を主導電層とすることに加え第２層配線３２も
主導電層を銅としているため、最大７００ｋＨｚ以上と
することができる。
グの相当する接続部３４の主導電層の抵抗率の低い銅を
用い、また、その長さが0.７μｍと短いため、接続部３
４の抵抗値は１Ω以下となる。また、製造歩留りは、接
続孔３３の深さが浅いため９９％以上を確保することが
できる。したがって、周辺回路の動作周波数は、接続部
３４が銅を主導電層とすることに加え第２層配線３２も
主導電層を銅としているため、最大７００ｋＨｚ以上と
することができる。
【０１２３】なお、本実施の形態では、接続部３４が第
１層配線１８に接続される例を説明したが、周辺回路領
域（Ｂ領域）に第１層配線１８およびプラグ２２を形成
せず、接続部３４をｎチャネルＭＩＳＦＥＴＱｎおよび
ｐチャネルＭＩＳＦＥＴＱｐの不純物半導体領域１５ま
たはゲート電極１１に直接接続させることも可能であ
る。この場合、第２層配線３２は、第１層配線として機
能する。
１層配線１８に接続される例を説明したが、周辺回路領
域（Ｂ領域）に第１層配線１８およびプラグ２２を形成
せず、接続部３４をｎチャネルＭＩＳＦＥＴＱｎおよび
ｐチャネルＭＩＳＦＥＴＱｐの不純物半導体領域１５ま
たはゲート電極１１に直接接続させることも可能であ
る。この場合、第２層配線３２は、第１層配線として機
能する。
【０１２４】また、本実施の形態では、絶縁膜２４によ
りキャパシタＣに起因する段差を緩和する例を示した
が、絶縁膜２４を形成せず、キャパシタＣの標高以上の
膜厚の絶縁膜３０を堆積し、この絶縁膜３０をＣＭＰ法
により研磨して平坦化してもよい。この場合、周辺回路
領域（Ｂ領域）のＣＭＰによるディッシングを防止する
ため、周辺回路領域（Ｂ領域）にたとえばシリコン窒化
膜を形成することが望ましい。
りキャパシタＣに起因する段差を緩和する例を示した
が、絶縁膜２４を形成せず、キャパシタＣの標高以上の
膜厚の絶縁膜３０を堆積し、この絶縁膜３０をＣＭＰ法
により研磨して平坦化してもよい。この場合、周辺回路
領域（Ｂ領域）のＣＭＰによるディッシングを防止する
ため、周辺回路領域（Ｂ領域）にたとえばシリコン窒化
膜を形成することが望ましい。
【０１２５】また、絶縁膜２４は、キャパシタＣの下部
電極２７を形成するための溝４８を形成した絶縁膜２４
を用いるのではなく、キャパシタＣの形成後に、キャパ
シタＣの標高以上の膜厚の絶縁膜を堆積し、この絶縁膜
を周辺回路領域（Ｂ領域）を覆うフォトレジスト膜をマ
スクとしてエッチングし、周辺回路領域にのみ残すよう
にして形成されたものであってもよい。
電極２７を形成するための溝４８を形成した絶縁膜２４
を用いるのではなく、キャパシタＣの形成後に、キャパ
シタＣの標高以上の膜厚の絶縁膜を堆積し、この絶縁膜
を周辺回路領域（Ｂ領域）を覆うフォトレジスト膜をマ
スクとしてエッチングし、周辺回路領域にのみ残すよう
にして形成されたものであってもよい。
【０１２６】また、本実施の形態では、第３層配線３
９、第４層配線４３にも銅を主導電層とする配線を適用
した例を示したが、下層配線と接続されるプラグを形成
した後に、たとえばチタン膜、アルミニウム膜、窒化チ
タン膜の積層膜をパターニングして第３層配線、第４層
配線としてもよい。
９、第４層配線４３にも銅を主導電層とする配線を適用
した例を示したが、下層配線と接続されるプラグを形成
した後に、たとえばチタン膜、アルミニウム膜、窒化チ
タン膜の積層膜をパターニングして第３層配線、第４層
配線としてもよい。
【０１２７】（実施の形態２）図２９は、本発明の他の
実施の形態であるＤＲＡＭの要部断面図である。本実施
の形態のＤＲＡＭは実施の形態１のＤＲＡＭとその平面
配置および回路構成（図１および図２）において同様で
ある。したがって、その部分の説明は省略する。また、
本実施の形態のＤＲＡＭは、実施の形態１のＤＲＡＭと
第２層配線以上の構成および製造方法についてのみ相違
し、その他の構成および絶縁膜３０への配線溝３１およ
び接続孔３３の形成工程（図２１）まで同様である。し
たがって、その部分の説明についても省略する。
実施の形態であるＤＲＡＭの要部断面図である。本実施
の形態のＤＲＡＭは実施の形態１のＤＲＡＭとその平面
配置および回路構成（図１および図２）において同様で
ある。したがって、その部分の説明は省略する。また、
本実施の形態のＤＲＡＭは、実施の形態１のＤＲＡＭと
第２層配線以上の構成および製造方法についてのみ相違
し、その他の構成および絶縁膜３０への配線溝３１およ
び接続孔３３の形成工程（図２１）まで同様である。し
たがって、その部分の説明についても省略する。
【０１２８】本実施の形態のＤＲＡＭの第２層配線６０
は、絶縁膜３０および絶縁膜２４の表面近傍に形成され
た配線溝３１内に形成されている。図２９に示すとお
り、第２層配線６０の表面と絶縁膜３０の表面とは同一
の平面内にあり、また、第２層配線６０の底面はキャパ
シタＣの表面（プレート電極２９の表面）よりも下部に
位置している。この点は実施の形態１と同様である。
は、絶縁膜３０および絶縁膜２４の表面近傍に形成され
た配線溝３１内に形成されている。図２９に示すとお
り、第２層配線６０の表面と絶縁膜３０の表面とは同一
の平面内にあり、また、第２層配線６０の底面はキャパ
シタＣの表面（プレート電極２９の表面）よりも下部に
位置している。この点は実施の形態１と同様である。
【０１２９】また、配線溝３１の下部には接続孔３３が
形成され、接続孔３３内には接続部６１が形成されてい
る。第２層配線６０および接続部６１は、実施の形態１
と同様、一体として形成されており、第２層配線６０は
窒化チタン膜からなる第１導電層６０ａおよびアルミニ
ウム膜からなる第２導電層６０ｂから構成される。接続
部６１は窒化チタン膜からなる第１導電層６１ａおよび
アルミニウム膜からなる第２導電層６１ｂから構成され
る。
形成され、接続孔３３内には接続部６１が形成されてい
る。第２層配線６０および接続部６１は、実施の形態１
と同様、一体として形成されており、第２層配線６０は
窒化チタン膜からなる第１導電層６０ａおよびアルミニ
ウム膜からなる第２導電層６０ｂから構成される。接続
部６１は窒化チタン膜からなる第１導電層６１ａおよび
アルミニウム膜からなる第２導電層６１ｂから構成され
る。
【０１３０】第２導電層６０ｂ、６１ｂは、第２層配線
６０および接続部６１の主導電層として機能するもので
ある。このようにアルミニウムからなる主導電層を有す
るため、第２層配線６０および接続部６１の低抵抗化を
図ることができ、半導体集積回路装置、特に周辺回路の
応答性を高速化してＤＲＡＭの性能を向上することがで
きる。第１導電層６０ａ、６１ａは、アルミニウム膜を
形成する際のウェッティング層として機能するものであ
る。
６０および接続部６１の主導電層として機能するもので
ある。このようにアルミニウムからなる主導電層を有す
るため、第２層配線６０および接続部６１の低抵抗化を
図ることができ、半導体集積回路装置、特に周辺回路の
応答性を高速化してＤＲＡＭの性能を向上することがで
きる。第１導電層６０ａ、６１ａは、アルミニウム膜を
形成する際のウェッティング層として機能するものであ
る。
【０１３１】また、実施の形態１と同様に、配線溝３１
の下部に接続孔３３が形成されるため、配線溝３１の深
さに相当する分だけ接続孔３３の深さを浅くできる。し
たがって、実施の形態１と同様に、第２層配線６０の膜
厚を0.７μｍとし、接続部６１の長さを0.７μｍとする
ことができる。この結果、実施の形態１で説明した加工
不良の発生の抑制による接続信頼性の向上、ＤＲＡＭの
製造歩留まりの向上の効果、接続部６１の長さの短縮化
によるＤＲＡＭの性能向上の効果も同様に得ることがで
きる。
の下部に接続孔３３が形成されるため、配線溝３１の深
さに相当する分だけ接続孔３３の深さを浅くできる。し
たがって、実施の形態１と同様に、第２層配線６０の膜
厚を0.７μｍとし、接続部６１の長さを0.７μｍとする
ことができる。この結果、実施の形態１で説明した加工
不良の発生の抑制による接続信頼性の向上、ＤＲＡＭの
製造歩留まりの向上の効果、接続部６１の長さの短縮化
によるＤＲＡＭの性能向上の効果も同様に得ることがで
きる。
【０１３２】絶縁膜３０および第２層配線６０の上面に
は層間絶縁膜６２が形成され、層間絶縁膜６２には、接
続孔６３が形成されている。接続孔６３には、窒化チタ
ン膜６４ａおよびタングステン膜６４ｂからなるプラグ
６４が形成され、第２層配線６０またはプレート電極２
９に接続されている。層間絶縁膜６２は、たとえばＴＥ
ＯＳ酸化膜とすることができる。
は層間絶縁膜６２が形成され、層間絶縁膜６２には、接
続孔６３が形成されている。接続孔６３には、窒化チタ
ン膜６４ａおよびタングステン膜６４ｂからなるプラグ
６４が形成され、第２層配線６０またはプレート電極２
９に接続されている。層間絶縁膜６２は、たとえばＴＥ
ＯＳ酸化膜とすることができる。
【０１３３】層間絶縁膜６２およびプラグ６４上には、
窒化チタン膜６５ａ、アルミニウム膜６５ｂおよび窒化
チタン膜６５ｃからなる第３層配線６５が形成され、第
３層配線６５は、層間絶縁膜６６で覆われている。ま
た、層間絶縁膜６６上には、窒化チタン膜６７ａ、アル
ミニウム膜６７ｂおよび窒化チタン膜６７ｃからなる第
４層配線６７が形成され、第４層配線６７は、絶縁膜６
８で覆われている。
窒化チタン膜６５ａ、アルミニウム膜６５ｂおよび窒化
チタン膜６５ｃからなる第３層配線６５が形成され、第
３層配線６５は、層間絶縁膜６６で覆われている。ま
た、層間絶縁膜６６上には、窒化チタン膜６７ａ、アル
ミニウム膜６７ｂおよび窒化チタン膜６７ｃからなる第
４層配線６７が形成され、第４層配線６７は、絶縁膜６
８で覆われている。
【０１３４】層間絶縁膜６６および絶縁膜６８は、たと
えばバイアススパッタを併用したＣＶＤ法で形成された
シリコン酸化膜とすることができる。第３層配線６５は
メインワード線ＭＷＢあるいはワード線ＷＬのシャント
配線として用いることができる。第４層配線６７は、図
示しない接続部を介して第３層配線６５に接続される。
第４層配線６７は、Ｙセレクト線ＹＳとして用いること
ができる。絶縁膜６８上にはパッシベーション膜４６が
形成されている。
えばバイアススパッタを併用したＣＶＤ法で形成された
シリコン酸化膜とすることができる。第３層配線６５は
メインワード線ＭＷＢあるいはワード線ＷＬのシャント
配線として用いることができる。第４層配線６７は、図
示しない接続部を介して第３層配線６５に接続される。
第４層配線６７は、Ｙセレクト線ＹＳとして用いること
ができる。絶縁膜６８上にはパッシベーション膜４６が
形成されている。
【０１３５】次に、本実施の形態のＤＲＡＭの製造方法
を図３０〜図３７を用いて工程順に説明する。図３０〜
図３７は本発明の他の実施の形態のＤＲＡＭの製造方法
の一例を工程順に示した断面図である。
を図３０〜図３７を用いて工程順に説明する。図３０〜
図３７は本発明の他の実施の形態のＤＲＡＭの製造方法
の一例を工程順に示した断面図である。
【０１３６】本実施の形態のＤＲＡＭの製造方法は、前
記したとおり、実施の形態１の図２１の工程までは同様
である。
記したとおり、実施の形態１の図２１の工程までは同様
である。
【０１３７】配線溝３１および接続孔３３の内部を含む
半導体基板１の全面に、窒化チタン膜６９をたとえばＣ
ＶＤ法を用いて堆積する。さらに、アルミニウム膜７０
をたとえばスパッタ法を用いて堆積する（図３０）。ア
ルミニウム膜７０は、スパッタ法で堆積されるため、図
示するとおりステップカバレッジが悪く、ボイド等を有
する状態となる。
半導体基板１の全面に、窒化チタン膜６９をたとえばＣ
ＶＤ法を用いて堆積する。さらに、アルミニウム膜７０
をたとえばスパッタ法を用いて堆積する（図３０）。ア
ルミニウム膜７０は、スパッタ法で堆積されるため、図
示するとおりステップカバレッジが悪く、ボイド等を有
する状態となる。
【０１３８】そこで、半導体基板１を３０００気圧程度
の高圧力下に保持する。このような高圧力下では温度の
上昇し、アルミニウム膜７０が流動性を持つ状態となっ
て、配線溝３１および接続孔３３の内部に完全に埋め込
まれる（図３１）。この際、窒化チタン膜６９がアルミ
ニウム膜７０のウェッティング層として機能し、アルミ
ニウムの流動性をよくして埋め込み性を向上できる。
の高圧力下に保持する。このような高圧力下では温度の
上昇し、アルミニウム膜７０が流動性を持つ状態となっ
て、配線溝３１および接続孔３３の内部に完全に埋め込
まれる（図３１）。この際、窒化チタン膜６９がアルミ
ニウム膜７０のウェッティング層として機能し、アルミ
ニウムの流動性をよくして埋め込み性を向上できる。
【０１３９】次に、配線溝３１以外の領域の絶縁膜３０
上のアルミニウム膜７０および窒化チタン膜６９を、Ｃ
ＭＰ法を用いて研磨し除去する。このようにして配線溝
３１内に窒化チタン膜からなる第１導電層６０ａおよび
アルミニウム膜からなる第２導電層６０ｂから構成され
る第２層配線６０を、接続孔３３内に窒化チタン膜から
なる第１導電層６１ａおよびアルミニウム膜からなる第
２導電層６１ｂから構成される接続部６１を形成する
（図３２）。このように第２層配線６０と接続部６１と
は一体に形成される。
上のアルミニウム膜７０および窒化チタン膜６９を、Ｃ
ＭＰ法を用いて研磨し除去する。このようにして配線溝
３１内に窒化チタン膜からなる第１導電層６０ａおよび
アルミニウム膜からなる第２導電層６０ｂから構成され
る第２層配線６０を、接続孔３３内に窒化チタン膜から
なる第１導電層６１ａおよびアルミニウム膜からなる第
２導電層６１ｂから構成される接続部６１を形成する
（図３２）。このように第２層配線６０と接続部６１と
は一体に形成される。
【０１４０】次に、絶縁膜３０および第２層配線６０上
にＴＥＯＳ酸化膜を堆積し、層間絶縁膜６２を形成す
る。さらに、フォトレジスト膜をマスクとしたドライエ
ッチングにより層間絶縁膜６２および絶縁膜３０をエッ
チングし接続孔６３を形成する（図３３）。
にＴＥＯＳ酸化膜を堆積し、層間絶縁膜６２を形成す
る。さらに、フォトレジスト膜をマスクとしたドライエ
ッチングにより層間絶縁膜６２および絶縁膜３０をエッ
チングし接続孔６３を形成する（図３３）。
【０１４１】次に、接続孔６３の内部を含む層間絶縁膜
６２上に窒化チタン膜７１およびタングステン７２を順
次堆積し（図３４）、接続孔６３以外の層間絶縁膜６２
上の窒化チタン膜７１およびタングステン７２をＣＭＰ
法で研磨し除去して窒化チタン膜６４ａおよびタングス
テン膜６４ｂからなるプラグ６４を形成する（図３
５）。窒化チタン膜６４ａおよびタングステン膜６４ｂ
はＣＶＤ法またはスパッタ法で堆積できる。
６２上に窒化チタン膜７１およびタングステン７２を順
次堆積し（図３４）、接続孔６３以外の層間絶縁膜６２
上の窒化チタン膜７１およびタングステン７２をＣＭＰ
法で研磨し除去して窒化チタン膜６４ａおよびタングス
テン膜６４ｂからなるプラグ６４を形成する（図３
５）。窒化チタン膜６４ａおよびタングステン膜６４ｂ
はＣＶＤ法またはスパッタ法で堆積できる。
【０１４２】次に、窒化チタン膜をＣＶＤ法で、アルミ
ニウム膜をスパッタ法で堆積し、窒化チタン膜、アルミ
ニウム膜および窒化チタン膜からなる積層膜を堆積す
る。その後、フォトリソグラフィとドライエッチング技
術を用いて積層膜をパターニングし、窒化チタン膜６５
ａ、アルミニウム膜６５ｂおよび窒化チタン膜６５ｃか
らなる第３層配線６５を形成する（図３６）。
ニウム膜をスパッタ法で堆積し、窒化チタン膜、アルミ
ニウム膜および窒化チタン膜からなる積層膜を堆積す
る。その後、フォトリソグラフィとドライエッチング技
術を用いて積層膜をパターニングし、窒化チタン膜６５
ａ、アルミニウム膜６５ｂおよび窒化チタン膜６５ｃか
らなる第３層配線６５を形成する（図３６）。
【０１４３】次に、スパッタを重畳させたＣＶＤ法でシ
リコン酸化膜を堆積し、これによってシリコン酸化膜を
第３層配線６５に埋め込む。その後このシリコン酸化膜
をＣＭＰ法を用いて平坦化し、層間絶縁膜６６を形成す
る。さらに、第３層配線６５と同様に、図示しないプラ
グおよび第４層配線６７を形成する（図３７）。
リコン酸化膜を堆積し、これによってシリコン酸化膜を
第３層配線６５に埋め込む。その後このシリコン酸化膜
をＣＭＰ法を用いて平坦化し、層間絶縁膜６６を形成す
る。さらに、第３層配線６５と同様に、図示しないプラ
グおよび第４層配線６７を形成する（図３７）。
【０１４４】最後に、絶縁膜６８を半導体基板１の全面
に堆積後、ＭＩＳＦＥＴのダメージ回復を図るため、４
００℃での水素アニール処理を施し、さらに半導体基板
１の全面にパッシベーション膜４６を堆積して図２９に
示すＤＲＡＭがほぼ完成する。
に堆積後、ＭＩＳＦＥＴのダメージ回復を図るため、４
００℃での水素アニール処理を施し、さらに半導体基板
１の全面にパッシベーション膜４６を堆積して図２９に
示すＤＲＡＭがほぼ完成する。
【０１４５】本実施の形態のＤＲＡＭおよびその製造方
法によれば、実施の形態１で説明した効果と同様の効果
を得ることができる。また、本実施の形態では、電気抵
抗が低いアルミニウムを用いているため、接続部６１の
抵抗値は１Ω以下である。また、製造歩留りは、接続孔
３３が短いため、９９％以上である。また、周辺回路の
動作周波数は、第２層配線６０および接続部６１がアル
ミニウムを用いてであるため、最大５００ｋＨｚ以上で
ある。
法によれば、実施の形態１で説明した効果と同様の効果
を得ることができる。また、本実施の形態では、電気抵
抗が低いアルミニウムを用いているため、接続部６１の
抵抗値は１Ω以下である。また、製造歩留りは、接続孔
３３が短いため、９９％以上である。また、周辺回路の
動作周波数は、第２層配線６０および接続部６１がアル
ミニウムを用いてであるため、最大５００ｋＨｚ以上で
ある。
【０１４６】（実施の形態３）図３８は、本発明のさら
に他の実施の形態である半導体集積回路装置を形成した
半導体チップ全体の一例を示した平面図である。
に他の実施の形態である半導体集積回路装置を形成した
半導体チップ全体の一例を示した平面図である。
【０１４７】本実施の形態の半導体集積回路装置は、Ｄ
ＲＡＭとロジック回路とを単一チップ内に混載させたも
のであり、ロジック部２０１、メモリ部２０２を有す
る。ロジック部２０１には論理演算等を行うＣＰＵ、ス
タック等が形成され、メモリ部２０２にはデータの記憶
素子が形成されている。メモリ部２０２の周辺には第１
のＩ／Ｏ部２０３、第２のＩ／Ｏ部２０４が配置され、
データの入出力を制御する。また、第１のＩ／Ｏ部２０
３、第２のＩ／Ｏ部２０４を介して入出力されるデータ
は、デコーダ部２０６を介してバス２０５に伝送され、
ロジック部２０１に送られる。
ＲＡＭとロジック回路とを単一チップ内に混載させたも
のであり、ロジック部２０１、メモリ部２０２を有す
る。ロジック部２０１には論理演算等を行うＣＰＵ、ス
タック等が形成され、メモリ部２０２にはデータの記憶
素子が形成されている。メモリ部２０２の周辺には第１
のＩ／Ｏ部２０３、第２のＩ／Ｏ部２０４が配置され、
データの入出力を制御する。また、第１のＩ／Ｏ部２０
３、第２のＩ／Ｏ部２０４を介して入出力されるデータ
は、デコーダ部２０６を介してバス２０５に伝送され、
ロジック部２０１に送られる。
【０１４８】本実施の形態の半導体集積回路装置のチッ
プサイズは１５×８ｍｍ2 であり、ＤＲＡＭのメモリ容
量は２５６Ｍｂｉｔである。
プサイズは１５×８ｍｍ2 であり、ＤＲＡＭのメモリ容
量は２５６Ｍｂｉｔである。
【０１４９】図３９は、本実施の形態のＤＲＡＭの要部
断面図である。本実施の形態のＤＲＡＭのメモリセルア
レイ領域（Ａ領域）および周辺回路領域（Ｂ領域）は、
実施の形態１とその構成および製造方法において同様で
ある。したがって、その部分の説明を省略する。
断面図である。本実施の形態のＤＲＡＭのメモリセルア
レイ領域（Ａ領域）および周辺回路領域（Ｂ領域）は、
実施の形態１とその構成および製造方法において同様で
ある。したがって、その部分の説明を省略する。
【０１５０】本実施の形態の半導体集積回路装置は、メ
モリセルアレイ領域（Ａ領域）および周辺回路領域（Ｂ
領域）の他にロジック回路領域（Ｄ領域）を有する。ロ
ジック回路領域は、メモリセルアレイ領域および周辺回
路領域以外の領域であり、たとえばロジック部２０１、
第１のＩ／Ｏ部２０３、第２のＩ／Ｏ部２０４、バス２
０５、等が形成されている。
モリセルアレイ領域（Ａ領域）および周辺回路領域（Ｂ
領域）の他にロジック回路領域（Ｄ領域）を有する。ロ
ジック回路領域は、メモリセルアレイ領域および周辺回
路領域以外の領域であり、たとえばロジック部２０１、
第１のＩ／Ｏ部２０３、第２のＩ／Ｏ部２０４、バス２
０５、等が形成されている。
【０１５１】ロジック回路領域（Ｄ領域）の半導体基板
１には、周辺回路領域と同様のｐ形ウェル３、分離領域
７が形成され、その主面上には、周辺回路領域と同様の
ｎチャネルＭＩＳＦＥＴＱｎが形成されている。ここで
はｎチャネルＭＩＳＦＥＴＱｎ２を例示しているがｐチ
ャネルＭＩＳＦＥＴであってもよい。また、ＣＭＩＳＦ
ＥＴ構造を有していてもよい。
１には、周辺回路領域と同様のｐ形ウェル３、分離領域
７が形成され、その主面上には、周辺回路領域と同様の
ｎチャネルＭＩＳＦＥＴＱｎが形成されている。ここで
はｎチャネルＭＩＳＦＥＴＱｎ２を例示しているがｐチ
ャネルＭＩＳＦＥＴであってもよい。また、ＣＭＩＳＦ
ＥＴ構造を有していてもよい。
【０１５２】ｎチャネルＭＩＳＦＥＴＱｎ２のゲート電
極１１、キャップ絶縁膜１３、サイドウォールスペーサ
１６、ソース・ドレイン領域を構成する不純物半導体領
域１５は、周辺回路領域と同様である。また、層間絶縁
膜１７、ＴＥＯＳ酸化膜１７ｄその上層に形成される第
１層配線１８、プラグ２２も周辺回路領域と同様であ
る。さらに、層間絶縁膜２３、シリコン窒化膜２３ｂ、
絶縁膜２４、絶縁膜３０、第２層配線３２、接続部３
４、シリコン窒化膜３５、４１、４４、層間絶縁膜３
６、４２、第３層配線３９、接続孔３８、第４層配線４
３、第４層配線の接続部４３ｂ、絶縁膜４５、パッシベ
ーション膜４６についても周辺回路領域と同様である。
したがって、説明を省略する。第４層配線４３は、メモ
リ部２０２とロジック部２０１とを接続するバス２０５
に適用することができる。
極１１、キャップ絶縁膜１３、サイドウォールスペーサ
１６、ソース・ドレイン領域を構成する不純物半導体領
域１５は、周辺回路領域と同様である。また、層間絶縁
膜１７、ＴＥＯＳ酸化膜１７ｄその上層に形成される第
１層配線１８、プラグ２２も周辺回路領域と同様であ
る。さらに、層間絶縁膜２３、シリコン窒化膜２３ｂ、
絶縁膜２４、絶縁膜３０、第２層配線３２、接続部３
４、シリコン窒化膜３５、４１、４４、層間絶縁膜３
６、４２、第３層配線３９、接続孔３８、第４層配線４
３、第４層配線の接続部４３ｂ、絶縁膜４５、パッシベ
ーション膜４６についても周辺回路領域と同様である。
したがって、説明を省略する。第４層配線４３は、メモ
リ部２０２とロジック部２０１とを接続するバス２０５
に適用することができる。
【０１５３】本実施の形態の半導体集積回路装置の製造
方法は、前記したロジック回路領域の各々の部材に対応
する周辺回路領域の各部材の製造方法と同様であり、実
施の形態１で説明したとおりである。したがって、詳細
な説明を省略する。
方法は、前記したロジック回路領域の各々の部材に対応
する周辺回路領域の各部材の製造方法と同様であり、実
施の形態１で説明したとおりである。したがって、詳細
な説明を省略する。
【０１５４】本実施の形態の半導体集積回路装置によれ
ば、前記した実施の形態１の効果に加えて、以下の効果
を有する。すなわち、図３９に示したとおり、ＤＲＡＭ
の領域（メモリセルアレイ領域（Ａ領域）および周辺回
路領域（Ｂ領域））とロジック回路領域（Ｄ領域）と
が、同一の第２層配線３２、第３層配線３９および第４
層配線４３で接続されることとなるが、これらの配線は
銅を主導電層とする高速応答性能に優れた配線である。
したがって、ＤＲＡＭの部分とロジック回路の部分とは
高速配線で接続され、半導体集積回路装置の動作周波数
を大きくして半導体集積回路装置の性能を向上できる。
本実施の形態の場合、動作周波数は、最大７００ｋＨｚ
以上とすることができる。このような高速応答性能は、
ＤＲＡＭとロジック回路とを別個独立した半導体チップ
で構成した場合には、それらを接続する配線が長くなら
ざるを得ず、高い動作周波数は得られない。一方、同一
チップにＤＲＡＭとロジック回路とを混載した場合であ
っても、抵抗率の高い配線を用いる場合や、抵抗値の高
い接続部あるいはプラグで異層間の配線接続を行う場合
にもこのような高い動作周波数は得難い。すなわち、本
実施の形態では、接続部３４の抵抗値を低減し、第２層
配線３２、第３層配線３９および第４層配線４３に抵抗
率の低い銅材料を用い、かつ、ＤＲＡＭの領域とロジッ
ク回路領域で同一の配線を用いることにより、前記した
難点を解消し、半導体集積回路装置の性能を著しく高め
たものである。
ば、前記した実施の形態１の効果に加えて、以下の効果
を有する。すなわち、図３９に示したとおり、ＤＲＡＭ
の領域（メモリセルアレイ領域（Ａ領域）および周辺回
路領域（Ｂ領域））とロジック回路領域（Ｄ領域）と
が、同一の第２層配線３２、第３層配線３９および第４
層配線４３で接続されることとなるが、これらの配線は
銅を主導電層とする高速応答性能に優れた配線である。
したがって、ＤＲＡＭの部分とロジック回路の部分とは
高速配線で接続され、半導体集積回路装置の動作周波数
を大きくして半導体集積回路装置の性能を向上できる。
本実施の形態の場合、動作周波数は、最大７００ｋＨｚ
以上とすることができる。このような高速応答性能は、
ＤＲＡＭとロジック回路とを別個独立した半導体チップ
で構成した場合には、それらを接続する配線が長くなら
ざるを得ず、高い動作周波数は得られない。一方、同一
チップにＤＲＡＭとロジック回路とを混載した場合であ
っても、抵抗率の高い配線を用いる場合や、抵抗値の高
い接続部あるいはプラグで異層間の配線接続を行う場合
にもこのような高い動作周波数は得難い。すなわち、本
実施の形態では、接続部３４の抵抗値を低減し、第２層
配線３２、第３層配線３９および第４層配線４３に抵抗
率の低い銅材料を用い、かつ、ＤＲＡＭの領域とロジッ
ク回路領域で同一の配線を用いることにより、前記した
難点を解消し、半導体集積回路装置の性能を著しく高め
たものである。
【０１５５】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【０１５６】たとえば、上記実施の形態ではシリコンＭ
ＩＳＦＥＴを例示して説明したが他の半導体材料を用い
たＭＩＳ型半導体装置にも適用することができる。
ＩＳＦＥＴを例示して説明したが他の半導体材料を用い
たＭＩＳ型半導体装置にも適用することができる。
【０１５７】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【０１５８】（１）ＣＯＢ構造のメモリセルを有する半
導体集積回路装置において、立体化されたキャパシタと
同層に形成された厚い絶縁膜を挟んで配置される第１層
配線と第２層配線との接続信頼性を向上できる。
導体集積回路装置において、立体化されたキャパシタと
同層に形成された厚い絶縁膜を挟んで配置される第１層
配線と第２層配線との接続信頼性を向上できる。
【０１５９】（２）第１層配線と第２層配線との接続孔
部分の抵抗を低減できる。
部分の抵抗を低減できる。
【０１６０】（３）第２層配線以上の配線の配線抵抗を
低減できる。
低減できる。
【０１６１】（４）第２層配線の形成工程を高い熱処理
工程が必要なキャパシタの形成工程以降とし、熱拡散係
数の大きな材料あるいは熱流動性のある材料であっても
第２層配線に用いることが可能となる。
工程が必要なキャパシタの形成工程以降とし、熱拡散係
数の大きな材料あるいは熱流動性のある材料であっても
第２層配線に用いることが可能となる。
【０１６２】（５）ＣＯＢ構造のメモリセルを有するＤ
ＲＡＭと同一の基板に形成される周辺回路、あるいはロ
ジック回路の高速応答性能を向上できる。
ＲＡＭと同一の基板に形成される周辺回路、あるいはロ
ジック回路の高速応答性能を向上できる。
【０１６３】また、上記効果は、特に工程数を増加する
ことなく達成できる。
ことなく達成できる。
【図１】実施の形態１のＤＲＡＭを形成した半導体チッ
プ全体の一例を示した平面図である。
プ全体の一例を示した平面図である。
【図２】実施の形態１のＤＲＡＭの等価回路図である。
【図３】実施の形態１のＤＲＡＭの要部断面図である。
【図４】実施の形態１のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。
程順に示した断面図である。
【図５】実施の形態１のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。
程順に示した断面図である。
【図６】実施の形態１のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。
程順に示した断面図である。
【図７】実施の形態１のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。
程順に示した断面図である。
【図８】実施の形態１のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。
程順に示した断面図である。
【図９】実施の形態１のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。
程順に示した断面図である。
【図１０】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図１１】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図１２】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図１３】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図１４】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図１５】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図１６】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図１７】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図１８】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図１９】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図２０】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図２１】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図２２】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図２３】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図２４】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図２５】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図２６】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図２７】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図２８】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図２９】実施の形態２のＤＲＡＭの要部断面図であ
る。
る。
【図３０】実施の形態２のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図３１】実施の形態２のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図３２】実施の形態２のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図３３】実施の形態２のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図３４】実施の形態２のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図３５】実施の形態２のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図３６】実施の形態２のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図３７】実施の形態２のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。
工程順に示した断面図である。
【図３８】実施の形態３の半導体集積回路装置を形成し
た半導体チップ全体の一例を示した平面図である。
た半導体チップ全体の一例を示した平面図である。
【図３９】実施の形態３のＤＲＡＭの要部断面図であ
る。
る。
１ 半導体基板 １Ａ 半導体チップ ２ ｐ形ウェル ３ ｐ形ウェル ４ ｎ形ウェル ６ ディープウェル ７ 分離領域 ８ 浅溝 ９ シリコン酸化膜 １０ ゲート絶縁膜 １１ ゲート電極 １１ａ 多結晶シリコン膜 １１ｂ 窒化チタン膜 １１ｃ タングステン膜 １２ 不純物半導体領域 １３ キャップ絶縁膜 １４ シリコン窒化膜 １５ 不純物半導体領域 １５ａ 低濃度不純物領域 １５ｂ 高濃度不純物領域 １６ サイドウォールスペーサ １７ 層間絶縁膜 １７ｄ ＴＥＯＳ酸化膜 １８ 第１層配線 １８ａ 窒化チタン膜 １８ｂ タングステン膜 １９ プラグ １９ｂ プラグ ２０ コバルトシリサイド膜 ２１ 接続孔 ２２ プラグ ２２ａ 窒化チタン膜 ２２ｂ タングステン膜 ２３ 層間絶縁膜 ２３ｂ シリコン窒化膜 ２４ 絶縁膜 ２５ プラグ ２６ プラグ ２７ 下部電極 ２８ 容量絶縁膜 ２９ プレート電極 ３０ 絶縁膜 ３１ 配線溝 ３２ 第２層配線 ３２ａ 第１導電層 ３２ｂ 第２導電層 ３３ 接続孔 ３４ 接続部 ３４ａ 第１導電層 ３４ｂ 第２導電層 ３５ シリコン窒化膜 ３６ 層間絶縁膜 ３７ 配線溝 ３８ 接続孔 ３９ 第３層配線 ３９ａ 第１導電層 ３９ｂ 第２導電層 ４０ 接続部 ４０ａ 第１導電層 ４０ｂ 第２導電層 ４１ シリコン窒化膜 ４２ 層間絶縁膜 ４３ 第４層配線 ４３ｂ 接続部 ４４ シリコン窒化膜 ４５ 絶縁膜 ４６ パッシベーション膜 ４７ フォトレジスト膜 ４８ 溝 ４９ 多結晶シリコン膜 ５０ シリコン酸化膜 ５１ フォトレジスト膜 ５２ フォトレジスト膜５３ ＴＥＯＳ酸化膜 ５４ フォトレジスト膜 ５５ フォトレジスト膜 ５６ タンタル膜 ５７ 銅膜 ５８ タンタル膜 ５９ 銅膜 ６０ 第２層配線 ６０ａ 第１導電層 ６０ｂ 第２導電層 ６１ 接続部 ６１ａ 第１導電層 ６１ｂ 第２導電層 ６２ 層間絶縁膜 ６３ 接続孔 ６４ プラグ ６４ａ 窒化チタン膜 ６４ｂ タングステン膜 ６５ 第３層配線 ６５ａ 窒化チタン膜 ６５ｂ アルミニウム膜 ６５ｃ 窒化チタン膜 ６６ 層間絶縁膜 ６７ 第４層配線 ６７ａ 窒化チタン膜 ６７ｂ アルミニウム膜 ６７ｃ 窒化チタン膜 ６８ 絶縁膜 ６９ 窒化チタン膜 ７０ アルミニウム膜 ７１ 窒化チタン膜 ７２ タングステン ２０１ ロジック部 ２０２ メモリ部 ２０３ 第１のＩ／Ｏ部 ２０４ 第２のＩ／Ｏ部 ２０５ バス ２０６ デコーダ部 ＢＬ ビット線 Ｃ キャパシタ ＭＡＲＹ メモリアレイ ＭＷＢ メインワード線 Ｑｎ ｎチャネルＭＩＳＦＥＴ Ｑｎ２ ｎチャネルＭＩＳＦＥＴ Ｑｐ ｐチャネルＭＩＳＦＥＴ Ｑｓ メモリセル選択用ＭＩＳＦＥＴ ＳＡ センスアンプ ＳＷＤ サブワードデコーダ ＷＤ ワードドライバ ＷＬ ワード線 ＹＳ Ｙセレクト線
Claims (23)
- 【請求項１】 半導体基板のメモリセルアレイ領域に形
成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリ
セルアレイ領域の周辺の周辺回路領域に形成された周辺
回路用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦ
ＥＴおよび周辺回路用ＭＩＳＦＥＴを覆う第１層間絶縁
膜と、前記メモリセルアレイ領域の前記第１層間絶縁膜
上に形成されたビット線と、前記ビット線上に形成さ
れ、前記メモリセル選択用ＭＩＳＦＥＴの一方のソース
・ドレイン領域に電気的に接続された下部電極を備えた
情報蓄積用容量素子と、前記情報蓄積用容量素子と同層
に形成され、前記情報蓄積用容量素子の高さに起因する
前記メモリセルアレイ領域と前記周辺回路領域との段差
を緩和または解消する第１の部分、および前記情報蓄積
用容量素子を覆う第２の部分を含む第２層間絶縁膜とを
有する半導体集積回路装置であって、 前記第２層間絶縁膜は、その表面が平坦化され、かつ、
その表面近傍に配線溝が形成されており、前記配線溝の
内部には、前記表面と同一面内にその表面を有する配線
が形成されていることを特徴とする半導体集積回路装
置。 - 【請求項２】 半導体基板のメモリセルアレイ領域に形
成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリ
セルアレイ領域の周辺の周辺回路領域に形成された周辺
回路用ＭＩＳＦＥＴと、前記メモリセルアレイ領域およ
び周辺回路領域以外のロジック回路領域に形成された演
算回路その他のロジック回路を構成するロジック回路用
ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴ、
周辺回路用ＭＩＳＦＥＴおよびロジック回路用ＭＩＳＦ
ＥＴを覆う第１層間絶縁膜と、前記メモリセルアレイ領
域の前記第１層間絶縁膜上に形成されたビット線と、前
記ビット線上に形成され、前記メモリセル選択用ＭＩＳ
ＦＥＴの一方のソース・ドレイン領域に電気的に接続さ
れた下部電極を備えた情報蓄積用容量素子と、前記情報
蓄積用容量素子と同層に形成され、前記情報蓄積用容量
素子の高さに起因する前記メモリセルアレイ領域と前記
周辺回路領域およびロジック回路領域との段差を緩和ま
たは解消する第１の部分、および前記情報蓄積用容量素
子を覆う第２の部分を含む第２層間絶縁膜とを有する半
導体集積回路装置であって、 前記第２層間絶縁膜は、その表面が平坦化され、かつ、
その表面近傍に配線溝が形成されており、前記配線溝の
内部には、前記表面と同一面内にその表面を有する配線
が形成されていることを特徴とする半導体集積回路装
置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置であって、 前記配線は、前記メモリセルアレイ領域には形成され
ず、前記周辺回路領域にのみ、または前記周辺回路領域
およびロジック回路領域にのみ形成されていることを特
徴とする半導体集積回路装置。 - 【請求項４】 請求項１、２または３記載の半導体集積
回路装置であって、 前記配線の底面は、前記情報蓄積用容量素子の上面より
も下方に位置することを特徴とする半導体集積回路装
置。 - 【請求項５】 請求項１〜４の何れか一項に記載の半導
体集積回路装置であって、 前記周辺回路領域、または、周辺回路領域およびロジッ
ク回路領域の前記第１層間絶縁膜上には、前記ビット線
と同一の材料からなる第１層配線が形成され、前記配線
は、前記第１層配線の上部に形成された第２層配線であ
ることを特徴とする半導体集積回路装置。 - 【請求項６】 請求項１〜５の何れか一項に記載の半導
体集積回路装置であって、 前記配線溝の下部に接続孔が形成され、前記配線または
第２層配線は、前記接続孔の内部に前記配線または第２
層配線と一体に形成された接続部を介して前記周辺回路
用ＭＩＳＦＥＴ、ロジック回路用ＭＩＳＦＥＴまたは前
記第１層配線に接続されていることを特徴とする半導体
集積回路装置。 - 【請求項７】 請求項１〜６の何れか一項に記載の半導
体集積回路装置であって、 前記配線およびその接続部または前記第２層配線および
その接続部は、銅を主導電層とする金属導電体からなる
ことを特徴とする半導体集積回路装置。 - 【請求項８】 請求項７記載の半導体集積回路装置であ
って、 前記銅からなる主導電層と前記配線溝および接続孔との
界面には、タンタル膜、ニオブ膜、窒化タンタル膜、窒
化チタン膜または窒化タングステン膜から選択された何
れか１つのまたは複数の薄膜が形成されていることを特
徴とする半導体集積回路装置。 - 【請求項９】 請求項７または８記載の半導体集積回路
装置であって、 前記配線または第２層配線の表面が、シリコン窒化膜で
覆われてることを特徴とする半導体集積回路装置。 - 【請求項１０】 請求項１〜６の何れか一項に記載の半
導体集積回路装置であって、 前記配線およびその接続部または前記第２層配線および
その接続部は、アルミニウムを主導電層とする金属導電
体からなることを特徴とする半導体集積回路装置。 - 【請求項１１】 請求項１０記載の半導体集積回路装置
であって、 前記アルミニウムからなる主導電層と前記配線溝および
接続孔との界面には、窒化チタン膜が形成されているこ
とを特徴とする半導体集積回路装置。 - 【請求項１２】 請求項１〜１１の何れか一項に記載の
半導体集積回路装置であって、 前記下部電極は、上方に開孔を有する筒形状を有するも
のであることを特徴とする半導体集積回路装置。 - 【請求項１３】 請求項１〜１２の何れか一項に記載の
半導体集積回路装置であって、 前記配線または第２層配線の上層には、さらに、その表
面近傍に配線溝を有する上層層間絶縁膜、および、前記
配線溝内に形成されその表面と前記上層層間絶縁膜の表
面とがほぼ同一平面内にある上層配線が形成されている
ことを特徴とする半導体集積回路装置。 - 【請求項１４】 半導体基板の主面のメモリセルアレイ
領域にメモリセル選択用ＭＩＳＦＥＴを、前記半導体基
板の周辺回路領域またはロジック回路領域に周辺回路用
ＭＩＳＦＥＴまたはロジック回路用ＭＩＳＦＥＴをそれ
ぞれ形成する工程、前記メモリセル選択用ＭＩＳＦＥＴ
および周辺回路用ＭＩＳＦＥＴまたはロジック回路用Ｍ
ＩＳＦＥＴを覆う第１絶縁膜を形成する工程、前記メモ
リセルアレイ領域の前記第１絶縁膜上にビット線を形成
する工程、前記ビット線を覆う第２絶縁膜を形成する工
程、前記メモリセルアレイ領域の前記第２絶縁膜上に情
報蓄積用容量素子の下部電極、前記下部電極を覆う容量
絶縁膜および上部電極を形成する工程、前記情報蓄積用
容量素子上に第３絶縁膜を形成する工程、を含む半導体
集積回路装置の製造方法であって、 前記第３絶縁膜の表面をＣＭＰ法で平坦化した後、前記
周辺回路領域またはロジック回路領域の前記平坦化され
た第３絶縁膜およびその下層絶縁膜に配線溝および接続
孔を形成し、前記配線溝および接続孔の内部を含む前記
第３絶縁膜上に第１導電層および第２導電層を順次堆積
し、前記第３絶縁膜の表面上の前記第１および第２導電
層をＣＭＰ法により除去して、前記配線溝内に前記第１
および第２導電層からなる配線を、前記接続孔内に前記
第１および第２導電層からなる接続部を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方
法。 - 【請求項１５】 請求項１４記載の半導体集積回路装置
の製造方法であって、 前記第３絶縁膜の堆積前に、前記周辺回路領域またはロ
ジック回路領域に前記情報蓄積用容量素子と同層に形成
される第４絶縁膜を形成し、前記メモリセルアレイ領域
と前記周辺回路領域またはロジック回路領域との間の前
記情報蓄積用容量素子の高さに起因する段差を緩和また
は解消することを特徴とする半導体集積回路装置の製造
方法。 - 【請求項１６】 請求項１５記載の半導体集積回路装置
の製造方法であって、 前記第４絶縁膜は、前記情報蓄積用容量素子の下部電極
の形成の際に円筒形状の溝が形成される絶縁膜であるこ
とを特徴とする半導体集積回路装置の製造方法。 - 【請求項１７】 請求項１４記載の半導体集積回路装置
の製造方法であって、 前記第３絶縁膜は、前記情報蓄積用容量素子を覆い、前
記情報蓄積用容量素子の高さに相当する寸法以上の膜厚
で堆積されることを特徴とする半導体集積回路装置の製
造方法。 - 【請求項１８】 請求項１４〜１７の何れか一項に記載
の半導体集積回路装置の製造方法であって、 前記ビット線の形成と同時に、前記周辺回路領域または
ロジック回路領域の前記第１絶縁膜上に、前記ビット線
と同一の材料からなる第１層配線を形成し、前記接続部
は、前記第１層配線に接続されることを特徴とする半導
体集積回路装置の製造方法。 - 【請求項１９】 請求項１４〜１８の何れか一項に記載
の半導体集積回路装置の製造方法であって、 前記第１導電層は、窒化チタン膜であり、前記第２導電
層はアルミニウム膜であることを特徴とする半導体集積
回路装置の製造方法。 - 【請求項２０】 請求項１９記載の半導体集積回路装置
の製造方法であって、 前記アルミニウム膜の堆積後に、前記半導体基板を高圧
力化に保持し、前記アルミニウム膜を前記接続孔内に埋
め込むことを特徴とする半導体集積回路装置の製造方
法。 - 【請求項２１】 請求項１４〜１８の何れか一項に記載
の半導体集積回路装置の製造方法であって、 前記第１導電層は、タンタル膜、ニオブ膜、窒化タンタ
ル膜、窒化チタン膜または窒化タングステン膜から選択
された何れか１つのまたは複数の薄膜であり、前記第２
導電層は銅膜であることを特徴とする半導体集積回路装
置の製造方法。 - 【請求項２２】 請求項２１記載の半導体集積回路装置
の製造方法であって、 前記銅膜は、メッキ法により堆積されることを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項２３】 請求項２１または２２記載の半導体集
積回路装置の製造方法であって、 前記第３絶縁膜および前記配線上にシリコン窒化膜を堆
積することを特徴とする半導体集積回路装置の製造方
法。
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