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JP3563530B2 - 半導体集積回路装置 - Google Patents

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JP3563530B2
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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ） を有する半導体集積回路装置の製造に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
近年の大容量ＤＲＡＭに代表されるＬＳＩは、高集積化、高速化、高機能化が進むにつれて、それを実現するための製造プロセスが複雑化していることから、工程数の増加によるコスト増が深刻な問題となっている。またこれに伴い、半導体基板上に絶縁膜や導電膜を７００〜９００℃の温度で堆積する回数も増え、浅接合の実現によるＭＩＳＦＥＴの高性能化を達成することが困難になっている。さらに、微細化に伴う配線抵抗の増大も高速化の障害となっている。
【０００３】
【発明が解決しようとする課題】
本発明の目的は、ＭＩＳＦＥＴを有する半導体集積回路装置の製造プロセスにおける熱処理工程を低減することのできる技術を提供することにある。
【０００４】
本発明の他の目的は、ＭＩＳＦＥＴを有する半導体集積回路装置の製造プロセスを簡略化することのできる技術を提供することにある。
【０００５】
本発明の他の目的は、ＭＩＳＦＥＴを有する半導体集積回路装置の配線抵抗を低減することのできる技術を提供することにある。
【０００６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００８】
（１）本発明の半導体集積回路装置は、半導体基体の一主面に設けたメモリセルを含む第１領域と、前記メモリセル以外の回路を含む第２領域とを有し、
前記第１領域には、複数の第１半導体領域と、前記第１半導体領域間に形成されたゲート電極とをそれぞれ有する複数のＭＩＳＦＥＴが形成され、前記第２領域には、複数の第２半導体領域が形成され、
前記半導体基体上には、前記第１および第２領域を覆うように第１絶縁膜が形成され、
前記第１領域に形成された前記第１半導体領域上の前記第１絶縁膜と、前記第２領域に形成された前記第２半導体領域上の前記第１絶縁膜には、メタルまたはメタル化合物からなる第１プラグが埋め込まれた複数の第１開口部がそれぞれ形成され、
前記第１領域の前記第１絶縁膜上には、前記第１プラグを介して前記ＭＩＳＦＥＴの前記第１半導体領域の１つに電気的に接続されたメタルまたはメタル化合物からなる第１細片が形成され、
前記第２領域の前記第１絶縁膜上には、前記第１プラグの１つを介して前記第２半導体領域の１つに電気的に接続されると共に、前記第１プラグの他の１つを介して前記第２半導体領域の他の１つに電気的に接続されたメタルまたはメタル化合物からなる第２細片が形成され、
前記第１絶縁膜と前記第１および第２細片のそれぞれの上部には、第２絶縁膜が形成され、
前記第１領域に形成された前記第２絶縁膜には、前記第１プラグを介して前記ＭＩＳＦＥＴの前記第１半導体領域の他の１つに電気的に接続されたメタルまたはメタル化合物からなる第２プラグが埋め込まれた複数の第２開口部が形成され、
前記第１領域に形成された前記第２絶縁膜の上部には、前記第２プラグに電気的に接続されたメタルまたはメタル化合物からなる第３細片が形成され、
前記第１領域に形成された前記第１プラグの一部は、前記ＭＩＳＦＥＴの前記第１半導体領域の１つと、前記第１半導体領域の１つに電気的に接続された前記第２プラグのそれぞれに電気的に直接接続されており、
前記第２領域に形成された前記第１プラグは、前記第２半導体領域と、前記第２半導体領域に電気的に接続された前記第２細片のそれぞれに電気的に直接接続されているものである。
【０００９】
（２）本発明の半導体集積回路装置は、半導体基板上に堆積するすべての導電膜をメタルまたはメタル化合物で構成するようにしたものである。
【００１０】
（３）本発明の半導体集積回路装置は、ＭＩＳＦＥＴを形成した後の工程で半導体基板上に堆積するすべての絶縁膜を５００℃以下の温度で堆積するようにしたものである。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１２】
（実施の形態１）
本実施の形態は、メモリセル選択用ＭＩＳＦＥＴの上部に情報蓄積用容量素子（キャパシタ）を配置するスタックド・キャパシタ（ｓｔａｃｋｅｄ ｃａｐａｃｉｔｏｒ） 構造のメモリセルを備えたＤＲＡＭの製造方法に適用したものである。
【００１３】
このＤＲＡＭを製造するには、まず図１に示すように、比抵抗１０Ω・ｃｍ程度のｐ− 型単結晶シリコンからなる半導体基板１を用意し、その表面を酸化して薄い酸化シリコン膜４３を形成した後、ＣＶＤ法を用いて酸化シリコン膜４３上に窒化シリコン膜４４を堆積し、フォトレジストをマスクにしてこの窒化シリコン膜４４をエッチングすることにより、素子分離領域の窒化シリコン膜４４を除去する。
【００１４】
次に、図２に示すように、窒化シリコン膜４４をマスクにして半導体基板１を１０００℃程度の温度でアニールすることにより、膜厚４００ｎｍ程度のフィールド酸化膜２を形成する。
【００１５】
次に、窒化シリコン膜４４を除去した後、図３に示すように、メモリアレイを形成する領域と周辺回路のｎチャネル型ＭＩＳＦＥＴを形成する領域の半導体基板１にｐ型不純物（ホウ素（Ｂ））をイオン注入してｐ型ウエル３を形成する。また、周辺回路のｐチャネル型ＭＩＳＦＥＴを形成する領域の半導体基板１にｎ型不純物（リン（Ｐ））をイオン注入してｎ型ウエル４を形成する。続いて、ｐ型ウエル３にｐ型不純物（Ｂ）をイオン注入してｐ型チャネルストッパ層５を形成し、ｎ型ウエル４にｎ型不純物（Ｐ）をイオン注入してｎ型チャネルストッパ層６を形成する。その後、フィールド酸化膜２で囲まれたｐ型ウエル３、ｎ型ウエル４のそれぞれの活性領域の表面を８００℃程度の温度で熱酸化して膜厚８ｎｍ程度のゲート酸化膜７を形成する。
【００１６】
次に、図４に示すように、メモリセル選択用ＭＩＳＦＥＴのゲート電極８Ａ（ワード線ＷＬ）、周辺回路のｎチャネル型ＭＩＳＦＥＴのゲート電極８Ｂおよびｐチャネル型ＭＩＳＦＥＴのゲート電極８Ｃを形成する。ゲート電極８Ａ（ワード線ＷＬ）とゲート電極８Ｂ、８Ｃは、ＣＶＤ法を用いて半導体基板１上に膜厚１５０ｎｍ程度のタングステン（Ｗ）膜を４７５℃程度の成膜温度で堆積し、続いてこのＷ膜上にプラズマＣＶＤ法を用いて膜厚２５０ｎｍ程度の窒化シリコン膜９を３６０℃程度の成膜温度で堆積した後、フォトレジストをマスクにしたエッチングでこれらの膜をパターニングして同時に形成する。
【００１７】
次に、図５に示すように、ｐ型ウエル３にｎ型不純物（Ｐ）をイオン注入し、ｎ型ウエル４にｐ型不純物（Ｂ）をイオン注入する。後の工程で行うアニールにより、このｎ型不純物（Ｐ）でメモリセル選択用ＭＩＳＦＥＴのｎ型半導体領域１１（ソース領域、ドレイン領域）と周辺回路のｎチャネル型ＭＩＳＦＥＴのｎ− 型半導体領域１２とが形成され、ｐ型不純物（Ｂ）で周辺回路のｐチャネル型ＭＩＳＦＥＴのｐ− 型半導体領域１４が形成される。
【００１８】
次に、図６に示すように、ゲート電極８Ａ（ワード線ＷＬ）とゲート電極８Ｂ、８Ｃのそれぞれの側壁にサイドウォールスペーサ１０を形成した後、周辺回路のｐ型ウエル３にｎ型不純物（Ｐ）をイオン注入し、ｎ型ウエル４にｐ型不純物（Ｂ）をイオン注入する。サイドウォールスペーサ１０は、プラズマＣＶＤ法を用いて半導体基板１上に膜厚１００ｎｍ程度の窒化シリコン膜を３６０℃程度の成膜温度で堆積した後、この窒化シリコン膜を異方性エッチングで加工して形成する。
【００１９】
次に、図７に示すように、半導体基板１を９００℃程度の窒素雰囲気中でアニールして前記ｎ型不純物（Ｐ）とｐ型不純物とを拡散させることにより、メモリセル選択用ＭＩＳＦＥＴのｎ型半導体領域１１（ソース領域、ドレイン領域）と、周辺回路のｎチャネル型ＭＩＳＦＥＴのｎ− 型半導体領域１２およびｎ＋ 型半導体領域１３と、ｐチャネル型ＭＩＳＦＥＴのｐ− 型半導体領域１４およびｐ＋ 型半導体領域１５とを形成する。周辺回路のｎチャネル型ＭＩＳＦＥＴのソース領域、ドレイン領域のそれぞれは、ｎ− 型半導体領域１２とｎ＋ 型半導体領域１３とからなるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ） 構造で構成され、ｐチャネル型ＭＩＳＦＥＴのソース領域、ドレイン領域のそれぞれは、ｐ− 型半導体領域１４とｐ＋ 型半導体領域１５とからなるＬＤＤ構造で構成される。
【００２０】
次に、図８に示すように、メモリセル選択用ＭＩＳＦＥＴ、周辺回路のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのそれぞれの上部にプラズマＣＶＤ法を用いて膜厚５００ｎｍ程度の酸化シリコン膜１６を３９０℃程度の成膜温度で堆積し、続いてこの酸化シリコン膜１６を化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ； ＣＭＰ）法で研磨してその表面を平坦化した後、フォトレジストをマスクにして酸化シリコン膜１６およびゲート酸化膜７をエッチングすることにより、メモリセル選択用ＭＩＳＦＥＴのｎ型半導体領域１１（ソース領域、ドレイン領域）の上部に接続孔１７、１８を形成し、周辺回路のｎチャネル型ＭＩＳＦＥＴのｎ＋ 型半導体領域１３（ソース領域、ドレイン領域）の上部に接続孔１９、２０を形成し、ｐチャネル型ＭＩＳＦＥＴのｐ＋ 型半導体領域１５（ソース領域、ドレイン領域）の上部に接続孔２１、２２を形成する。
【００２１】
このとき、メモリセル選択用ＭＩＳＦＥＴのゲート電極８Ａ（ワード線ＷＬ）の上部に形成された窒化シリコン膜９と側壁に形成された窒化シリコンのサイドウォールスペーサ１０は、僅かにエッチングされるだけなので、接続孔１７、１８が自己整合（セルフアライン）で形成される。同様に、周辺回路のｎチャネル型ＭＩＳＦＥＴのゲート電極８Ｂ、ｐチャネル型ＭＩＳＦＥＴのゲート電極８Ｃのそれぞれの上部に形成された窒化シリコン膜９と側壁に形成された窒化シリコンのサイドウォールスペーサ１０は、僅かにエッチングされるだけなので、接続孔１９〜２２が自己整合（セルフアライン）で形成される。
【００２２】
メモリセル選択用ＭＩＳＦＥＴ、周辺回路のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの上部に堆積する絶縁膜としては、上記酸化シリコン膜１６の他にも、例えばＣＶＤ法を用いて４５０℃程度の成膜温度で堆積したオゾン（Ｏ３）−ＢＰＳＧ（Ｂｏｒｏｎ−ｄｏｐｅｄ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜や、ＣＶＤ法を用いて４００℃程度の成膜温度で堆積したオゾン−ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｏｘｙ Ｓｉｌａｎｅ） などを使用することができる。これらの絶縁膜は、酸化シリコン膜１６と同じく、化学的機械研磨（ＣＭＰ）法でその表面を平坦化する。
【００２３】
次に、図９に示すように、接続孔１７〜２２の内部にチタンナイトライド（ＴｉＮ）とＷの積層膜で構成されたプラグ２３を埋め込む。このプラグ２３は、酸化シリコン膜１６の上部に基板とＷ膜との接着層となる膜厚５０ｎｍ程度のＴｉＮ膜をスパッタリング法を用いて堆積し、続いてＣＶＤ法を用いてこのＴｉＮ膜の上部に膜厚３００ｎｍ程度のＷ膜を４７５℃程度の成膜温度で堆積した後、このＷ膜とＴｉＮ膜とをエッチバックして形成する。
【００２４】
このとき、プラグ２３と基板のコンタクト抵抗を低減するために、接続孔１７〜２２の底部にＴｉシリサイド（ＴｉＳｉ２）層を形成してもよい。Ｔｉシリサイド層は、スパッタリング法を用いて酸化シリコン膜１６の上部に膜厚５０ｎｍ程度のＴｉ膜を堆積し、８００℃程度のアニールでこのＴｉ膜と接続孔１７〜２２の底部の基板とを反応させた後、酸化シリコン膜１６上に残った未反応のＴｉ膜をウェットエッチングで除去して形成する。その後、酸化シリコン膜１６の上部に堆積したＴｉＮ膜とＷ膜とをエッチバックしてプラグ２３を形成する。
【００２５】
次に、図１０に示すように、酸化シリコン膜１６の上部にビット線ＢＬ１，ＢＬ２ と周辺回路の配線２４Ａ、２４Ｂとを形成する。ビット線ＢＬ１，ＢＬ２ と配線２４Ａ、２４Ｂは、プラズマＣＶＤ法を用いて酸化シリコン膜１６の上部に膜厚３００ｎｍ程度のＷ膜を４７５℃程度の成膜温度で堆積し、続いてこのＷ膜の上部にＣＶＤ法を用いて膜厚２００ｎｍ程度の窒化シリコン膜２５を３６０℃程度の成膜温度で堆積した後、フォトレジストをマスクにしたエッチングでこれらの膜をパターニングして同時に形成する。
【００２６】
ビット線ＢＬ１ は、前記接続孔１７を通じてメモリセル選択用ＭＩＳＦＥＴのソース領域、ドレイン領域の一方（ｎ型半導体領域１１）と電気的に接続される。またビット線ＢＬ２ は、前記接続孔１９を通じて周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎのソース領域、ドレイン領域の一方（ｎ＋ 型半導体領域１３）と電気的に接続される。
【００２７】
周辺回路の配線２４Ａの一端は、接続孔２０を通じてｎチャネル型ＭＩＳＦＥＴのソース領域、ドレイン領域の他方（ｎ＋ 型半導体領域１３）と電気的に接続され、他端は接続孔２１を通じてｐチャネル型ＭＩＳＦＥＴのソース領域、ドレイン領域の一方（ｐ＋ 型半導体領域１５）と電気的に接続される。また配線２４Ｂは、接続孔２２を通じてｐチャネル型ＭＩＳＦＥＴのソース領域、ドレイン領域の他方（ｐ＋ 型半導体領域１５）と電気的に接続される。
【００２８】
次に、図１１に示すように、ビット線ＢＬ１，ＢＬ２ と配線２４Ａ、２４Ｂのそれぞれの側壁にサイドウォールスペーサ２６を形成する。サイドウォールスペーサ２６は、プラズマＣＶＤ法を用いて酸化シリコン膜１６の上部に膜厚１００ｎｍ程度の窒化シリコン膜を３６０℃程度の成膜温度で堆積した後、この窒化シリコン膜を異方性エッチングで加工して形成する。
【００２９】
次に、図１２に示すように、ビット線ＢＬ１，ＢＬ２ と配線２４Ａ、２４Ｂのそれぞれの上部にプラズマＣＶＤ法を用いて膜厚５００ｎｍ程度の酸化シリコン膜２７を３９０℃程度の成膜温度で堆積し、続いてこの酸化シリコン膜２７を化学的機械研磨（ＣＭＰ）法で研磨してその表面を平坦化した後、フォトレジストをマスクにして酸化シリコン膜２７をエッチングすることにより、メモリセル選択用ＭＩＳＦＥＴのｎ型半導体領域１１（ソース領域、ドレイン領域）の一方の上部に形成された前記接続孔１８の上部に接続孔２８を形成する。このとき、ビット線ＢＬ１ の上部に形成された窒化シリコン膜２５と側壁に形成された窒化シリコンのサイドウォールスペーサ２６は、僅かにエッチングされるだけなので、接続孔２８が自己整合（セルフアライン）で形成される。
【００３０】
ビット線ＢＬ１，ＢＬ２ および配線２４Ａ、２４Ｂの上部に堆積する絶縁膜としては、上記酸化シリコン膜２７の他にも、例えば前記のオゾン−ＢＰＳＧ膜やオゾン−ＴＥＯＳ膜、あるいはスピンオングラス（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ； ＳＯＧ）膜などを使用することができる。オゾン−ＢＰＳＧ膜やオゾン−ＴＥＯＳ膜を使用した場合は、酸化シリコン膜２７と同じく化学的機械研磨（ＣＭＰ）法でその表面を平坦化する。
【００３１】
次に、図１３に示すように、接続孔２８の内部にＷのプラグ３０を埋め込んだ後、接続孔２８の上部に情報蓄積用容量素子の蓄積電極（下部電極）３２を形成する。Ｗのプラグ３０は、ＣＶＤ法を用いて酸化シリコン膜２７の上部に膜厚３００ｎｍ程度のＷ膜を５００℃程度の成膜温度で堆積した後、このＷ膜をエッチバックして形成する。蓄積電極３２は、ＣＶＤ法を用いて酸化シリコン膜２７の上部に膜厚５００ｎｍ程度のＷ膜を４７５℃程度の成膜温度で堆積した後、フォトレジストをマスクにしたエッチングでこのＷ膜をパターニングして形成する。プラグ３０を構成するＷ膜は、接続孔２８の内部のカバレージを確保する必要があるので、蓄積電極３２を構成するＷ膜の成膜温度（４７５℃）よりも高い成膜温度（５００℃）で堆積する。
【００３２】
次に、図１４に示すように、蓄積電極３２の上部に情報蓄積用容量素子の容量絶縁膜３３とプレート電極（上部電極）３４とを形成する。容量絶縁膜３３とプレート電極３４は、ＣＶＤ法を用いて蓄積電極３２の上部に膜厚１５ｎｍ程度のＴａ２ Ｏ５ 膜を４００〜４８０℃程度の成膜温度で堆積した後、Ｔａ２ Ｏ５ 膜の上部にスパッタリング法で膜厚１５０ｎｍ程度のＴｉＮ膜を堆積し、フォトレジストをマスクにしたエッチングでこれらの膜をパターニングして同時に形成する。これにより、蓄積電極３２と容量絶縁膜３３とプレート電極３４とで構成されたメモリセルの情報蓄積用容量素子Ｃが形成される。
【００３３】
次に、図１５に示すように、プラズマＣＶＤ法を用いて情報蓄積用容量素子Ｃの上部に膜厚５００ｎｍ程度の酸化シリコン膜３５を３９０℃程度の成膜温度で堆積した後、フォトレジストをマスクにして酸化シリコン膜３５をエッチングすることにより、情報蓄積用容量素子Ｃのプレート電極３４の上部に接続孔３６を形成する。また同時に、酸化シリコン膜３５、酸化シリコン膜２７および窒化シリコン膜２５をエッチングすることにより、周辺回路の配線２４Ａの上部に接続孔３７を形成し、配線２４Ｂの上部に接続孔３８を形成する。情報蓄積用容量素子Ｃの上部に堆積する絶縁膜としては、上記酸化シリコン膜３５の他にも、例えば２層の酸化シリコン膜３５の間にスピンオングラス膜を介在させた３層の絶縁膜などを使用することができる。
【００３４】
次に、図１６に示すように、酸化シリコン膜３７の上部に配線３９Ａ、３９Ｂ、３９Ｃを形成する。配線３９Ａ、３９Ｂ、３９Ｃは、酸化シリコン膜３５の上部にスパッタリング法で膜厚５０ｎｍ程度のＴｉＮ膜、膜厚５００ｎｍ程度のＡｌ（アルミニウム）合金膜および膜厚１０ｎｍ程度のＴｉＮ膜を堆積した後、フォトレジストをマスクにしたエッチングでこれらの膜をパターニングして同時に形成する。以上の工程により、本実施の形態のＤＲＡＭが略完成する。
【００３５】
本実施の形態のＤＲＡＭの製造方法によれば、メモリセル選択用ＭＩＳＦＥＴ、周辺回路のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのそれぞれのソース領域、ドレイン領域を形成した後の工程で、配線用導電膜および絶縁膜を５００℃以下の温度で堆積することにより、高温熱処理による不純物の基板内への拡散が抑制され、ソース領域、ドレイン領域の浅接合化が実現できるので、ＤＲＡＭの高性能化を推進することができる。
【００３６】
本実施の形態のＤＲＡＭの製造方法によれば、すべての配線用導電膜をメタル材料（Ｗ、Ａｌ）またはメタル化合物材料（ＴｉＮ）で構成することにより、微細化に伴う配線抵抗を低減することができるので、ＤＲＡＭの高速化を推進することができる。配線用導電膜としては、本実施の形態で用いたもの以外にも、例えばＴｉ、銅（Ｃｕ）などを使用することができる。
【００３７】
（実施の形態２）
前記実施の形態１では、メモリセル選択用ＭＩＳＦＥＴのゲート電極８Ａ（ワード線ＷＬ）、周辺回路のｎチャネル型ＭＩＳＦＥＴのゲート電極８Ｂおよびｐチャネル型ＭＩＳＦＥＴのゲート電極８Ｃのそれぞれを４７５℃程度の成膜温度で堆積したＷ膜で構成したが、本実施の形態では、図１７に示すように、ゲート電極８Ａ（ワード線ＷＬ）およびゲート電極８Ｂ、８Ｃを多結晶シリコン膜とＴｉＮ膜とＷ膜の積層膜で構成する。
【００３８】
この場合は、まずＣＶＤ法を用いて膜厚２５０ｎｍ程度の多結晶シリコン膜を５４０℃程度の成膜温度で堆積した後、多結晶シリコン膜の上部に多結晶シリコン膜とＷ膜との接着層となる膜厚５０ｎｍ程度のＴｉＮ膜をスパッタリング法で堆積する。多結晶シリコン膜には１．５×１０２０ｃｍ−３程度のｎ型不純物（Ｐ）を添加する。
【００３９】
次に、ＴｉＮ膜の上部にＣＶＤ法を用いて膜厚１００ｎｍ程度のＷ膜を４７５℃程度の成膜温度で堆積し、続いてＷ膜の上部にプラズマＣＶＤ法を用いて膜厚２５０ｎｍ程度の窒化シリコン膜９を３６０℃程度の成膜温度で堆積した後、フォトレジストをマスクにしたエッチングで窒化シリコン膜９、Ｗ膜、ＴｉＮ膜および多結晶シリコン膜をパターニングし、ゲート電極８Ａ（ワード線ＷＬ）およびゲート電極８Ｂ、８Ｃを同時に形成する。それ以外の工程は、前記実施の形態１と同じである。
【００４０】
本実施の形態のＤＲＡＭの製造方法によれば、メモリセル選択用ＭＩＳＦＥＴ、周辺回路のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのそれぞれのソース領域、ドレイン領域を形成した後の工程で、配線用導電膜および絶縁膜を５００℃以下の温度で堆積することにより、ＤＲＡＭの高性能化を推進することができる。
【００４１】
本実施の形態のＤＲＡＭの製造方法によれば、すべての配線用導電膜をメタル材料またはメタル化合物材料を含んだ材料で構成することにより、前記実施の形態１と同様、ＤＲＡＭの高速化を推進することができる。
【００４２】
（実施の形態３）
本実施の形態のＤＲＡＭを製造するには、まず図１８に示すように、ｐ− 型の単結晶シリコンからなる半導体基板１の表面を熱酸化して薄い酸化シリコン膜４３を形成した後、ＣＶＤ法を用いて酸化シリコン膜４３上に窒化シリコン膜４４を堆積し、フォトレジストをマスクにして窒化シリコン膜４４をエッチングすることにより、素子分離領域の窒化シリコン膜４４を除去する。
【００４３】
次に、図１９に示すように、窒化シリコン膜４４をマスクにして素子分離領域の半導体基板１をエッチングすることにより、深さ０．３５μｍ程度の浅溝５２を形成し、次いでこの浅溝５２の内部に熱酸化法で膜厚１０μｍ程度の酸化シリコン膜５３を形成する。
【００４４】
次に、図２０に示すように、浅溝５２の内部に酸化シリコン膜５４を埋め込む。浅溝５２の内部に酸化シリコン膜５４を埋め込むには、ＣＶＤ法を用いて半導体基板１上に膜厚６００ｎｍ程度の酸化シリコン膜５４を堆積した後、化学的機械研磨（ＣＭＰ）法でこの酸化シリコン膜５４を研磨する。その後、半導体基板１上に残った窒化シリコン膜４４をエッチングで除去する。
【００４５】
次に、図２１に示すように、メモリアレイを形成する領域と周辺回路のｎチャネル型ＭＩＳＦＥＴを形成する領域の半導体基板１にｐ型不純物（Ｂ）をイオン注入してｐ型ウエル３を形成し、周辺回路のｐチャネル型ＭＩＳＦＥＴを形成する領域の半導体基板１にｎ型不純物（Ｐ）をイオン注入してｎ型ウエル４を形成する。このとき、ｎ型不純物、ｐ型不純物のそれぞれの分布のピークが浅溝５２の深さとほぼ一致するようにイオン注入を行うことにより、ｐ型ウエル３をｐ型チャネルストッパ層と兼用させ、ｎ型ウエル４をｎ型チャネルストッパ層と兼用させる。
【００４６】
次に、図２２に示すように、浅溝５２で囲まれたｐ型ウエル３、ｎ型ウエル４のそれぞれの活性領域の表面を８００℃程度の温度で熱酸化して膜厚８ｎｍ程度のゲート酸化膜７を形成する。これ以後の工程は、前記実施の形態１と同じである。
【００４７】
本実施の形態のＤＲＡＭの製造方法によれば、ｐ型ウエル３をｐ型チャネルストッパ層と兼用させ、ｎ型ウエル４をｎ型チャネルストッパ層と兼用させることにより、ｐ型チャネルストッパ層を形成するためのイオン注入とｎ型ウエル４を形成するためのイオン注入とが不要となるので、前記実施の形態１の製造方法と比べてＤＲＡＭの製造工程を簡略化することができる。
【００４８】
本実施の形態のＤＲＡＭの製造方法によれば、半導体基板１に形成した浅溝５２で素子分離を行うことにより、ＤＲＡＭの微細化を促進することができる。また、素子分離領域と活性領域との間の段差がなくなるため、半導体基板１上に堆積したゲート電極材料などの導電膜の膜厚が段差部で薄くなったりする不具合を防止することができる。
【００４９】
（実施の形態４）
本実施の形態のＤＲＡＭを製造するには、まず前記実施の形態１の製造方法に従って、メモリセル選択用ＭＩＳＦＥＴ、周辺回路のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを形成した後、それらの上部に酸化シリコン膜１６を堆積し、続いてこの酸化シリコン膜１６を化学的機械研磨（ＣＭＰ）法で研磨してその表面を平坦化した後、図２３に示すように、フォトレジストをマスクにして酸化シリコン膜１６およびゲート酸化膜７をエッチングすることにより、メモリセル選択用ＭＩＳＦＥＴのｎ型半導体領域１１（ソース領域、ドレイン領域）の上部に接続孔１７、１８を形成する。
【００５０】
次に、図２４に示すように、接続孔１７、１８の内部に多結晶シリコンのプラグ２９を埋め込む。このプラグ２９は、ＣＶＤ法を用いて酸化シリコン膜１６の上部に膜厚３００ｎｍ程度の多結晶シリコン膜を５４０℃程度の成膜温度で堆積した後、この多結晶シリコン膜をエッチバックして形成する。この多結晶シリコン膜にはｎ型不純物（Ｐ）を添加する。
【００５１】
次に、図２５に示すように、多結晶シリコンのプラグ２９の表面にＴｉシリサイド層３１を形成する。Ｔｉシリサイド層３１は、接続孔１７、１８の内部に多結晶シリコンのプラグ２９を埋め込んだ直後に、スパッタリング法を用いて酸化シリコン膜１６の上部に膜厚５０ｎｍ程度のＴｉ膜を堆積し、８００℃程度のアニールでこのＴｉ膜と多結晶シリコン（プラグ２９）とを反応させた後、酸化シリコン膜１６の上部に残った未反応のＴｉ膜をウェットエッチングで除去して形成する。
【００５２】
次に、図２６に示すように、プラズマＣＶＤ法を用いて酸化シリコン膜１６の上部に膜厚５０ｎｍ程度の酸化シリコン膜４５を３６０℃程度の成膜温度で堆積した後、フォトレジストをマスクにして酸化シリコン膜４５、酸化シリコン膜１６およびゲート酸化膜７をエッチングすることにより、周辺回路のｎチャネル型ＭＩＳＦＥＴのｎ＋ 型半導体領域１３（ソース領域、ドレイン領域）の上部に接続孔１９、２０を形成し、ｐチャネル型ＭＩＳＦＥＴのｐ＋ 型半導体領域１５（ソース領域、ドレイン領域）の上部に接続孔２１、２２を形成する。またこのとき、メモリセル選択用ＭＩＳＦＥＴのｎ型半導体領域１１（ソース領域、ドレイン領域）の一方の上部に形成された前記接続孔１７の上部の酸化シリコン膜４５を除去する。
【００５３】
次に、図２７に示すように、前記実施の形態１の方法に従って周辺回路の接続孔１９〜２２の内部にＴｉＮとＷの積層膜で構成されたプラグ２３を埋め込んだ後、図２８に示すように、酸化シリコン膜４５の上部にビット線ＢＬ１，ＢＬ２ と周辺回路の配線２４Ａ、２４Ｂを形成し、次いでビット線ＢＬ１，ＢＬ２ と配線２４Ａ、２４Ｂのそれぞれの側壁にサイドウォールスペーサ２６を形成する。
【００５４】
次に、図２９に示すように、前記実施の形態１の方法に従ってビット線ＢＬ１，ＢＬ２ と配線２４Ａ、２４Ｂのそれぞれの上部に酸化シリコン膜２７を堆積し、次いでその表面を化学的機械研磨（ＣＭＰ）法で研磨して平坦化した後、フォトレジストをマスクにして酸化シリコン膜２７をエッチングすることにより、メモリセル選択用ＭＩＳＦＥＴのｎ型半導体領域１１（ソース領域、ドレイン領域）の一方の上部に形成された前記接続孔１８の上部に自己整合（セルフアライン）で接続孔２８を形成する。
【００５５】
次に、図３０に示すように、接続孔２８の底部に露出した前記Ｔｉシリサイド層３０の表面の異物をＡｒ（アルゴン）などを用いたスパッタエッチングで除去した後、前記実施の形態１の方法に従って接続孔２８の内部に多結晶シリコンあるいはＷのプラグ３０を埋め込む。このとき、多結晶シリコンのプラグ２９の表面にＴｉシリサイド層３１が形成されていない場合には、接続孔２８の内部にプラグ３０を埋め込む際にプラグ２９（多結晶シリコン）の表面が酸化されるので、コンタクト抵抗が増加する。このとき、プラグ２９（多結晶シリコン）の表面の酸化膜を除去するためのウェットエッチングを行うと、接続孔２８の底部や側壁の絶縁膜がサイドエッチングされるので、接続孔１８、２８の形状不良を引き起こす。
【００５６】
本実施の形態のＤＲＡＭの製造方法によれば、接続孔１８の内部に埋め込まれた前記多結晶シリコンのプラグ２９の表面にＴｉシリサイド層３１を形成してプラグ２９（多結晶シリコン）の表面の酸化を防いでいるので、上記のような問題は生じない。すなわち、接続孔２８の内部に埋め込むプラグ３０の材料が多結晶シリコンの場合は、ウェットエッチングを行わなくともコンタクト抵抗を低減することができる。また、プラグ３０の材料がＷなどのメタル材料の場合は、Ｔｉシリサイド層３１の表面の異物をＡｒスパッタなどで除去するだけでコンタクト抵抗を低減することができる。
【００５７】
プラグ２９（多結晶シリコン）の表面の酸化を防止する対策として、接続孔１７、１８の内部に多結晶シリコンのプラグ２９を埋め込んだ直後に、プラグ２９の表面にＴｉなどのメタル膜を選択成長させてもよい。
【００５８】
次に、図３１に示すように、前記実施の形態１の方法に従って接続孔２８の上部に情報蓄積用容量素子Ｃを形成し、次いで情報蓄積用容量素子Ｃの上部に酸化シリコン膜３５を堆積した後、フォトレジストをマスクにして酸化シリコン膜３５をエッチングすることにより、情報蓄積用容量素子Ｃのプレート電極３４の上部に接続孔３６を形成する。また同時に、酸化シリコン膜３５および酸化シリコン膜２７をエッチングすることにより、周辺回路の配線２４Ａの上部に接続孔３７を形成し、配線２４Ｂの上部に接続孔３８を形成する。
【００５９】
次に、図３２に示すように、接続孔３５、３６、３７の内部にＴｉＮのプラグ５５を埋め込む。ＴｉＮのプラグ５５は、スパッタリング法およびＣＶＤ法を用いて酸化シリコン膜３５の上部にＴｉＮ膜を堆積した後、このＴｉＮ膜をエッチバックして形成する。
【００６０】
プラグ５５の材料にＴｉＮとＷの積層膜を用いる場合は、酸化シリコン膜３５の上部にＴｉＮ膜とＷ膜を堆積した後、これらの膜をエッチバックする。この場合は、ＴｉＮとＷのエッチングレートに差があるので、酸化シリコン膜３５上のＴｉＮ膜を完全に除去しようとすると、接続孔３５、３６、３７の内部に埋め込まれたＷの表面が大きく削られる。そのため、酸化シリコン膜３５の上部にＡｌ配線を形成すると、接続孔３５、３６、３７の上部でＡｌ配線が断線する虞れがある。他方、酸化シリコン膜３５上のＴｉＮ膜を完全にエッチングせずに残した場合は、その上部にＡｌ配線を形成した際、ＴｉＮとＡｌの界面で膜剥がれが生じる虞れがある。
【００６１】
本実施の形態のＤＲＡＭの製造方法によれば、接続孔３５、３６、３７の内部に埋め込むプラグ材料をＴｉＮの単層とすることにより、上記した不具合を回避することができる。
【００６２】
次に、図３３に示すように、酸化シリコン膜３５の上部に配線３９Ａ、３９Ｂ、３９Ｃを形成する。配線３９Ａ、３９Ｂ、３９Ｃは、酸化シリコン膜３５の上部にスパッタリング法で膜厚５００ｎｍ程度のＡｌ合金膜および膜厚１０ｎｍ程度のＴｉＮ膜を堆積した後、フォトレジストをマスクにしたエッチングでこれらの膜をパターニングして形成する。以上の工程により、本実施の形態のＤＲＡＭが略完成する。
【００６３】
（実施の形態５）
本実施の形態のＤＲＡＭは、情報蓄積用容量素子Ｃのプレート電極３４を構成する導電材（ＴｉＮ）を周辺回路の配線材料として用い、プレート電極３４と周辺回路の配線を同一工程で形成する。
【００６４】
このＤＲＡＭを製造するには、図３４に示すように、前記実施の形態１の製造方法に従って、ビット線ＢＬ１，ＢＬ２ と周辺回路の配線２４Ａ、２４Ｂの上部に堆積した酸化シリコン膜２７の上部に情報蓄積用容量素子の蓄積電極３２を形成した後、図３５に示すように、蓄積電極３２の上部に堆積したＴａ２ Ｏ５ 膜とＴｉＮ膜とをパターニングすることにより、情報蓄積用容量素子Ｃの容量絶縁膜３３とプレート電極３４とを形成し、同時に周辺回路の配線５６、５７を形成する。
【００６５】
容量絶縁膜であるＴａ２ Ｏ５ 膜とその上部に堆積したＴｉＮ膜との積層膜で構成された配線５６、５７は、接続孔を通じて下層の配線と直接には接続できない。この場合、Ｔａ２ Ｏ５ 膜を堆積した後に周辺回路のＴａ２ Ｏ５ 膜をエッチングで除去してからＴｉＮ膜を堆積すれば、下層の配線と直接に接続できるが、工程が増加する。また、Ｔａ２ Ｏ５ 膜の一部をエッチングするので、容量絶縁膜の信頼性が低下する虞れもある。そこで本実施の形態では、以下の方法で配線５６、５７と下層の配線を接続する。
【００６６】
まず図３６に示すように、情報蓄積用容量素子Ｃおよび配線５６、５７の上部に酸化シリコン膜３５を堆積した後、フォトレジストをマスクにして酸化シリコン膜３５をエッチングすることにより、情報蓄積用容量素子Ｃのプレート電極３４の上部に接続孔３６を形成する。また同時に、配線５６、５７が形成された領域の酸化シリコン膜３５、酸化シリコン膜２７および窒化シリコン膜２５をエッチングして周辺回路の配線２４Ａの上部に接続孔３７を形成し、配線２４Ｂの上部に接続孔３８を形成する。このとき、接続孔３７の内部に配線５６の一端が露出し、接続孔３８の内部に配線５７の一端が露出する。
【００６７】
次に、図３７に示すように、接続孔３５、３６、３７の内部にＴｉＮのプラグ５５を埋め込んだ後、酸化シリコン膜３５の上部に配線３９Ａ、３９Ｂ、３９Ｃ、３９Ｄを形成する。これにより、周辺回路の配線５６は配線３９Ｃを介して下層の配線２４Ａと接続され、配線５７は配線３９Ｄを介して下層の配線２４Ｂと接続される。
【００６８】
本実施の形態のＤＲＡＭの製造方法によれば、情報蓄積用容量素子Ｃのプレート電極材料（ＴｉＮ）を周辺回路の配線材料と共用することにより、周辺回路の配線層を増やして配線設計の自由度を向上させることができる。
【００６９】
本実施の形態のＤＲＡＭの製造方法によれば、ＤＲＡＭの製造工程を増やすことなく、周辺回路の配線層を増やすことができる。
【００７０】
（実施の形態６）
前記実施の形態５のＤＲＡＭの製造方法では、周辺回路の配線５６、５７を形成した領域の酸化シリコン膜３５、酸化シリコン膜２７および窒化シリコン膜２５をエッチングして配線２４Ａの上部に接続孔３７を形成し、配線２４Ｂの上部に接続孔３８を形成することにより、接続孔３７の内部に配線５６の一端を露出させ、接続孔３８の内部に配線５７の一端を露出させる（図３６参照）。このとき、絶縁膜（酸化シリコン膜、窒化シリコン膜）に対する配線材料（ＴｉＮ）のエッチング選択比が小さいと、プレート電極３４や配線５６、５７がエッチングされて膜厚が薄くなる虞れがある。そこで本実施の形態では、以下の方法で配線５６、５７と下層の配線を接続する。
【００７１】
まず図３８に示すように、蓄積電極３２の上部に堆積したＴａ２ Ｏ５ 膜とＴｉＮ膜と第３の膜（高選択比膜５８）をパターニングすることにより、情報蓄積用容量素子Ｃの容量絶縁膜３３とプレート電極３４とを形成し、同時に周辺回路の配線５６、５７を形成する。高選択比膜５８は、酸化シリコン膜や窒化シリコン膜に対するエッチング選択比が大きい材料であれば、絶縁膜であっても導電膜であってもよい。
【００７２】
次に、図３９に示すように、情報蓄積用容量素子Ｃおよび配線５６、５７の上部に堆積した酸化シリコン膜３５をフォトレジストをマスクにしてエッチングすることにより、情報蓄積用容量素子Ｃのプレート電極３４の上部に接続孔３６を形成する。また同時に、配線５６、５７が形成された領域の酸化シリコン膜３５、酸化シリコン膜２７および窒化シリコン膜２５をエッチングして周辺回路の配線２４Ａの上部に接続孔３７を形成し、配線２４Ｂの上部に接続孔３８を形成する。このとき、プレート電極３４の上部と配線５６、５７の上部は高選択比膜５８で覆われているので、プレート電極３４や配線５６、５７がエッチングされて膜厚が薄くなることはない。
【００７３】
次に、図４０に示すように、エッチングの最終段階でプレート電極３４の上部と配線５６、５７の上部を覆っている高選択比膜５８をエッチングすることにより、接続孔３７の内部に配線５６の一端が露出し、接続孔３８の内部に配線５７の一端が露出する。その後は、前記実施の形態５の方法に従って酸化シリコン膜３５の上部に配線３９Ａ、３９Ｂ、３９Ｃ、３９Ｄを形成する。
【００７４】
本実施の形態のＤＲＡＭの製造方法によれば、接続孔（３６、３７、３８）を形成する工程でプレート電極３４および配線５６、５７がエッチングされて膜厚が薄くなる不具合を確実に防止することができる。
【００７５】
周辺回路の配線５６、５７と下層の配線との接続は、次のような方法で行ってもよい。
【００７６】
まず、図４１に示すように、蓄積電極３２の上部に堆積したＴａ２ Ｏ５ 膜とＴｉＮ膜と高選択比膜５８とをパターニングして情報蓄積用容量素子Ｃの容量絶縁膜３３とプレート電極３４とを形成し、同時に周辺回路の配線５６、５７を形成する。
【００７７】
次に、図４２に示すように、フォトレジスト５９をマスクにして配線５６、５７が形成された領域の酸化シリコン膜３５、酸化シリコン膜２７および窒化シリコン膜２５をエッチングして周辺回路の配線２４Ａの上部に接続孔３７を形成し、配線２４Ｂの上部に接続孔３８を形成する。このとき、配線５６、５７の上部を覆う高選択比膜５８がエッチングストッパとなるので、配線５６、５７がエッチングされて膜厚が薄くなることはない。
【００７８】
次に、図４３に示すように、エッチングの最終段階で配線５６、５７の上部を覆っている高選択比膜５８をエッチングすることにより、接続孔３７の内部に配線５６の一端を露出され、接続孔３８の内部に配線５７の一端を露出させる。
【００７９】
その後、図４４に示すように、酸化シリコン膜２７の上部に堆積した導電膜をパターニングして接続孔３７の上部に配線６０を形成し、接続孔３８の上部に配線６１を形成する。これにより、周辺回路の配線５６は配線６０を介して下層の配線２４Ａと接続され、配線５７は配線６１を介して下層の配線２４Ｂと接続される。
【００８０】
周辺回路の配線５６、５７と下層の配線との接続は、次のような方法で行ってもよい。
【００８１】
まず、図４５に示すように、蓄積電極３２の上部に堆積したＴａ２ Ｏ５ 膜とＴｉＮ膜と高選択比膜５８とをパターニングして情報蓄積用容量素子Ｃの容量絶縁膜３３とプレート電極３４とを形成し、同時に周辺回路の配線５６、５７を形成した後、情報蓄積用容量素子Ｃおよび配線５６、５７の上部に堆積した酸化シリコン膜３５をフォトレジストをマスクにしてエッチングすることにより、情報蓄積用容量素子Ｃのプレート電極３４の上部に接続孔３６を形成し、配線５６の上部に接続孔３７を形成する。また同時に、配線５７が形成された領域の酸化シリコン膜３５、酸化シリコン膜２７および窒化シリコン膜２５をエッチングして周辺回路の配線２４Ｂの上部に接続孔３８を形成する。このとき、プレート電極３４の上部と配線５６、５７の上部は高選択比膜５８で覆われているので、プレート電極３４や配線５６、５７がエッチングされて膜厚が薄くなることはない。
【００８２】
次に、図４６に示すように、エッチングの最終段階で配線５６、５７の上部を覆っている高選択比膜５８をエッチングすることにより、接続孔３７の内部に配線５６の一部を露出され、接続孔３８の内部に配線５７の一端を露出させる。
【００８３】
次に、図４７に示すように、接続孔３５、３６、３７の内部にＴｉＮのプラグ５５を埋め込んだ後、酸化シリコン膜３５の上部に配線３９Ａ、３９Ｂ、３９Ｃを形成する。これにより、周辺回路の配線５６は、配線３９Ｃおよび配線５７を介して下層の配線２４Ｂと接続される。
【００８４】
（実施の形態７）
本実施の形態は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ） ＦＥＴの製造方法に適用したものである。
【００８５】
まず図４８に示すように、半導体基板１の表面に膜厚４００ｎｍ程度のフィールド酸化膜２を形成する。フィールド酸化膜２は、窒化シリコン膜をマスクにして半導体基板１を１０００℃程度の温度でアニールして形成する。
【００８６】
続いて、ｐチャネル型ＭＩＳＦＥＴを形成する領域の半導体基板１の表面をフォトレジスト７０で覆い、ｎチャネル型ＭＩＳＦＥＴを形成する領域の半導体基板１にｐ型不純物（Ｂ）をイオン注入してｐ型ウエル３を形成する。
【００８７】
次に、フォトレジスト７０を除去し、半導体基板１をアニールして上記ｐ型不純物のイオン注入による結晶欠陥を回復させた後、図４９に示すように、半導体基板１の全面にｐ型不純物（Ｂ）をイオン注入し、ｎチャネル型ＭＩＳＦＥＴのチャネル領域７２を形成する。このとき、ｐチャネル型ＭＩＳＦＥＴを形成する領域の半導体基板１にもｐ型不純物（Ｂ）がイオン注入される。
【００８８】
次に、図５０に示すように、ｐ型ウエル３をフォトレジスト７１で覆い、ｐチャネル型ＭＩＳＦＥＴを形成する領域の半導体基板１にｎ型不純物（Ｐ）を２回イオン注入してｎ型ウエル４を形成する。この２回のイオン注入の一方は、デバイス特性を向上させるためのもので、比較的低いエネルギーで不純物を注入する。またもう一方は、素子分離とウエル抵抗の低減とを兼ねたもので、比較的高いエネルギーで不純物を注入する。
【００８９】
次に、図５１に示すように、ｎ型ウエル４にｎ型不純物（Ｐ）をイオン注入することにより、ｐチャネル型ＭＩＳＦＥＴのチャネル領域７３を形成すると共に、前記ｎチャネル型ＭＩＳＦＥＴのチャネル領域を形成する工程でイオン注入されたｐ型不純物を補償する。
【００９０】
なお、上記の方法では、ｐ型ウエル３を形成した後、フォトレジスト７０を除去し、次いで半導体基板１をアニールしてｐ型不純物のイオン注入による結晶結果を回復させたが、このアニールを省略し、フォトレジスト７０を残したままｐ型ウエル３にｐ型不純物をイオン注入することによって、ｎチャネル型ＭＩＳＦＥＴのチャネル領域７２を形成してもよい。
【００９１】
次に、フォトレジスト７１を除去した後、図５２に示すように、ｐ型ウエル３、ｎ型ウエル４のそれぞれの活性領域の表面に熱酸化法でゲート酸化膜７を形成し、次いでこのゲート酸化膜７の上部にｎチャネル型ＭＩＳＦＥＴのゲート電極８Ｂおよびｐチャネル型ＭＩＳＦＥＴのゲート電極８Ｃを形成する。
【００９２】
これ以後の工程は、図５３に示すフローに従って行う。すなわち、ソース領域、ドレイン領域を形成するための不純物の活性化処理は９００℃程度の温度で行う。また、第１層目の配線とソース領域、ドレイン領域のコンタクト抵抗を低減するために接続孔の底部にＴｉシリサイドなどを形成する処理は８００℃で行い、それ以降の配線用導電膜および絶縁膜の堆積は４５０℃以下で行う。
【００９３】
また、前記実施の形態３のように、浅溝で素子分離を行う場合は、図５４に示すフローに従って行う。すなわち、ソース領域、ドレイン領域を形成するための不純物の活性化処理は９００℃程度の温度で行う。また、第１層目の配線とソース領域、ドレイン領域のコンタクト抵抗を低減するために接続孔の底部にＴｉシリサイドなどを形成する処理は８００℃で行い、それ以降の配線用導電膜および絶縁膜の堆積は４５０℃以下で行う。
【００９４】
本実施の形態のＣＭＯＳＦＥＴの製造方法によれば、ｐ型ウエルとｎチャネル型ＭＩＳＦＥＴのチャネル領域の形成およびｎ型ウエルとｐチャネル型ＭＩＳＦＥＴのチャネル領域の形成を合計２回のフォトレジスト工程で行うことができるので、ＣＭＯＳ・ＬＳＩの製造工程を低減することができる。
【００９５】
本実施の形態のＣＭＯＳＦＥＴの製造方法によれば、工程を経るに従い熱処理温度の上限を下げることにより、高温熱処理による不純物の基板内への拡散が抑制され、ソース領域、ドレイン領域の浅接合化が実現できるので、ＣＭＯＳ・ＬＳＩの高性能化を推進することができる。
【００９６】
（実施の形態８）
本実施の形態のＣＭＯＳＦＥＴの製造方法は、まず図５５に示すように、前記実施の形態７の製造方法に従ってｐ型ウエル３のゲート酸化膜７にｎチャネル型ＭＩＳＦＥＴのゲート電極８Ｂを形成し、ｎ型ウエル４のゲート酸化膜７上にｐチャネル型ＭＩＳＦＥＴのゲート電極８Ｃを形成する。
【００９７】
次に、図５６に示すように、ｎ型ウエル４の表面をフォトレジスト７４で覆い、ｐ型ウエル３にＰとＡｓをイオン注入する。このとき、ＰをＡｓよりも深く、かつ少ないドーズ量でイオン注入する。あるいはＰを斜め方向からイオン注入してもよい。
【００９８】
次に、フォトレジスト７４を除去した後、図５７に示すように、ｐ型ウエル３の表面をフォトレジスト７５で覆い、ｎ型ウエル４にＢをイオン注入する。
【００９９】
次に、フォトレジスト７５を除去した後、図５８に示すように、不純物活性化のアニールを行い、ｎチャネル型ＭＩＳＦＥＴのソース領域、ドレイン領域とｐチャネル型ＭＩＳＦＥＴのソース領域、ドレイン領域とを形成する。ｎチャネル型ＭＩＳＦＥＴのソース領域、ドレイン領域は、Ａｓの拡散によって形成される高不純物濃度のｎ＋ 型半導体領域７６の周囲および底部がＰの拡散によって形成される低不純物濃度のｎ− 型半導体領域７７で囲まれた２重拡散ドレイン（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ） 構造で構成され、ｐチャネル型ＭＩＳＦＥＴのソース領域、ドレイン領域はｐ型半導体領域７８からなるシングルドレイン構造で構成される。
【０１００】
本実施の形態のＣＭＯＳＦＥＴの製造方法によれば、２重拡散ドレイン構造で構成されたｎチャネル型ＭＩＳＦＥＴのソース領域、ドレイン領域とシングルドレイン構造で構成されたｐチャネル型ＭＩＳＦＥＴのソース領域、ドレイン領域を合計３回のイオン注入で形成することができるので、ＣＭＯＳ・ＬＳＩの製造工程を簡略化することができる。また、ｎチャネル型ＭＩＳＦＥＴのソース領域、ドレイン領域を２重拡散ドレイン構造で構成することにより、ドレイン領域端部の高電界を緩和することができるので、ゲート長を微細化した場合に問題となるｎチャネル型ＭＩＳＦＥＴのホットエレクトロン効果を抑制することができる。
【０１０１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０２】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１０３】
本発明の製造方法によれば、ＭＩＳＦＥＴを形成した後の工程で半導体基板上に堆積するすべての導電膜を５００℃以下の温度で堆積することにより、熱処理工程を低減して浅接合のＭＩＳＦＥＴを形成することができる。
【０１０４】
本発明の製造方法によれば、ＭＩＳＦＥＴを形成した後の工程で半導体基板上に堆積するすべての絶縁膜を５００℃以下の温度で堆積することにより、熱処理工程を低減して浅接合のＭＩＳＦＥＴを形成することができる。
【０１０５】
本発明の製造方法によれば、すべての導電膜をメタルまたはメタル化合物で構成することにより、配線抵抗を低減することができる。
【０１０６】
本発明の製造方法によれば、ＭＩＳＦＥＴを有する半導体集積回路装置の製造プロセスを簡略化することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の実施の形態２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の実施の形態３である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の実施の形態３である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の実施の形態３である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の実施の形態３である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の実施の形態３である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の実施の形態４である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２４】本発明の実施の形態４である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２５】本発明の実施の形態４である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２６】本発明の実施の形態４である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２７】本発明の実施の形態４である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２８】本発明の実施の形態４である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２９】本発明の実施の形態４である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３０】本発明の実施の形態４である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。Ｐの拡散定数とアニール時間との関係を示すグラフである。
【図３１】本発明の実施の形態４である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３２】本発明の実施の形態４である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３３】本発明の実施の形態４である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３４】本発明の実施の形態５である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３５】本発明の実施の形態５である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３６】本発明の実施の形態５である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３７】本発明の実施の形態５である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３８】本発明の実施の形態６である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３９】本発明の実施の形態６である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４０】本発明の実施の形態６である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４１】本発明の実施の形態６である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４２】本発明の実施の形態６である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４３】本発明の実施の形態６である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４４】本発明の実施の形態６である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４５】本発明の実施の形態６である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４６】本発明の実施の形態６である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４７】本発明の実施の形態６である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４８】本発明の実施の形態７である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４９】本発明の実施の形態７である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５０】本発明の実施の形態７である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５１】本発明の実施の形態７である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５２】本発明の実施の形態７である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５３】本発明の実施の形態７である半導体集積回路装置の製造方法を示すフロー図である。
【図５４】本発明の実施の形態７である半導体集積回路装置の製造方法を示すフロー図である。
【図５５】本発明の実施の形態８である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５６】本発明の実施の形態８である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５７】本発明の実施の形態８である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５８】本発明の実施の形態８である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【符号の説明】
１ 半導体基板
２ フィールド酸化膜
３ ｐ型ウエル
４ ｎ型ウエル
５ ｐ型チャネルストッパ層
６ ｎ型チャネルストッパ層
７ ゲート酸化膜
８Ａ、８Ｂ、８Ｃ ゲート電極
９ 窒化シリコン膜
１０ サイドウォールスペーサ
１１ ｎ型半導体領域
１２ ｎ− 型半導体領域
１３ ｎ＋ 型半導体領域
１４ ｐ− 型半導体領域
１５ ｐ＋ 型半導体領域
１６ 酸化シリコン膜
１７ 接続孔
１８ 接続孔
１９ 接続孔
２０ 接続孔
２１ 接続孔
２２ 接続孔
２３ プラグ
２４Ａ、２４Ｂ 配線
２５ 窒化シリコン膜
２６ サイドウォールスペーサ
２７ 酸化シリコン膜
２８ 接続孔
２９ プラグ
３０ プラグ
３１ Ｔｉシリサイド層
３２ 蓄積電極（下部電極）
３３ 容量絶縁膜
３４ プレート電極（上部電極）
３５ 酸化シリコン膜
３６ 接続孔
３７ 接続孔
３８ 接続孔
３９Ａ、３９Ｂ、３９Ｃ、３９Ｄ 配線
４３ 酸化シリコン膜
４４ 窒化シリコン膜
４５ 酸化シリコン膜
５０ 酸化シリコン膜
５１ 窒化シリコン膜
５２ 浅溝
５３ 酸化シリコン膜
５４ 酸化シリコン膜
５５ プラグ
５６ 配線
５７ 配線
５８ 高選択比膜
５９ フォトレジスト
６０ 配線
６１ 配線
７０ フォトレジスト
７１ フォトレジスト
７２ チャネル領域
７３ チャネル領域
７４ フォトレジスト
７５ フォトレジスト
７６ ｎ＋ 型半導体領域
７７ ｎ− 型半導体領域
７８ ｐ型半導体領域
Ｃ 情報蓄積用容量素子
ＢＬ１，ＢＬ２ ビット線
ＷＬ ワード線

Claims (8)

  1. 半導体基体の一主面に設けたメモリセルを含む第１領域と、前記メモリセル以外の回路を含む第２領域とを有する半導体集積回路装置において、
    前記第１領域には、複数の第１半導体領域と、前記第１半導体領域間に形成されたゲート電極とをそれぞれ有する複数のＭＩＳＦＥＴが形成され、前記第２領域には、複数の第２半導体領域が形成され、
    前記半導体基体上には、前記第１および第２領域を覆うように第１絶縁膜が形成され、
    前記第１領域に形成された前記第１半導体領域上の前記第１絶縁膜と、前記第２領域に形成された前記第２半導体領域上の前記第１絶縁膜には、メタルまたはメタル化合物からなる第１プラグが埋め込まれた複数の第１開口部がそれぞれ形成され、
    前記第１領域の前記第１絶縁膜上には、前記第１プラグを介して前記ＭＩＳＦＥＴの前記第１半導体領域の１つに電気的に接続されたメタルまたはメタル化合物からなる第１細片が形成され、
    前記第２領域の前記第１絶縁膜上には、前記第１プラグの１つを介して前記第２半導体領域の１つに電気的に接続されると共に、前記第１プラグの他の１つを介して前記第２半導体領域の他の１つに電気的に接続されたメタルまたはメタル化合物からなる第２細片が形成され、
    前記第１絶縁膜と前記第１および第２細片のそれぞれの上部には、第２絶縁膜が形成され、
    前記第１領域に形成された前記第２絶縁膜には、前記第１プラグを介して前記ＭＩＳＦＥＴの前記第１半導体領域の他の１つに電気的に接続されたメタルまたはメタル化合物からなる第２プラグが埋め込まれた複数の第２開口部が形成され、
    前記第１領域に形成された前記第２絶縁膜の上部には、前記第２プラグに電気的に接続されたメタルまたはメタル化合物からなる第３細片が形成され、
    前記第１領域に形成された前記第１プラグの一部は、前記ＭＩＳＦＥＴの前記第１半導体領域の１つと、前記第１半導体領域の１つに電気的に接続された前記第２プラグのそれぞれに電気的に直接接続されており、
    前記第２領域に形成された前記第１プラグは、前記第２半導体領域と、前記第２半導体領域に電気的に接続された前記第２細片のそれぞれに電気的に直接接続されていることを特徴とする半導体集積回路装置。
  2. 前記第１プラグは、タングステン膜からなることを特徴とする請求項１記載の半導体集積回路装置。
  3. 前記第１プラグは、窒化チタン膜とタングステン膜との積層膜からなることを特徴とする請求項１記載の半導体集積回路装置。
  4. 前記第２領域に形成された前記第２半導体領域の一部は、第１導電型の半導体領域からなり、前記第２半導体領域の他の一部は、第２導電型の半導体領域からなることを特徴とする請求項１記載の半導体集積回路装置。
  5. 前記第２プラグは、タングステン膜からなることを特徴とする請求項４記載の半導体集積回路装置。
  6. 半導体基体の一主面に設けたメモリセルを含む第１領域と、前記メモリセル以外の回路を含む第２領域とを有する半導体集積回路装置において、
    前記第１領域には、複数の第１導電型第１半導体領域と、前記第１半導体領域間に形成されたゲート電極とをそれぞれ有する複数のＭＩＳＦＥＴが形成され、
    前記第２領域には、複数の第１導電型第２半導体領域と複数の第２導電型第３半導体領域とがそれぞれ形成され、
    前記半導体基体上には、前記第１および第２領域を覆うように第１絶縁膜が形成され、
    前記第１領域に形成された前記第１半導体領域上の前記第１絶縁膜と、前記第２領域に形成された前記第２半導体領域上の前記第１絶縁膜には、メタルまたはメタル化合物からなる第１プラグが埋め込まれた複数の第１開口部がそれぞれ形成され、
    前記第１領域の前記第１絶縁膜上には、前記第１プラグを介して前記ＭＩＳＦＥＴの前記第１半導体領域の１つに電気的に接続されたメタルまたはメタル化合物からなる第１細片が形成され、
    前記第２領域の前記第１絶縁膜上には、前記第１プラグの１つを介して前記第２半導体領域に電気的に接続されると共に、前記第１プラグの他の１つを介して前記第３半導体領域に電気的に接続されたメタルまたはメタル化合物からなる第２細片が形成され、
    前記第１絶縁膜と前記第１および第２細片のそれぞれの上部には、第２絶縁膜が形成され、
    前記第１領域に形成された前記第２絶縁膜には、前記第１プラグを介して前記ＭＩＳＦＥＴの前記第１半導体領域の他の１つに電気的に接続されたメタルまたはメタル化合物からなる第２プラグが埋め込まれた複数の第２開口部が形成され、
    前記第１領域に形成された前記第２絶縁膜の上部には、前記第２プラグに電気的に接続されたメタルまたはメタル化合物からなる第３細片が形成され、
    前記第１領域に形成された前記第１プラグの一部は、前記ＭＩＳＦＥＴの前記第１半導体領域の１つと、前記第１半導体領域の１つに電気的に接続された前記第２プラグのそれぞれに電気的に直接接続され、
    前記第２領域に形成された前記第１プラグの１つは、前記第２半導体領域と、前記第２半導体領域に電気的に接続された前記第２細片のそれぞれに電気的に直接接続され、
    前記第２領域に形成された前記第１プラグの他の１つは、前記第３半導体領域と、前記第３半導体領域に電気的に接続された前記第２細片のそれぞれに電気的に直接接続されていることを特徴とする半導体集積回路装置。
  7. 前記第１プラグは、窒化チタン膜とタングステン膜との積層膜からなることを特徴とする請求項６記載の半導体集積回路装置。
  8. 前記第２プラグは、タングステン膜からなることを特徴とする請求項６記載の半導体集積回路装置。
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