JPH11175019A

JPH11175019A - 表示装置の駆動回路及び駆動方法

Info

Publication number: JPH11175019A
Application number: JP34287897A
Authority: JP
Inventors: Makoto Kitagawa; 誠北川; Mitsugi Kobayashi; 貢小林; Yusuke Tsutsui; 雄介筒井; Hisao Uehara; 久夫上原
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1997-12-12
Filing date: 1997-12-12
Publication date: 1999-07-02

Abstract

(57)【要約】【課題】ドライバー内蔵型ＬＣＤにおいて、ＬＣＤ内
での信号遅延を防ぐ。【解決手段】タイミングコントローラ30内のシフトク
ロック作成部に供給される水平同期信号HSYNCを、調整
回路32にて適量遅延させて水平制御信号発生回路33に供
給する。水平制御信号PCONも同量遅延され、これに基づ
いて作成される水平シフトクロックCKHも同量遅延され
る。ＬＣＤ内で原画信号が遅延しても、あらかじめシフ
トクロックCKH適量遅延させることで、原画信号とサン
プリングパルスとのタイミングが合わせられ、良好な表
示が得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、表示装置の駆動方
法に関する。

【０００２】

【従来の技術】液晶表示装置（ＬＣＤ）、有機エレクト
ロルミネッセンス（ＥＬ）ディスプレイ、プラズマディ
スプレイ等、フラットパネルディスプレイの開発が盛ん
に行われている。中でも、ＬＣＤは薄型、低消費電力の
点で優れており、ＡＶ機器、ＯＡ機器の分野におけるモ
ニターディスプレイの主流となっている。以下、表示装
置としてＬＣＤを挙げて説明する。

【０００３】ＬＣＤは一対の対向基板間に液晶を封入を
してなる。各基板の対向内面には、液晶に電界を付与し
て駆動するための電極が多数が形成されており、液晶を
誘電層にしたコンデンサとして表示画素が構成されてい
る。表示画素は、マトリクス（行列）状に配列される
が、特に、各々にスイッチング素子として薄膜電界効果
型トランジスタ（ＴＦＴ）を接続形成してなる表示素子
をマトリクス状に配列したものはアクティブマトリクス
型と呼ばれる。アクティブマトリクス型では、表示画素
電圧を順次に印加するとともに、非選択期間には、表示
画素電圧を保持することで表示を継続することが可能と
なり、高画質の表示画面が得られる。

【０００４】近年、ＴＦＴとして、それまで能動層に用
いられた非晶質半導体、特に、アモルファスシリコン
（ａ−Ｓｉ）に換わり、多結晶半導体、特に、ポリシリ
コン（ｐ−Ｓｉ）を用いることでスイッチング動作速度
が上昇し、これに伴い、ＴＦＴの小型による有効表示領
域の拡大、あるいは、表示素子の小型化による高精細化
等が達成され、極めて高い画質を得るに至っている。更
に、表示素子を駆動するための周辺駆動回路（ドライバ
ー）は、表示素子よりも高速動作が要求されるが、ｐ−
ＳｉＴＦＴによりＣＭＯＳを形成することで、ドライバ
ーを同一基板上に一体的に作り込むことができる。この
ような、ドライバー内蔵型ＬＣＤは、製造コストが低
く、また、表示画面周辺の額縁部を小さくすることがで
きるなどの利点があり、量産化が望まれている。

【０００５】図７に、ＬＣＤモジュールの構成を示す。
信号処理回路（１０）は、外部よりＲ、Ｇ、Ｂの映像信
号VIDEOを受けて、所定の原画信号R,G,Bを作成する。こ
の原画信号はバッファ回路（２０）を介して、ＬＣＤ
（４０）の水平駆動回路であるドレインドライバー（６
０）へ供給される。一方、タイミングコントローラ（３
０）には、外部より同期信号SYNCが供給され、各種のタ
イミング制御信号が作成される。信号処理回路（１０）
では、タイミングコントローラ（３０）にて作成される
サンプルホールド信号に基づいて、後に詳述するよう
に、Ｒ、Ｇ、Ｂの映像信号VIDEOが複数相に分割されて
原画信号R,G,Bが得られる。ドレインドライバー（６
０）では、サンプリング動作動作を制御すべくタイミン
グコントローラ（３０）にて作成された制御信号である
水平シフトクロック及び水平スタートパルスに基づい
て、後に述べるように、原画信号のサンプリングが行わ
れる。また、ＬＣＤ（４０）のゲートドライバー（５
０）には、タイミングコントローラ（３０）から垂直シ
フトクロック及び垂直スタートパルスが供給されて、垂
直走査が行われる。

【０００６】図８に、ＬＣＤ（４０）及びドレインドラ
イバー（６０）のより詳細な構成を示す。図の下段はＬ
ＣＤ（４０）部であり、ゲートラインＧＬとドレインラ
インＤＬが縦横に配置され、その各交点には、スイッチ
素子ＳＥ、スイッチ素子ＳＥに接続された表示画素容量
ＬＣ及び補助容量ＳＣからなる表示素子が配列され、表
示部（４１）が構成されている。図の上段は、ドレイン
ドライバー（６０）であり、水平シフトレジスタ（６
１）、信号処理回路（１０）より送られた２相のＲ、
Ｇ、Ｂ原画信号R,G,Bが供給されるビデオライン（６
２）、及び、各ビデオライン（６２）に接続されるとと
もに、シフトレジスタ（６１）によりＯＮ／ＯＦＦが制
御されるサンプリングスイッチ（６３）が配置されてい
る。サンプリングスイッチ（６３）は、また、表示部
（４１）のドレインラインＤＬに接続されている。シフ
トレジスタ（６１）は、シフトクロックCKHに従って、
各段S/Rより順にサンプリングスイッチ（６３）をオン
するためのサンプリングパルスSPを発生し、サンプリン
グスイッチ（６３）はこれに従って、原画信号R,G,Bよ
り各表示素子に供給すべき画素信号PXをサンプリング
し、各々のドレインラインＤＬへと供給する。

【０００７】ＬＣＤ（４０）は、スイッチ素子ＳＥや画
素容量ＬＣ及び補助容量ＳＣを構成すべく所定の電極配
線が形成された一組の基板が液晶を挟んで貼り合わされ
てなる。特に、スイッチ素子ＳＥとして、ｐ−ＳｉＴＦ
Ｔを使ったｐ−ＳｉＴＦＴＬＣＤでは、ＴＦＴを表示部
（４１）のみならず同一基板上の周辺にもＣＭＯＳ構造
を成すべく作り込むことで、ゲートドライバー（５０）
及びドレインドライバー（６０）をＬＣＤ（４０）に内
蔵した構成のドライバー一体型とすることができる。

【０００８】なお、ここに挙げた構成では、ビデオライ
ン（６２）は、Ｒ、Ｇ、Ｂ毎に２本ずつ、計６本設けら
れており、信号処理回路（１０）にて、Ｒ、Ｇ、Ｂの映
像信号VIDEOをサンプルホールドすることにより２相に
分割されて得られた原画信号R,G,Bが供給されている。
これにより、ドレインドライバー（６０）に要請される
周波数が１／２に低減され、単結晶シリコンを用いたド
ライバーＩＣに比べて、速度の遅いｐ−ＳｉＴＦＴを用
いたドライバーにあって、遜色のない良好な表示を可能
としている。

【０００９】

【発明が解決しようとする課題】ドライバー一体型ＬＣ
Ｄは、ドライバーＩＣを外付けする必要が無く、製造コ
ストの削減、モジュールの小型化が実現され、開発が盛
んに行われている。しかしながら、ｐ−ＳｉＴＦＴは、
ａ−ＳｉＴＦＴに比べれば動作速度が格段に速いもの
の、単結晶シリコンからなるドライバーＩＣに比べれば
依然として速度が遅い。また、ＬＣＤ内部において、定
量的に調べることのできない各種信号遅延を免れること
ができない。特に、各種クロック信号と原画信号とのタ
イミングがずれた場合、各表示素子に供給すべき最適な
画素信号が得られず、表示品位が悪化する問題があっ
た。

【００１０】ＮＴＳＣ等の表示においては、映像信号VI
DEOのサンプルホールドのタイミングを位相調整するこ
とで対応することができる。これは、例えば、同期信号
SYNCを基にして作成されるサンプルホールド信号の位相
を調整することで可能となる。しかしながら、映像信号
VIDEOに含まれた表示情報がドットクロックと厳密に１
対１に対応したＶＧＡ、ＸＧＡ等、コンピュータのモニ
ター等の用途においては、映像信号VIDEOのサンプルホ
ールドタイミングを変えることは、表示画像の変化に結
びつく。

【００１１】

【課題を解決するための手段】本発明は前述の課題に鑑
みて成され、映像信号より原画信号を作成する信号処理
回路と、同期信号に基づいて前記原画信号より画素信号
をサンプリングするタイミングを制御するための制御信
号を作成する制御回路と、を有し、表示素子が行列状に
配列されてなる表示装置に前記原画信号及び前記制御信
号を供給することにより、前記原画信号より前記画素信
号をサンプリングして、垂直走査により選択された水平
行の各列に位置する前記表示素子へ供給する表示装置の
駆動回路において、前記制御回路内には、遅延量が可変
の調整回路が設けられ、前記同期信号の遅延量を調整す
ることにより、前記原画信号のサンプリングのタイミン
グを調節する構成である。

【００１２】また、表示素子が行列状に配列されてなる
表示装置と、映像信号より原画信号を作成して前記表示
装置に供給する信号処理回路と、同期信号に基づいて前
記原画信号より画素信号をサンプリングするタイミング
を制御するための制御信号を作成する制御回路と、を有
し、前記原画信号より前記画素信号をサンプリングし、
垂直走査により選択された水平行の各列に位置する前記
表示素子へ供給する表示装置の駆動方法において、前記
制御回路内には、遅延量が可変の調整回路が設けられ、
前記同期信号の遅延量を調整することにより、前記原画
信号のサンプリングのタイミングを調節する構成であ
る。

【００１３】これにより、表示装置において原画信号と
サンプリング動作のタイミングがずれても、あらかじ
め、サンプリング動作を逆にずらせることにより、最終
的に表示装置における原画信号とサンプリング動作のタ
イミング合わせが行われる。特に、調整回路は複数の遅
延部を有し、これらの遅延部を通過する数が異なる複数
の信号経路を切り換えることにより、前記制御信号の遅
延量を調節する構成である。

【００１４】これにより、実際に良好な表示が得られる
ことをもって、原画信号とサンプリング動作とのタイミ
ングが合わせられることを確認するまで、遅延量を調節
することができる。特に、前記遅延部は積分回路である
構成である。これにより、制御信号の周期以下の微量の
遅延量の調節を行うことができる。

【００１５】特に、前記遅延部はフリップフロップ手段
である構成である。これにより、制御信号の周期以上の
大幅な遅延量の調節を行うことができる。特に、前記表
示装置は、表示画素である画素容量を構成すべく所定の
電極配線が形成された一対の基板間に光学部材を挟んで
なり、前記表示素子は前記画素容量を駆動するための第
１の薄膜トランジスタが前記画素容量に接続されてな
り、前記第１の薄膜トランジスタ群と、それらの周辺に
前記第１の薄膜トランジスタを駆動するための第２の薄
膜トランジスタ群とが同一基板上に形成されている構成
である。

【００１６】これにより、表示素子に供給すべき画素信
号が表示素子に供給されるので、良好な表示が行われ
る。特に、前記第１及び第２の薄膜トランジスタは、能
動層に多結晶半導体を用いている構成である。これによ
り、駆動回路を内蔵した表示装置で、外から供給された
原画信号と表示装置のサンプリング動作とのタイミング
が合わせられ、良好な表示が行われる。

【００１７】

【発明の実施の形態】図１は、本発明の実施の形態にか
かる信号処理回路（１０）、バッファ回路（２０）及び
タイミングコントローラ（３０）の要部の構成である。
信号処理回路（１０）は、第１から第３のサンプルホー
ルド回路（１１，１２，１３）と、第１及び第２のＤ／
Ａコンバータ（１４，１５）からなる。サンプルホール
ド回路（１１，１２，１３）は、デジタル処理回路にお
いては、Ｄ−ＦＦを用いることができる。また、Ｄ／Ａ
コンバータ（１４，１５）はアナログ処理においては不
要とされる。バッファ回路（２０）は第１及び第２の反
転増幅アンプ（２１，２２）からなる。これら第１のサ
ンプルホールド回路（１１）、第２のサンプルホールド
回路（１２）、第１のＤ／Ａコンバータ（１４）及び第
１の反転増幅アンプ（２１）は一方の系列を構成し、第
３のサンプルホールド回路（１３）、第２のＤ／Ａコン
バータ（１５）及び第２の反転増幅アンプ（２２）は他
方の系列を構成している。また、タイミングコントロー
ラ（３０）は、サンプルホールド信号を発生するサンプ
ルホールド信号発生回路（３１）、本発明の調整回路
（３２）、水平制御信号発生回路（３３）、及び、制御
信号である水平シフトクロック及び水平スタートパルス
を発生する水平動作制御回路（３４）からなる。サンプ
ルホールド信号発生回路（３１）は、ここでは、１／２
分周を行うフリップフロップを用い、その出力信号と反
転信号によりサンプルホールド信号SH1,SH2,SH3を得て
いる。なお、ここで挙げた信号処理回路（１０）は一色
分についての構成であるが、Ｒ、Ｇ、Ｂについて同じ構
成の信号処理回路（１０）が設けられる。

【００１８】この構成で、他から与えられた映像信号VI
DEOは、第１のサンプルホールド回路（１１）及び第３
のサンプルホールド回路（１３）に供給される。第１の
サンプルホールド回路（１１）は、タイミングコントロ
ーラ（３０）にて作成される第１のサンプルホールド信
号SH1に基づいて、ある１ドットクロック期間に同期し
て到来した映像信号VIDEOを保持する。第２及び第３の
サンプルホールド回路（１２、１３）は、第１のサンプ
ルホールド信号SH1と１ドットクロック期間分ずれた第
２のサンプルホールド信号SH2に基づいて、各々、第１
のサンプルホールド回路（１１）からの出力、及び、映
像信号VIDEOをサンプリングする。即ち、第３のサンプ
ルホールド回路（１３）は、第１のサンプルホールド回
路（１１）に保持された映像信号VIDEOに続くドットク
ロック期間に同期して到来した映像信号VIDEOを保持す
る。第１のサンプルホールド信号SH1は、タイミングコ
ントローラ（３０）内のサンプルホールド信号発生回路
（３１）にて作成され、ドットクロックの１／２の周波
数を有し、第２のサンプルホールド信号SH2は、第１の
サンプルホールド信号SH1を１ドットクロック期間ずら
したものである。こうして、映像信号VIDEOがＲ、Ｇ、
Ｂ毎に２分割されて２倍の周期を有した２相の原画信号
R,G,Bが得られる。これらの信号は、各々、第１のＤ／
Ａコンバータ（１４）と第１の反転増幅アンプ（２
１）、及び、第２のＤ／Ａコンバータ（１５）と第２の
反転増幅アンプ（２２）を介して取り出され、２系列の
原画信号R,G,Bがパラレルに、ＬＣＤ（４０）に内蔵さ
れたドレインドライバー（６０）へ送られる。

【００１９】一方、他から与えられた水平同期信号HSYN
Cは、タイミングコントローラ（３０）内に設けられた
本発明の調整回路（３２）に供給され、ここで、所望量
遅延されて、水平制御信号発生回路（３３）に送られ
る。遅延量は、後に詳述するように、外部より供給され
た切換信号CHGにて調整される。水平制御信号発生回路
（３３）では、水平同期信号に基づいて１ドットクロッ
ク期間分の水平制御信号PCONが作成され、水平動作制御
回路（３４）に送られ、水平シフトクロックCKH及び水
平スタートパルスSTHが生成される。シフトクロックCKH
は、ドットクロックの１／４倍の周波数を有している。
このシフトクロックCKHは、ドレインドライバー（６
０）の水平シフトレジスタ（６１）に送られ、原画信号
R,G,Bのサンプリングタイミングを制御する。後に、詳
述するように、遅延された水平同期信号HSYNCに基づい
て作成された水平制御信号PCONは同じく遅延され、この
水平制御信号PCONにより制御された水平シフトクロック
CKH及び水平スタートパルスSTHの位相が制御される。

【００２０】図２に、本発明にかかる調整回路（３２）
の構成を示す。複数、例えば、第１から第４の４つの遅
延部（７１，７２，７３，７４）と、第１の選択回路
（７５）を有している。これら第１から第４の遅延部
（７１，７２，７３，７４）は、例えばＤ−ＦＦからな
る。第１の遅延部（７１）の出力DL1が、第２の遅延部
（７２）のＤ入力と選択回路（７５）の第１入力に接続
され、第２の遅延部（７２）の出力DL2が第３の遅延部
（７３）のＤ入力と選択回路（７５）の第２入力に接続
され、第３の遅延部（７３）の出力DL3が第４の遅延部
（７４）のＤ入力と選択回路（７５）の第３入力に接続
され、第４の遅延部（７４）の出力DL4が選択回路（７
５）の第４入力に接続されている。水平同期信号HSYNC
は、第１の遅延部（７１）のＤ入力に供給される。ま
た、選択回路（７４）へは切換信号CHGが供給される。

【００２１】第１及び第３の遅延部（７１，７３）で
は、ドットクロックの立ち上がりエッジでＤ入力を出力
し、第２及び第４の遅延部（７２，７４）では、ドット
クロックの立ち下がりエッジでＤ入力を出力する。この
ため、第１から第４の遅延部（７１，７２，７３，７
４）の出力は、半ドットクロック期間分ずつだけ遅延さ
れたものとなる。従って、切換信号CHGにより制御する
ことにより、これら遅延部（７１，７２，７３，７４）
の出力DL1,DL2,DL3,DL4を選択回路（７５）にて切り換
えることで、水平同期信号HSYNCの遅延量を、半ドット
クロック期間、１ドットクロック期間、３／２ドットク
ロック期間、２ドットクロック期間のいずれかに調節す
ることができる。

【００２２】また、調整回路（３２）内には、ドットク
ロックDCK及び反転ドットクロック*DCKを入力とした第
２の選択回路（７６）が設けられ、第１の選択回路（７
５）の切換動作と連動して、ドットクロックDCKと反転
ドットクロック*DCKのいずれかを切換出力する。即ち、
第１の選択回路に（７５）にて、第１及び第３の遅延部
（７１，７３）の出力DL1,DL3を選択出力する場合は、
第２の選択回路（７６）にて反転ドットクロック*DCKが
切換出力され、第２及び第４の遅延部（７２，７４）の
出力DL2,DL4を選択出力する場合は、ドットクロックDCK
が切換出力される。これは、半ドットクロック期間の奇
数倍遅延させた場合、それ以降の動作の反転、非反転
と、それが基づくドットクロックの位相とを合わせるた
めである。

【００２３】図３に、水平制御信号発生回路（３３）及
び水平動作制御回路（３４）の構成を示す。水平制御信
号発生回路（３３）は第１及び第２のＤ−ＦＦ（８１，
８２）とＮＡＮＤゲート（８３）を有している。第１の
Ｄ−ＦＦ（８１）のＱ出力が第２のＤ−ＦＦ（８２）の
Ｄ入力に接続され、第１のＤ−ＦＦ（８１）のＱ出力
と、第２のＤ−ＦＦ（８２）の反転Ｑ出力が、ＮＡＮＤ
ゲート（８３）に反転入力されている。調整回路（３
２）にて遅延量が調整された水平同期信号HSYNCは、第
１のＤ−ＦＦ（８１）のＤ入力に供給されている。これ
により、水平同期信号HSYNCの加工が行われ、ＮＡＮＤ
ゲート（８２）の出力として水平制御信号PCONが得られ
る。

【００２４】一方、水平動作制御回路（３４）はドット
カウンタ（９１）とデコーダ（９２）を有している。ド
ットカウンタ（９１）にてドット数がカウントされ、こ
れの出力に基づいてデコーダ（９２）より水平シフトク
ロックCKH及び水平スタートパルスSTHが生成される。水
平シフトクロックCKHは、例えば、ドットカウンタ（９
１）の２ビット目の出力に基づいて作成される。水平制
御信号PCONは、ドットカウンタ（９１）のクリア入力に
供給されている。従って、調整回路（３２）において水
平同期信号HSYNCの遅延量を調整することで、水平シフ
トクロックCKH及び水平スタートパルスSTHは、半ドット
クロック期間を単位として４段階に位相のずれが調節さ
れることとなる。

【００２５】図４に、以上の動作のタイミングチャート
を示す。タイミングコントローラ（３０）に供給される
水平同期信号HSYNCは、水平制御信号発生回路（３３）
にて１ドットクロック期間の周期を有した水平制御信号
PCONに整形され、これに基づいて、水平動作制御回路
（３４）にてドットクロックDCKが１／４分周された水
平シフトクロックCKH及び水平スタートパルスSTHが作成
される。ドレインドライバー（６０）内のシフトレジス
タ（６１）では、１段おきに、このシフトクロックCK
H、または、反転シフトクロック*CKHに従って、サンプ
リングパルスSPを出力して、対応するサンプリングスイ
ッチ（６３）をオンする。オン期間中、ビデオライン
（６２）上の原画信号R,G,Bは、各々のドレインライン
ＤＬに導通され、サンプリングスイッチ（６３）がオフ
する瞬間の電圧を、画素信号PXとしてサンプリングし、
各列に印加する。

【００２６】原画信号R,G,B及びシフトクロックCKHは、
信号処理回路（１０）、及び、タイミングコントローラ
（３０）より同期してＬＣＤ（４０）と一体のドレイン
ドライバー（６０）に供給される。しかしながら、ｐ−
ＳｉＴＦＴを用いてドライバーを内蔵形成したＬＣＤに
おいては、素子抵抗の高さ、寄生容量等から相当の信号
を遅延を招く。最終的に、ＬＣＤ（４０）上において、
サンプリングパルスSPと原画信号R,G,Bの位相とがずれ
た場合、各表示画素に所望の画素信号PXが供給されず
に、表示品位が低下する。ドライバー内蔵型ＬＣＤで
は、ＴＦＴ素子の動作速度を補うために、原画信号R,G,
Bを２相、あるいはそれ以上とすることにより、要求さ
れる周波数を低減する構成としている。即ち、サンプリ
ングスイッチ（６３）がオフするまでのオン時間を十分
に長く、本実施の形態では、２ドットクロック期間とす
ることで、信号遅延による充電量が不足するといった事
態を回避している。しかしながら、原画信号R,G,Bの位
相が、何らかの原因で、サンプリングパルスSPよりも遅
れた場合、サンプリング時間が短くなり、各列に印加す
べき電圧が十分な値に到達しなくなる。例えば、対応す
る列へ印加すべき画素信号PXをサンプリングするための
サンプリング期間が２ドットクロック期間である場合、
原画信号R,G,BがサンプリングパルスSPよりも１ドット
クロック期間遅れると、サンプリングに充てられる期間
が１ドットクロック期間に短縮してしまう。このため、
各ドレインラインＤＬに印加される画素信号PXの振幅が
減少してコントラスト比が低下したり、遅延した原画信
号R,G,Bが次の列の画素に与えるべき画素信号PXに影響
を与え、表示画像のにじみ感が生じる等の問題を招く。

【００２７】本発明は、このような問題を解決するため
に、調整回路（３２）にて、水平同期信号HSYNNCを適量
遅延させ、この遅延量に従って、ドレインドライバー
（６２）へ供給される水平シフトクロックCKH及び水平
スタートパルスSTHを遅延させることで、最終的に、サ
ンプリングパルスSPを遅延させ、原画信号R,G,Bとのタ
イミングの合致を図るものである。

【００２８】図４において、例えば、ＬＣＤに供給され
た原画信号R,G,BがＬＣＤ内で１／２ドットクロック期
間遅延しているとする（D-R,G,B）。この場合、従来通
り、シフトクロックCKHに基づくサンプリングパルスSP
によりサンプリングを行ったのでは、前述の如く、サン
プリング期間が短縮してしまう。本発明では、選択回路
（７５）を切り換えることにより、調整回路（３２）に
おいて最適な遅延量に調節する。選択回路（７５）の切
換は、例えば、外部操作にて行い、肉眼による画面の観
察等により、第３の遅延出力DL3を選択する。これによ
り、調整回路（３２）は、１／２ドットクロック期間遅
れた水平同期信号D-HSYNCを出力し、これに基づいて、
１／２ドットクロック期間遅延された水平制御信号D-PC
ONが出力される。更に、これに従って、１／２ドットク
ロック期間遅延された水平シフトクロックD-CKH及びス
タートパルスSTHが得られて、ドレインドライバー（６
２）へ供給され、サンプリングパルスD-SPが１／２ドッ
トクロック期間遅らされて、原画信号D-R,G,Bの位相と
合わせられる。このような調整操作は、例えば、機種毎
に行われる。

【００２９】ここでは、調整回路（３２）に遅延部（７
１，７２，７３，７４）を４つ設けて遅延量を４段階に
調節する構成を示したが、本発明は、これに限定される
ことはない。例えば、３相以上の原画信号R,G,Bのサン
プリングにおいて、３ドットクロック期間のサンプリン
グ期間を有した構成では、最大で１周期、即ち、６ドッ
トクロック期間の遅延が可能とすべく、１２個の遅延部
を設けることで、サンプリングパルスSPの遅延量の調節
により、原画信号R,G,Bの位相のあらゆるずれに対応す
ることができる。例えば、原画信号R,G,Bの位相が、サ
ンプリングパルスSPよりも３／２ドットクロック期間進
んでいる場合、即ち、サンプリングスイッチ（６３）が
オフする３／２ドットクロック期間前に、原画信号R,G,
Bが変化する時、サンプリング期間が著しく短縮し、表
示不良を招く。本発明では、この場合、水平同期信号HS
YNCを遅延させて、サンプリングパルスSPを４・１／２
ドットクロック期間遅らせることで、結果的に、サンプ
リングパルスSPを３／２ドットクロック期間進めたと同
等となり、良好な表示が得られる。

【００３０】ＬＣＤ（４０，６０）での、このような遅
延量を定量的に求めることは困難であり、また、機種毎
に、遅延量を考慮した設計とすることはコスト的にも好
ましくない。従って、本発明では、外部よりシフトクロ
ックの遅延量を変えながら、同時に、目視による映像検
査を行って最適な遅延量に調節する方法により、上述の
問題を解決する。

【００３１】図５に、本発明の他の実施の形態にかかる
調整回路（３２）の構成を示す。本実施の形態では、第
１から第４の遅延部（７１，７２，７３，７４）は、抵
抗、積分回路等の抵抗手段であり図６に示すように水平
同期信号HSYNCを４通りに歪ませる。また、選択回路
（７５）あるいは水平制御信号発振回路（３３）は、波
形整形回路を兼ねている。この構成で、遅延部（７１，
７２，７３，７４）にて４通りに歪まされた水平同期信
号HSYNC'を選択回路（７５）にて切換出力する際、選択
回路（７５）内の素子の閾値Ｖthに達するまでの期間の
差により４段階に遅延された水平制御信号D-HSYNC1,2,
3,4が得られる。

【００３２】本実施の形態では、遅延量を１ドット期間
よりも短い期間で調節することができるので、原画信号
R,G,Bの分割相数が少なく、あるいは、分割無しで、ド
レインドライバーの周波数が比較的大きく、サンプリン
グパルスと原画信号R,G,Bの位相を更に高精度に合わせ
ることが必要な場合、サンプリングパルスSPを微量遅延
することが求められるときに、最適である。

【００３３】

【発明の効果】以上の説明より明らかな如く、水平同期
信号を遅延させることで、水平同期信号に基づいて行わ
れるサンプリング動作と、原画信号との位相とのタイミ
ングを制御することができるようになった。このため、
表示素子の駆動回路を内蔵した表示装置において、表示
装置内部での信号遅延に起因する表示品位の低下が防が
れた。

【図面の簡単な説明】

【図１】本発明の実施の形態にかかるＬＣＤの一部構成
図である。

【図２】本発明の実施の形態にかかるＬＣＤ一部詳細構
成図である。

【図３】ＬＣＤの一部詳細構成図である。

【図４】本発明の実施の形態にかかるタイミングチャー
トである。

【図５】本発明の他の実施の形態にかかるＬＣＤの一部
詳細構成図である。

【図６】本発明の実施の形態にかかる波形図である。

【図７】ＬＣＤの構成図である。

【図８】ＬＣＤの一部詳細構成図である。

【符号の説明】

１０信号処理回路１１，１２，１３サンプルホールド回路１３，１５Ｄ／Ａコンバータ２０バッファ回路２１，２２反転増幅アンプ３０タイミングコントローラ３１サンプルホールド信号発生回路３２調整回路３３水平制御信号発生回路３４水平動作制御回路４０ＬＣＤ５０ゲートドライバー６０ドレインドライバー６１水平シフトレジスタ６２ビデオライン６３サンプリングスイッチ

───────────────────────────────────────────────────── フロントページの続き (72)発明者上原久夫大阪府守口市京阪本通２丁目５番５号三洋電機株式会社内

Claims

【特許請求の範囲】

【請求項１】映像信号より原画信号を作成する信号処
理回路と、同期信号に基づいて前記原画信号より画素信
号をサンプリングするタイミングを制御するための制御
信号を作成する制御回路と、を有し、表示素子が行列状
に配列されてなる表示装置に前記原画信号及び前記制御
信号を供給することにより、前記原画信号より前記画素
信号をサンプリングして、垂直走査により選択された水
平行の各列に位置する前記表示素子へ供給する表示装置
の駆動回路において、前記制御回路内には、遅延量が可変の調整回路が設けら
れ、前記同期信号の遅延量を調整することにより、前記
原画信号のサンプリングのタイミングを調節することを
特徴とする表示装置の駆動回路。
【請求項２】表示素子が行列状に配列されてなる表示
装置と、映像信号より原画信号を作成して前記表示装置
に供給する信号処理回路と、同期信号に基づいて前記原
画信号より画素信号をサンプリングするタイミングを制
御するための制御信号を作成する制御回路と、を有し、
前記原画信号より前記画素信号をサンプリングし、垂直
走査により選択された水平行の各列に位置する前記表示
素子へ供給する表示装置の駆動方法において、前記制御回路内には、遅延量が可変の調整回路が設けら
れ、前記同期信号の遅延量を調整することにより、前記
原画信号のサンプリングのタイミングを調節することを
特徴とする表示装置の駆動方法。
【請求項３】前記調整回路は複数の遅延部を有し、こ
れらの遅延部を通過する数が異なる複数の信号経路を切
り換えることにより、前記制御信号の遅延量を調節する
ことを特徴とする請求項２記載の表示装置の駆動方法。
【請求項４】前記遅延部はフリップフロップ手段であ
ることを特徴とする請求項３記載の表示装置の駆動方
法。
【請求項５】前記遅延部は積分回路であることを特徴
とする請求項３記載の表示装置の駆動方法。
【請求項６】前記表示装置は、表示画素である画素容
量を構成すべく所定の電極配線が形成された一対の基板
間に光学部材を挟んでなり、前記表示素子は前記画素容
量を駆動するための第１の薄膜トランジスタが前記画素
容量に接続されてなり、前記第１の薄膜トランジスタ群
と、それらの周辺に前記第１の薄膜トランジスタを駆動
するための第２の薄膜トランジスタ群とが同一基板上に
形成されていることを特徴とする請求項２から請求項５
記載の表示装置の駆動方法。
【請求項７】前記第１及び第２の薄膜トランジスタ
は、能動層に多結晶半導体を用いていることを特徴とす
る請求項６記載の表示装置の駆動方法。
【請求項８】前記サンプリングは、前記第２の薄膜ト
ランジスタ群により構成され前記制御信号に従って動作
する水平シフトレジスタ、前記原画信号が供給されるビ
デオライン、及び、前記ビデオラインと前記第１の薄膜
トランジスタ間に介在され、前記水平シフトレジスタよ
り供給されるサンプリングパルスにより導通が制御され
るサンプリングスイッチよりなる水平駆動回路にて行わ
れ、前記サンプリングパルスの遅延量が調節されること
を特徴とする請求項６または請求項７記載の表示装置の
駆動方法。