JP3433022B2 - 液晶表示装置 - Google Patents
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Description
用いた薄膜トランジスタ(TFT:Thin FilmTransisto
r)を、表示部にマトリクス状に配置するとともに、周
縁部にもゲートアレイを形成すべく配置することで、駆
動回路を内蔵した駆動回路一体型の液晶表示装置(LC
D:Liquid Crystal Display)に関し、特に、駆動回路
部の動作方向を自在に変えて汎用性を高めたLCDに関
する。
利点があり、OA機器、AV機器などの分野で実用化が
進んでいる。特に、スイッチング素子として、TFTを
用いたアクティブマトリクス型は、原理的にデューティ
比100%のスタティック駆動をマルチプレクス的に行
うことができ、大画面、高精細な動画ディスプレイに使
用されている。
(ポリ)シリコン(p−Si)を用いることによって、
マトリクス表示部と周辺駆動回路部を同一基板上に形成
した駆動回路一体型のLCDが開発されている。一般
に、p−Siは非晶質シリコン(a−Si)に比べて移
動度が高い。このため、TFTが小型化され、高精細化
が実現される。また、ゲートセルフアライン構造による
微細化、寄生容量の縮小による高速化が達成されるた
め、n−chTFTとp−chTFTからなるCMOS
トランジスタを形成することにより、高速駆動回路を構
成することができる。このように、駆動回路部を同一基
板上にマトリクス表示部と一体形成することにより、製
造コストの削減、LCDモジュールの小型化が実現され
る。
る。中央のマトリクス回路は表示部である。走査線であ
るゲートライン(GL)と信号線であるドレインライン
(DL)が横縦に配置形成され、その交差部にはTFT
(SE)が形成されている。TFT(SE)には、液晶
駆動用の画素容量(LC)及び電荷保持用の補助容量の
(SC)の一方の電極が接続されている。画素容量(L
C)の他方の電極は、液晶層を挟んで対向配置された別
の基板上に全面的に形成されている。即ち、画素容量
(LC)は表示電極により液晶及び共通電極が区画され
てなり、これにTFT(SE)が接続されて表示画素が
構成されている。
タとサンプリング回路からなるドレインドライバー(D
D)と、主としてシフトレジスタからなるゲートドライ
バー(GD)が配置されている。これら、ゲートドライ
バー(GD)及びドレインドライバー(DD)は、TF
TのCMOSにより構成されており、画素部のTFT
(SE)と同様、p−Siを用いて同一基板上に一体的
に形成されている。
トレジスタと、水平シフトレジスタの各段出力によりO
N/OFFが制御されるサンプリング用トランスファゲ
ートよりなる。サンプリングゲートの一方の端子には、
ビデオデータラインが接続され、外部集積回路において
作成された原画信号が供給されている。また、他方の端
子には、各々ドレインライン(DL)が接続されてい
る。水平シフトレジスタには水平クロック信号HCLK
とその反転クロック信号*HCLK及び水平スタートパ
ルスHSTが供給され、垂直シフトレジスタには垂直ク
ロック信号VCLKとその反転クロック信号*VCLK
及び垂直スタートパルスVSTが供給されている。水平
シフトレジスタと垂直シフトレジスタは、タイミングを
合わせてスタートされる。そして、行列的に指定された
1点に合致する画素信号電圧がサンプリングされて各ド
レインライン(DL)へ供給され、ゲートライン(G
L)の選択中にONされたTFT(SE)を介して、画
素容量(LC)へと充電される。
CDを、レンズ及び反射板とともに所定の光学系を構成
すべく設置して、スクリーン上に拡大投影するプロジェ
クターにおいては、各LCDにより映出される画像が合
致しなければならず、LCDの配置方法に制限を与える
こととなっていた。即ち、画像の上下、あるいは左右方
向を合わせるべく配置が要され、LCDの設置態様の自
由度を低減していた。また、LCDの設置態様の自由度
を確保するためには、LCDの配置方法に合わせて、異
なるLCDを作製しなければならない。少品種、大量生
産により製造コストの削減を実現するためには、表示デ
ータの書き込み位置を上下、あるいは左右で対称的に反
転可能としなければならない。
されたデータシフト用のクロックドインバータとインバ
ータ及びインバータに逆並列に接続されたクロックドイ
ンバータからなり、データシフト用のクロックインバー
タに供給されるシフトクロックは1段毎に極性が逆にさ
れている。即ち、クロック信号と反転クロック信号は1
段ごとに交互に供給される。
を左右双方向とした場合、シフトレジスタの左端段と右
端段のシフトクロックが、各々クロック信号CKと反転
クロック信号*CKとで異なっていると、スタートパル
スに合致するシフトクロックが異なり、左または右のい
ずれかでスタートパルスが取り込まれずにシフト動作が
スタートしない問題があった。
の高抵抗による信号歪みによる速度不足を補う構成とし
て、水平シフトレジスタの出力を2クロック分以上に長
くした構成や、水平シフトレジスタを複数系列設けてク
ロック周波数に余裕を持たせた構成が採用される。この
場合、隣接あるいは近隣の数列間で、同一のビデオデー
タラインに接続された複数のサンプリングゲートがON
された期間があるため、これらのサンプリングゲート及
びビデオデータラインを介して複数のドレインライン
(DL)が接続された状態が生じる。原画信号は、サン
プリングゲートがOFFした瞬間の電圧がサンプリング
され、画素信号電圧として各ドレインライン(DL)に
供給されるが、この際、サンプリングゲートがOFFす
る直前に、当該サンプリングゲートを含んだ複数のサン
プリングゲートがONされており、これらとビデオデー
タラインを介して接続された複数のドレインライン(D
L)が寄生容量となっている。そして、当該サンプリン
グゲートがOFFとなるシフトクロックのエッジにおい
て、同時に数列分先にあたる列に対応するサンプリング
ゲートがONとなると、これに伴って、当該ドレインラ
イン(DL)を含んだ寄生容量の電荷の移動のために、
瞬間的に信号の歪みが生じる。即ち、当該サンプリング
ゲートがOFFとなる瞬間に、数列先にあるドレインラ
イン(DL)に信号電荷が供給されるため、当該ドレイ
ンライン(DL)に与えられた信号電圧が一瞬歪んでし
まう。このような原画信号のサンプリング時の歪みは、
表示部の中央部においては、ビデオデータライン及びO
Nされたサンプリングゲートを介して接続されるドレイ
ンライン(DL)の本数は、常に同じであるため、一定
の歪みを含んだ画素信号電圧として、各画素に書き込ま
れるため、表示にムラが生じることはない。しかし、表
示部の端部では、当該サンプリングゲートと同じビデオ
データラインに接続された数列先のサンプリングゲート
がONするといったことが無くなり、中央部と同様の信
号歪みが画素信号電圧に与えられることがない。従っ
て、中央部と端部で、画素信号電圧に差が生じて、コン
トラスト比や、輝度が異なり、表示にムラがでる問題と
なっていた。
決するために成され、液晶を挟んで対向配置された一対
の電極基板の一方の対向面の表示部に、複数のゲートラ
インおよびドレインラインが互いに交差して配置され、
これら各交差部に多結晶半導体を用いた第1群の薄膜ト
ランジスタと、この第1群の薄膜トランジスタに各々接
続された液晶駆動用の表示電極とからなる表示画素が形
成されて、行列状に配列され、かつ、前記対向面の周縁
部に、前記第1群の薄膜トランジスタと同じ多結晶半導
体を用いた第2群の薄膜トランジスタが配置されて、前
記各ゲートラインに順次に走査信号電圧を印加する垂直
シフトレジスタからなるゲートドライバー及び外部から
供給された原画信号より前記各ドレインラインに対応す
る画素信号電圧をサンプリングするサンプリングゲート
と前記画素信号電圧をサンプリングすべく前記サンプリ
ングゲートを順次に導通状態とする水平シフトレジスタ
とからなるドレインドライバーとが構成された液晶表示
装置において、前記水平シフトレジスタは、左方向/右
方向に切り換え可能の双方向シフトレジスタであり、か
つ、少なくとも右方向シフト時のスタートパルスの供給
される出力段と左方向シフト時のスタートパルスが供給
された出力段の間の出力段数は奇数であり、前記表示部
の左右両側には、前記水平シフトレジスタの出力段数に
合致すべく対応づけられた調整用表示画素が付加配置さ
れている構成である。
と右側段のシフトクロックは、同じ位相のクロック信号
が供給されるため、スタートパルスの供給段を左右で切
り換えるのみで、右/左双方向のシフトレジスタが得ら
れる。特に、前記表示画素の片側端部に追加配列される
調整用表示画素の列数は、前記水平シフトレジスタの各
段出力が同時にハイレベルとなる出力段数と、前記シフ
トレジスタの各同一段出力により制御されるサンプリン
グゲート数との積以上とした構成である。
中央部と同様に、周辺表示画素からの電気的影響を同等
に受けるため、有効表示領域の全域にわたって、均一な
表示品位が得られる。特に、前記水平シフトレジスタの
右方向時のスタートパルスは、前記表示画素に対応づけ
られた出力段数との合計段数が奇数となるように前記調
整用表示画素に対応づけられた出力段が含まれた、ある
いは含まれない左端段に供給され、前記水平シフトレジ
スタの左方向時のスタートパルスは、前記表示画素に対
応づけられた出力段数との合計段数が奇数となるように
前記調整用表示画素に対応づけられた出力段が含まれ
た、あるいは含まれない右端段に供給される構成であ
る。
列数が多くなった場合でも、水平走査期間のうちの、調
整用表示画素に占める時間が短くなり、有効表示部の走
査期間が節約される。
にかかるドレインドライバーの構成を示す。図の中央部
は、各出力段(S/R)が、直列接続されたクロックド
インバータとインバータ及びインバータに逆並列に接続
されたクロックドインバータからなる水平シフトレジス
タ(1)であり、各出力段(S/R)の出力は各トラン
スファゲート(2)のオン/オフを制御している。ま
た、各サンプリング用トランスファゲート(2)には、
ビデオデータライン(VD)が共通に供給されており、
各サンプリングゲート(2)の出力はドレインラインに
供給され、図の下部のマトリクス表示部(3)の各列に
送出されている。表示部(3)に走査信号が与えられて
選択された行に関して、各表示画素(PX)へ供給すべ
き画素信号電圧は、外付け集積回路で作成された原画信
号としてビデオデータライン(VD)に供給される。原
画信号は、水平シフトレジスタ(1)のシフト動作によ
り制御されて順にオンされたサンプリングゲート(2)
により、各水平走査期間中の各列に割り当てられたタイ
ミングでサンプル・ホールドされ、行列的に指定された
各表示画素に対応する画素信号電圧として各表示画素
(PX)に与えられる。なお、水平シフトレジスタ
(1)の各出力段(S/R)は、そのシフト動作が1段
おきにクロック信号CKと反転クロック信号*CKによ
り制御されるとともに、電荷安定動作が反転クロック信
号*CKとクロック信号CKにより制御される。
(1)は、シフト方向を左方向/右方向の双方に切り換
え可能な双方向シフトレジスタである。また、マトリク
ス表示部の両端には数列の調整用表示画素(DP)が設
けられている。右方向シフト時には、スタートパルス
(STR)は、水平シフトレジスタ(1)の左端段に供
給される。そして、左端段では、このスタートパルス
(STR)にクロック信号CKが合致して右シフト動作
が開始される。一方、左方向シフト時には、スタートパ
ルス(STL)は、水平シフトレジスタ(1)の右端段
に供給され、クロック信号CKがこれに合致して左シフ
ト動作が開始される。本実施の形態では、表示画素(P
X)に対応づけられた水平シフトレジスタ(1)の出力
段数は偶数であるが、その左端に2段、右端に3段の出
力端(S/R)が付加され、これに対応づけて、表示部
の左端に2列と右端に3列を調整用表示画素(DP)が
付加配列して全段数を奇数としている。これら調整用表
示画素(DP)は、表示が行われない画素であり、例え
ば対向基板側に形成された遮光層により覆われている。
動作のタイミング図である。シフトクロックであるクロ
ック信号CKと反転クロック信号*CKが互いに逆極性
の信号となっている。スタートパルスSTはクロック信
号に合致するように供給され、シフト動作が開始され
る。1段目では、スタートパルスSTに合致したクロッ
ク信号CKがハイとなった1/2クロック期間と次の1
/2クロック期間にハイレベルが出力される(OUT
1)。2段目では、クロック信号CKに続いて反転クロ
ック信号*CKがハイとなる1/2クロック期間と、こ
れに続く1/2クロック期間にハイレベルが出力される
(OUT2)。即ち、隣接する段は、1/2クロック期
間ずつ重なってハイレベルが出力される。
・)は、各サンプリングゲートをONとし、これらサン
プリングゲート(2)がOFFする瞬間の原画信号電圧
を、画素信号電圧として各々のドレインラインに供給す
る。従って、本実施の形態では、常時、2つのサンプリ
ングゲート(2)がONされており、これらのサンプリ
ングゲート(2)と、ビデオデータライン(VD)を介
して2本のドレインラインが導通接続された状態となっ
ている。このため、第n段に関して、クロック信号CK
(反転クロック信号*CK)の立ち上がりエッジにおい
て、サンプリングゲート(2)がOFFする瞬間Tに
は、2段先の第n+2段目のサンプリングゲート(2)
がONとなる。この時、第n段、第n+1段のサンプリ
ングゲート(2)とビデオデータライン(VD)を介し
て、導通接続されたドレインラインにより寄生容量が生
成された状態で、第n段のサンプリングゲート(2)が
OFFとなり、第n+2段のサンプリングゲート(2)
がONとなる瞬間、原画信号が一瞬歪んでサンプリング
されることになる。このような画素信号電圧の歪みは、
表示部の中央部においてはほぼ一定であるが、従来で
は、表示部の端部においては、サンプリングゲート
(2)がOFFする瞬間に、これと同時に数段分先でサ
ンプリングゲート(2)がONすることがなく、従っ
て、画素信号電圧の歪みが無かった。このため、表示部
の端の2列が、中央部とはコントラスト比が異なり、表
示のムラとなる問題があった。
するために、図1に示すように、水平シフトレジスタの
両端に2段以上の出力段(S/R)と、これに対応づけ
て表示画素(PX)の両端に2列以上の調整用表示画素
(DP)を設けている。これにより、表示画素(PX)
の端列において、サンプリングゲート(2)がOFFす
る瞬間に、これよりも2段先のサンプリングゲート
(2)がONするため、中央部と同様に、画素信号電圧
に一定の歪みが加えられ、表示部の全域で表示品位の均
質な画面が得られる。
スタ(1)は双方向シフトレジスタであり、右方向シフ
トの場合、スタートパルス(STR)は、シフトレジス
タ(1)の左端出力段に供給され、クロック信号CKに
合致してシフト動作が開始される。但し、初めの2段、
即ち、1クロック分は画素信号電圧が調整用画素(D
P)に供給され、表示は行われない。そして、続く3段
目より、表示画素(PX)へ画素信号電圧が供給されて
通常の表示が行われる。また、終わりの3段も調整用表
示画素(DP)となっており、表示は行われない。即
ち、左の2列と右の3列は非表示領域となっている。
L)は、シフトレジスタ(1)の右端出力段に供給さ
れ、クロック信号に合致してシフト動作が開始される。
この時は、初めの3段、即ち、1クロック半分は画素信
号電圧が調整用表示画素(DP)に供給され、表示は行
われず、続く4段目より通常の表示が行われる。終わり
の2段も同様に画素信号電圧が調整用表示画素(DP)
に供給され、表示は行われない。即ち、いずれの場合
も、左側の2列と右側の3列は調整用表示画素(DP)
とされており、表示が行われない領域となっている。
た出力段(S/R)の段数は偶数であり、左端に2段、
右端に3段の、調整用表示画素(DP)に対応づけた出
力段(S/R)を設けることで、全出力段(S/R)数
を奇数としている。これにより、水平シフトレジスタ
(1)の左端段も右端段も、同じクロック信号CKによ
り動作する。従って、スタートパルスの供給端を左端段
または右端段のいずれかに切り換えるのみで、水平シフ
トレジスタ(1)のシフト方向を左方向/右方向に自在
に切り換えることができる。この際、左の2列と右の3
列が調整用表示画素(DP)として表示が行われず、非
表示画素となり、その間の中央の偶数列が有効表示画素
となる。従って、右方向シフト時と左方向シフト時で
は、画素信号電圧が表示画素(PX)へ供給されて有効
に表示される反転映像は1列分ずれる。
素に対応する水平シフトレジスタの各段出力段数が奇数
の場合、本発明の主旨に従って水平シフトレジスタの両
端に2段ずつを追加し、これに対応づけて調整用画素と
を設けることにより、水平シフトレジスタのシフトの方
向の切り換え、及び、表示部端の表示ムラの問題が解消
されることは明らかである。
ドレインドライバーの構成を示す。本実施の形態では、
表示部(13)の表示画素(PX)に対応する水平シフ
トレジスタ(11)の出力段(S/R)の両端に、各々
4段以上の出力段(S/R)が追加され、これに対応づ
けて表示部の左右両端に各々4列以上の調整用表示画素
(DP)が設けられている。また、右方向シフト時のス
タートパルス(STR)はシフトレジスタ(11)の左
端から5段目に供給され、左方向シフト時のスタートパ
ルス(STL)はシフトレジスタ(11)の右端から4
段目に供給されている。
作のタイミング図を示す。スタートパルスSTは、クロ
ック信号CKの2クロック分に対応して供給されてい
る。即ち、クロック信号CKの2つの連続するハイ期間
に合致している。このため、各段出力(OUT1,・・
OUTn,・・)は、2クロック期間ずつハイレベルを
出力し、また、近隣の4つのサンプリングゲートは、1
/2クロック期間同時にONされる。
FFする瞬間は、4段分先の第n+4段のサンプリング
ゲート(12)が同時にONする。この第n+4段のサ
ンプリングゲートがONする直前は、第n段から第n+
3段のサンプリングゲート(12)とビデオデータライ
ン(VD)を介して導通接続された4本のドレインライ
ンにより寄生容量が生じた状態になっている。時間Tに
おいて、第n段のサンプリングゲート(12)がOFF
すると同時に、第n+4段のサンプリングゲート(1
2)がONすると、第n+4段のドレインラインが導通
した瞬間に生じる原画信号の歪みが第n段にまで伝わ
り、画素信号電圧に一定の変化が加わって当該表示画素
(PX)へ供給されることになる。
上の調整用画素(DP)を設けることで、有効表示画素
の端部の4列においても、中央部と同等の歪みを与え、
有効表示部の全域で均一な表示品位を示すようにしてい
る。また、水平シフトレジスタ(11)は双方向シフト
レジスタであるが、右方向シフト時のスタートパルス
(STR)の供給端は左端より5段目に供給されてお
り、クロック信号CKに合致して右シフト動作が開始さ
れる。また、左方向シフト時のスタートパルス(ST
L)の供給端は右端より4段目に供給されており、同じ
くクロック信号CKに合致して左シフト動作が開始され
る。本実施の形態では、表示画素(PX)の列数は偶数
であり、その左右両端には4列の調整用表示画素(D
P)を設けて、水平シフトレジスタ(11)の全出力段
(S/R)数に合致して対応づけて設けられている。右
スタートパルス(STR)の供給段と左スタートパルス
(STL)の供給段との間は、これらを含めた段数は奇
数の最小値となっている。即ち、有効画素に対応づけれ
た出力段(S/R)に1段を追加した形で、右方向スタ
ートパルス(STR)が供給される出力段(S/R)と
左方向スタートパルス(SRL)が供給される出力段
(S/R)は同じ極性のシフトクロックにより動作され
る。このため、右方向/左方向のシフト方向に切り換え
は、スタートパルスの供給段を切り換えるのみで変えら
れる。
る水平期間が減少し、表示される画素信号情報が増え、
効率の良い駆動が行われる。即ち、右シフト時には、左
端から5段目の出力段(S/R)より開始されるため、
左端において画素信号電圧が調整用表示画素(DP)に
供給されて無効となる列は無く、かつ、右側において、
調整用画素(DP)が4列設けられているので、有効画
素の右端4列においても、中央部と同様に4列分先のサ
ンプリングゲート(12)がONする瞬間に生じる原画
信号の一定の歪み受ける。この場合、右側の調整用表示
画素(DP)の4列のみが無効となる。また、左シフト
時には、右端から4段目より開始されるため、調整用表
示画素(DP)に画素信号電圧が供給されて無効となる
のは初め即ち右側では1列と、終わり即ち左側では4列
で、無効となる映像及び水平期間が減少する。また、左
側に調整用表示画素(DP)が4列設けられているので
左端4列における画素信号電圧の歪みも一定にされ、表
示ムラが防がれる。即ち、本実施の形態では、左右両側
の4列が非表示画素となり、調整用表示画素(DP)に
画素信号電圧が供給されて無効となるのは、右方向シフ
ト時が終わりの4列のみ、左方向シフト時が右端の初め
の1列と終わりの4列で、この結果、有効な表示画素
(PX)に画素信号電圧が供給されて表示される反転映
像は、左右方向シフト時で1列分ずれる。
合、本発明の主旨に従えば、左側及び右側に追加する調
整用画素列数は4列であり、かつ、右方向スタートパル
ス及び左方向スタートパルスを供給する出力段(S/
R)は、それぞれ、左端及び右端から5段目とする。こ
の場合、左右いずれのシフト方向の時も、初めに無効と
なる列は無く、左右方向の切り換えによって反転画像が
ずれることはない。
ドレインドライバーの構成を示す。本実施の形態は、
R,G,Bカラーアクティブマトリクス型LCDに本発
明を適用した例である。各出力段(S/R)が第1及び
第2の実施の形態と同様の構成の水平シフトレジスタ
(21)と、これの各段出力によりON/OFFが制御
されるサンプリングゲート(22)と、各列の不図示の
ドレインラインが各々サンプリングゲート(22)の出
力端に接続された表示部(23)からなっている。ビデ
オデータライン(VDR,VDG,VDB)はR,G,
Bの3本であり、また、表示部(23)もR,G,Bが
3列毎に繰り返され、かつ、1行毎に半ピッチずらして
配置されたトライアングル配列となっている。各列に対
応したサンプリングゲート(22)の各々は、3個毎に
各ビデオデータライン(VDR,VDG,VDB)に接
続されている。そして、1組のR,G,Bに対応したサ
ンプリングゲートは、シフトレジスタ(21)の同一出
力段(S/R)の出力により同時にオン/オフが制御さ
れる。また、スタートパルスは、第1の実施の形態と同
様に1クロック分に合致し、各段出力は1クロック分の
ハイレベルを出力し、かつ、隣接する段に関してハイレ
ベル出力が1/2クロック期間重なっている。
に6列以上の調整用表示画素(DR,DG,DB)を設
け、かつ、これに対応づけて水平シフトレジスタ(2
1)の出力段(S/R)が増設されている。また、右方
向シフト時のスタートパルス(STR)と左方向シフト
時のスタートパルス(STL)は、第2実施の形態と同
じ主旨で、各々、左端から3段目及び右端から2段目の
出力段(S/R)に供給されている。
出力タイミングは図2と同じである。本実施の形態で
は、同時にR,G,Bの3列がサンプリングされ、か
つ、同一ビデオデータライン(VDR,VDG,VD
B)に関して隣接する2本の列は1/2クロック期間同
時にサンプリングされる。従って、当該各サンプリング
ゲート(22)がOFFする瞬間には、同一ビデオデー
タライン(VDR,VDG,VDB)に接続された2段
先のサンプリングゲート(22)がONされる。この
際、同一ビデオデータライン(VDR,VDG,VD
B)に接続された隣接するドレインラインは、対応する
各サンプリングゲート(22)、及び、そのビデオデー
タライン(VDR,VDG,VDB)を介して導通接続
された状態にある。従って、この場合、時間Tにおい
て、当該サンプリングゲート(22)がOFFする瞬
間、各々2段先のサンプリングゲート(22)がON
し、原画信号が歪んでサンプリングされ、当該各表示画
素(R,G,B)に画素信号電圧として供給される。こ
のため本実施の形態では、同一出力段により制御される
列数の3と、1/2クロック期間で同時にサンプリング
される列数の2との積である6列以上の調整用表示画素
(DR,DG,DB)を設け、これに対応づけて水平シ
フトレジスタ(21)の両端にも出力段(S/R)を追
加している。これにより、R,G,Bのいずれに関して
も有効表示部の端部において、中央部と同様に、画素信
号電圧に一定の歪みが与えられるので、表示部の中央部
と端部でコントラスト比が異なって表示ムラとなる問題
が防がれる。
ジスタ(21)は、有効となる表示画素(PX)に対応
する段数が偶数であり、右方向/左方向に双方向のシフ
トレジスタであり、右方向スタートパルス(STR)が
供給される出力段(S/R)と左方向スタートパルス
(STL)が供給される出力段(S/R)の間の段数は
これらの出力段(S/R)自身を含めて奇数となってい
る。従って、右方向スタートパルス(STR)が供給さ
れる出力段(S/R)と左方向スタートパルス(ST
L)が供給される出力段(S/R)は同じ極性のシフト
クロックで動作するため、スタートパルスを供給する出
力段(S/R)を左/右で切り換えるのみで、右方向/
左方向のシフトが切り換えられる。また、第2の実施形
態と同様、左右のスタートパルスを水平シフトレジスタ
の最端段に供給する場合と異なり、非表示となる映像及
び水平期間が減少するので、より大きな表示が得られ
る。
R,G,Bの3列の整数倍とならない例を示している。
そして、左側に6列と右側に7列が調整用表示画素(D
P)が設けられ、これに対応づけた形で水平シフトレジ
スタ(11)の出力段(S/R)数が増設されている。
この場合、右方向シフト時には、水平シフトレジスタ
(21)の3段目に対応した7列目の表示画素(PX)
から表示が行われ、終わり即ち右側の調整用表示画素
(DP)の7列に画素信号電圧が供給されて無効とな
る。左方向シフト時には、水平シフトレジスタ(21)
の初めの1段と2段目の一部即ち右側の4列の調整用表
示画素(DP)と終わり即ち左側の6列の調整用表示画
素(DP)に画素信号電圧が供給されて無効となってい
る。この場合、有効な表示画素(PX)に信号電圧が供
給されて表示される反転映像は、左右方向のシフト切り
換えにより、1段分、即ち、1組のR,G,Bである3
列分ずれる。
は、ドレインラインの他に、スイッチング素子、画素容
量及び補助容量を形成することは必ずしも必要ではな
い。
で、表示部の周辺の駆動回路を一体的に内蔵した液晶表
示装置において、駆動回路をなすシフトレジスタを、簡
易な構成で双方向とするとともに、表示部の両端部に最
適列数の調整用表示画素を設けたことにより、画像を左
右で可逆とし、かつ、表示部の中央部と端部で表示品位
の差のない均一な画像が得られた。
イバーの構成図である。
タのタイミング図である。
イバーの構成図である。
タのタイミング図である。
イバーの構成図である。
Claims (3)
- 【請求項1】 液晶を挟んで対向配置された一対の電極
基板の一方の対向面の表示部に、複数のゲートラインお
よびドレインラインが互いに交差して配置され、これら
各交差部に多結晶半導体を用いた第1群の薄膜トランジ
スタと、この第1群の薄膜トランジスタに各々接続され
た液晶駆動用の表示電極とからなる表示画素が形成され
て行列状に配置され、前記対向面の周縁部には、前記第
1群の薄膜トランジスタと同じ多結晶半導体を用いた第
2群の薄膜トランジスタが配置されて、前記各ゲートラ
インに順次に走査信号電圧を印加する垂直シフトレジス
タからなるゲートドライバー、及び、外部から供給され
た原画信号より前記各ドレインラインに対応する画素信
号電圧をサンプリングするサンプリングゲートと前記画
素信号電圧をサンプリングすべく前記各サンプリングゲ
ートを順次に導通状態とする水平シフトレジスタとから
なるドレインドライバーが構成された液晶表示装置にお
いて、 前記水平シフトレジスタは、シフト方向が左方向/右方
向に切り換え可能の双方向シフトレジスタであり、か
つ、少なくとも右方向シフト時のスタートパルスが供給
される出力段と左方向シフト時のスタートパルスが供給
される出力段との間の出力段数は奇数であり、前記表示
部の左右両側には、前記水平シフトレジスタの出力段数
に合致すべく対応づけられた調整用表示画素が付加配列
されていることを特徴とする液晶表示装置。 - 【請求項2】 前記表示部の左右両側に付加配列される
調整用表示画素の列数は、各々前記水平シフトレジスタ
の各段出力が同時にハイレベルとなる出力段数と、前記
シフトレジスタの各同一段出力により制御されるサンプ
リングゲート数との積以上であることを特徴とする請求
項1記載の液晶表示装置。 - 【請求項3】 前記水平シフトレジスタの右方向時のス
タートパルスは、前記表示画素に対応づけられた出力段
数との合計段数が奇数となるように前記調整用表示画素
に対応づけられた出力段が含まれた、あるいは含まれな
い左端段に供給され、前記水平シフトレジスタの左方向
時のスタートパルスは、前記表示画素に対応づけられた
出力段数との合計段数が奇数となるように前記調整用表
示画素に対応づけられた出力段が含まれた、あるいは含
まれない右端段に供給されることを特徴とする請求項2
記載の液晶表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25051396A JP3433022B2 (ja) | 1996-09-20 | 1996-09-20 | 液晶表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25051396A JP3433022B2 (ja) | 1996-09-20 | 1996-09-20 | 液晶表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1096892A JPH1096892A (ja) | 1998-04-14 |
JP3433022B2 true JP3433022B2 (ja) | 2003-08-04 |
Family
ID=17209016
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25051396A Expired - Lifetime JP3433022B2 (ja) | 1996-09-20 | 1996-09-20 | 液晶表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3433022B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4190921B2 (ja) | 2002-04-10 | 2008-12-03 | シャープ株式会社 | 駆動回路及びそれを備えた表示装置 |
JP4759925B2 (ja) * | 2004-03-19 | 2011-08-31 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
JP4691890B2 (ja) * | 2004-03-19 | 2011-06-01 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
-
1996
- 1996-09-20 JP JP25051396A patent/JP3433022B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH1096892A (ja) | 1998-04-14 |
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