JPH11149796A - 半導体記憶装置及びその試験方法 - Google Patents
半導体記憶装置及びその試験方法Info
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- JPH11149796A JPH11149796A JP9318636A JP31863697A JPH11149796A JP H11149796 A JPH11149796 A JP H11149796A JP 9318636 A JP9318636 A JP 9318636A JP 31863697 A JP31863697 A JP 31863697A JP H11149796 A JPH11149796 A JP H11149796A
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- G11C29/50—Marginal testing, e.g. race, voltage or current testing
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
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- G11C2029/5004—Voltage
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- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 本発明は１ビットの情報を一対の強誘電体
容量において記憶する２Ｔ／２Ｃ型強誘電体メモリにお
いて、劣化により不良となる可能性の高い読み出しマー
ジンの小さなメモリセルを検出するものである。 【解決手段】 オフセットを０または正負の値に設定で
きるオフセットセンスアンプＯＳＡを用い、すべてのセ
ルに１を書き込み、１を期待値として正のオフセット電
圧のセンスアップ読み出し試験と、全てのセルに０を書
き込み、０を期待値として負のオフセット電圧のセンス
アンプ読み出し試験を行うことによりΔＶＢＬの小さな
不良可能なメモリセルを検出する。オフセットの値（例
えば０．５Ｖ，−０．５Ｖ）より信号電圧の小さなメモ
リセルがそれに該当して検出される。
容量において記憶する２Ｔ／２Ｃ型強誘電体メモリにお
いて、劣化により不良となる可能性の高い読み出しマー
ジンの小さなメモリセルを検出するものである。 【解決手段】 オフセットを０または正負の値に設定で
きるオフセットセンスアンプＯＳＡを用い、すべてのセ
ルに１を書き込み、１を期待値として正のオフセット電
圧のセンスアップ読み出し試験と、全てのセルに０を書
き込み、０を期待値として負のオフセット電圧のセンス
アンプ読み出し試験を行うことによりΔＶＢＬの小さな
不良可能なメモリセルを検出する。オフセットの値（例
えば０．５Ｖ，−０．５Ｖ）より信号電圧の小さなメモ
リセルがそれに該当して検出される。
Description
【０００１】
【発明の属する技術分野】本発明は、常誘電体容量もし
くは強誘電体容量を用いた半導体記憶装置に関し、特に
１つのメモリセルを２つの容量と２つのＭＯＳトランジ
スタで構成する半導体記憶装置とその試験方法に関す
る。
くは強誘電体容量を用いた半導体記憶装置に関し、特に
１つのメモリセルを２つの容量と２つのＭＯＳトランジ
スタで構成する半導体記憶装置とその試験方法に関す
る。
【０００２】
【従来の技術】強誘電体を用いた不揮発性記憶装置（フ
ェロエレクトリック・ランダム・アクセス・メモリ、Ｆ
ｅＲＡＭ、以下強誘電体メモリと記す）は、強誘電体容
量の残留分極の方向で不揮発性の記憶を行う。特に２Ｔ
／２Ｃ型強誘電体メモリは、１つのメモリセルを２つの
強誘電体容量と２つのＭＯＳトランジスタで構成し、そ
の２つの強誘電体容量を互いに反対の方向に分極させる
ことにより１ビットの情報を記憶する。
ェロエレクトリック・ランダム・アクセス・メモリ、Ｆ
ｅＲＡＭ、以下強誘電体メモリと記す）は、強誘電体容
量の残留分極の方向で不揮発性の記憶を行う。特に２Ｔ
／２Ｃ型強誘電体メモリは、１つのメモリセルを２つの
強誘電体容量と２つのＭＯＳトランジスタで構成し、そ
の２つの強誘電体容量を互いに反対の方向に分極させる
ことにより１ビットの情報を記憶する。
【０００３】例えば特開昭６３−２０１９９８に記載さ
れている２Ｔ／２Ｃ型強誘電体メモリの構成は、図２に
示すような構成である。ビット線対とワード線の交点に
アレイ状に配置されるメモリセルは、２つの強誘電体容
量と２つのＭＯＳトランジスタで構成される。記憶デー
タの読み出しおよび書き込みアクセスの単位である１ワ
ードを構成するセルは、同一ワード線上に配置される。
また、各ビット線対はワードの特定のビットと関係付け
られる。
れている２Ｔ／２Ｃ型強誘電体メモリの構成は、図２に
示すような構成である。ビット線対とワード線の交点に
アレイ状に配置されるメモリセルは、２つの強誘電体容
量と２つのＭＯＳトランジスタで構成される。記憶デー
タの読み出しおよび書き込みアクセスの単位である１ワ
ードを構成するセルは、同一ワード線上に配置される。
また、各ビット線対はワードの特定のビットと関係付け
られる。
【０００４】メモリセルの２つの強誘電体の一方の電極
は、トランジスタを介して、対を成す正ビット線（ＢＬ
Ｔ）および負ビット線（ＢＬＮ）に接続され、他方の電
極はプレート線（ＰＬ）に接続される。また、２つのト
ランジスタのゲートは１本のワード線（ＷＬ）に接続さ
れる。正負ビット線は、待機時に、ビット線プリチャー
ジ信号（ＰＢＬ）をＶＣＣとし、０Ｖにプリチャージさ
れる。ラッチ型センスアンプ（ＳＡ）は、ＳＡＰを０Ｖ
からＶＣＣに引き上げることにより、正負ビット線対の
微少な電位差を増幅し、より低い電位を示した側を０
Ｖ、より高い電位を示した側をＶＣＣとする。１つのワ
ードを構成するビット線対は、Ｙスイッチ（ＹＳＷ）を
介して、ワードを構成するビットと１対１に対応付けら
れる正負のデータ線対（ＤＬＴ，ＤＬＮ）に選択的に接
続される。
は、トランジスタを介して、対を成す正ビット線（ＢＬ
Ｔ）および負ビット線（ＢＬＮ）に接続され、他方の電
極はプレート線（ＰＬ）に接続される。また、２つのト
ランジスタのゲートは１本のワード線（ＷＬ）に接続さ
れる。正負ビット線は、待機時に、ビット線プリチャー
ジ信号（ＰＢＬ）をＶＣＣとし、０Ｖにプリチャージさ
れる。ラッチ型センスアンプ（ＳＡ）は、ＳＡＰを０Ｖ
からＶＣＣに引き上げることにより、正負ビット線対の
微少な電位差を増幅し、より低い電位を示した側を０
Ｖ、より高い電位を示した側をＶＣＣとする。１つのワ
ードを構成するビット線対は、Ｙスイッチ（ＹＳＷ）を
介して、ワードを構成するビットと１対１に対応付けら
れる正負のデータ線対（ＤＬＴ，ＤＬＮ）に選択的に接
続される。
【０００５】ＹスイッチはＹスイッチ活性化信号（ＹＳ
ＷＥ）がＶｃｃの期間だけ、指定されたビット線対とデ
ータ線対とを直接接続する。各データ線対には、データ
アンプ（ＤＡ）の相補入力と、ライトバッファ（ＷＢ）
の相補出力が接続される。データアンプは、データ線対
に現れたデータを増幅し外部に出力（ＤＯ）する。ま
た、ライトバッファは、書き込み活性化信号（ＷＥ）が
Ｖｃｃのときに、外から与えられたデータ（ＤＩ）をデ
ータ線対に導く。特に、Ｙスイッチが活性で、かつ、セ
ンスアンプが活性の場合には、Ｙスイッチを介しデータ
線対に接続されたラッチ型センスアンプに外から与えら
れたデータをラッチする。
ＷＥ）がＶｃｃの期間だけ、指定されたビット線対とデ
ータ線対とを直接接続する。各データ線対には、データ
アンプ（ＤＡ）の相補入力と、ライトバッファ（ＷＢ）
の相補出力が接続される。データアンプは、データ線対
に現れたデータを増幅し外部に出力（ＤＯ）する。ま
た、ライトバッファは、書き込み活性化信号（ＷＥ）が
Ｖｃｃのときに、外から与えられたデータ（ＤＩ）をデ
ータ線対に導く。特に、Ｙスイッチが活性で、かつ、セ
ンスアンプが活性の場合には、Ｙスイッチを介しデータ
線対に接続されたラッチ型センスアンプに外から与えら
れたデータをラッチする。
【０００６】この強誘電体メモリでは、読み出し動作を
次のように行う。まず、ビット線プリチャージ信号をＶ
ｃｃから０Ｖに下げ、ビット線を０Ｖでフローティング
とする。
次のように行う。まず、ビット線プリチャージ信号をＶ
ｃｃから０Ｖに下げ、ビット線を０Ｖでフローティング
とする。
【０００７】次に、所望のワードを選択するワード線を
１本だけＶｃｃとする。さらにプレート線を０ＶからＶ
ｃｃに立ち上げると、選択されたワード線上の全てのセ
ルの強誘電体容量に電圧がかかる。この電圧によって、
一方の強誘電体容量は分極反転し、多くの電荷が容量か
ら供給されてビット線の電圧は高くなり、他方の容量は
分極反転せず、ビット線の電圧はそれに比べ低くなる。
正ビット線に現れる電圧をＶＢＬＴ、負ビット線に現れ
る電圧をＶＢＬＮとする。ここで、ＶＢＬＴ（ＶＢＬ
Ｎ）がＶＢＬＮ（ＶＢＬＴ）に比べて高い電圧を示した
とする。このようにして現れる正負ビット線電圧の差
（ΔＶＢＬ＝ＶＢＬＴ−ＶＬＢＮ）を、センスアンプ
（ＳＡ）を活性化して増幅する。増幅後は高い電圧を示
した正ビット線がＶｃｃとなり、一方、低い電圧を示し
た負ビット線（正ビット線）は０Ｖとなる。
１本だけＶｃｃとする。さらにプレート線を０ＶからＶ
ｃｃに立ち上げると、選択されたワード線上の全てのセ
ルの強誘電体容量に電圧がかかる。この電圧によって、
一方の強誘電体容量は分極反転し、多くの電荷が容量か
ら供給されてビット線の電圧は高くなり、他方の容量は
分極反転せず、ビット線の電圧はそれに比べ低くなる。
正ビット線に現れる電圧をＶＢＬＴ、負ビット線に現れ
る電圧をＶＢＬＮとする。ここで、ＶＢＬＴ（ＶＢＬ
Ｎ）がＶＢＬＮ（ＶＢＬＴ）に比べて高い電圧を示した
とする。このようにして現れる正負ビット線電圧の差
（ΔＶＢＬ＝ＶＢＬＴ−ＶＬＢＮ）を、センスアンプ
（ＳＡ）を活性化して増幅する。増幅後は高い電圧を示
した正ビット線がＶｃｃとなり、一方、低い電圧を示し
た負ビット線（正ビット線）は０Ｖとなる。
【０００８】また、センスアンプで増幅した後に、Ｙス
イッチ活性化信号（ＹＳＷＥ）を活性とするタイミング
で、Ｙスイッチを介し所望のビット線対（ＢＬＴ，ＢＬ
Ｎ）をデータ線対（ＤＬＴ，ＤＬＮ）に接続する。最後
に、データ線対に現れる信号をデータアンプ（ＤＡ）で
増幅し、データ（ＤＯ）を出力する。ここでは正データ
線の方が高い電圧となるため、出力データは“１”とな
り、負データ線の方は“０”となる。
イッチ活性化信号（ＹＳＷＥ）を活性とするタイミング
で、Ｙスイッチを介し所望のビット線対（ＢＬＴ，ＢＬ
Ｎ）をデータ線対（ＤＬＴ，ＤＬＮ）に接続する。最後
に、データ線対に現れる信号をデータアンプ（ＤＡ）で
増幅し、データ（ＤＯ）を出力する。ここでは正データ
線の方が高い電圧となるため、出力データは“１”とな
り、負データ線の方は“０”となる。
【０００９】データを読み出した後は、２つの強誘電体
容量の両方でプレート線側が高電圧となるため、このま
ま容量両端の電圧を０Ｖとすると残留分極の方向がそろ
ってしまう。次のアクセスでも同じデータを読み出すた
めに、再度データを書き戻す（ライトバック）必要があ
る。この従来の強誘電体メモリでは、ライトバックを以
下のようにして行う。
容量の両方でプレート線側が高電圧となるため、このま
ま容量両端の電圧を０Ｖとすると残留分極の方向がそろ
ってしまう。次のアクセスでも同じデータを読み出すた
めに、再度データを書き戻す（ライトバック）必要があ
る。この従来の強誘電体メモリでは、ライトバックを以
下のようにして行う。
【００１０】まず、センスアンプを活性化したまま、プ
レート線をＶｃｃから０Ｖに下げ、次にセンスアンプを
非活性とし、ビット線プリチャージ信号（ＰＢＬ）を０
ＶからＶｃｃに上げて、両ビット線を０Ｖとする。最後
にワード線を０Ｖとして、強誘電体容量をビット線から
切り離す。
レート線をＶｃｃから０Ｖに下げ、次にセンスアンプを
非活性とし、ビット線プリチャージ信号（ＰＢＬ）を０
ＶからＶｃｃに上げて、両ビット線を０Ｖとする。最後
にワード線を０Ｖとして、強誘電体容量をビット線から
切り離す。
【００１１】このとき、読み出し時に分極反転しなかっ
た強誘電体容量は、プレート線を引き下げる前に、ビッ
ト線側に０Ｖ、プレート線側にＶｃｃが印加される。一
方、読み出し時に分極反転した強誘電体容量は、プレー
ト線を引き下げると、ビット線側にＶｃｃ、プレート線
側に０Ｖが印加される。このライトバックの操作によ
り、次の読み出しでも同じデータを読み出すことが保証
される。この強誘電体メモリでは、書き込み動作時に次
のようにして、任意のワードに外から与えられた入力デ
ータ（ＤＩ）を書き込む。
た強誘電体容量は、プレート線を引き下げる前に、ビッ
ト線側に０Ｖ、プレート線側にＶｃｃが印加される。一
方、読み出し時に分極反転した強誘電体容量は、プレー
ト線を引き下げると、ビット線側にＶｃｃ、プレート線
側に０Ｖが印加される。このライトバックの操作によ
り、次の読み出しでも同じデータを読み出すことが保証
される。この強誘電体メモリでは、書き込み動作時に次
のようにして、任意のワードに外から与えられた入力デ
ータ（ＤＩ）を書き込む。
【００１２】まず、強誘電体メモリは破壊読み出しであ
るため、所望のワードとワード線を共有するセルの記憶
データを保護するために、先に示した読み出し動作と同
じ手順でワード線上のセルの記憶データをセンスアンプ
にて増幅／ラッチする。次に入力データをライトバッフ
ァによりデータ線対に導いた状態で、Ｙスイッチを活性
化する。
るため、所望のワードとワード線を共有するセルの記憶
データを保護するために、先に示した読み出し動作と同
じ手順でワード線上のセルの記憶データをセンスアンプ
にて増幅／ラッチする。次に入力データをライトバッフ
ァによりデータ線対に導いた状態で、Ｙスイッチを活性
化する。
【００１３】このときＹスイッチで当該ビット線対を選
択的にデータ線対に接続することにより、その他のセン
スアンプのデータを乱すことなく、書き込み対象ワード
に対応するセンスアンプに入力データをラッチする。そ
の後、先に示したライトバックと同じ手順ににより、プ
レート線の立ち下げ、ビット線の０Ｖプリチャージ、ワ
ード線の立ち下げを行う。
択的にデータ線対に接続することにより、その他のセン
スアンプのデータを乱すことなく、書き込み対象ワード
に対応するセンスアンプに入力データをラッチする。そ
の後、先に示したライトバックと同じ手順ににより、プ
レート線の立ち下げ、ビット線の０Ｖプリチャージ、ワ
ード線の立ち下げを行う。
【００１４】
【発明が解決しようとする課題】強誘電体容量は、分極
反転の繰り返し回数に伴い、残留分極が減少することが
知られている。この現象は、疲労と呼ばれている。強誘
電体メモリにおいて、読み出し時にビット線に現れる信
号電圧（ΔＶＢＬ）は、残留分極に密接に関係する。よ
り具体的には、ΔＶＢＬは残留分極／ビット線容量の数
分の１程度となる。
反転の繰り返し回数に伴い、残留分極が減少することが
知られている。この現象は、疲労と呼ばれている。強誘
電体メモリにおいて、読み出し時にビット線に現れる信
号電圧（ΔＶＢＬ）は、残留分極に密接に関係する。よ
り具体的には、ΔＶＢＬは残留分極／ビット線容量の数
分の１程度となる。
【００１５】そのため、強誘電体メモリでは、疲労によ
る残留分極の減少に伴いΔＶＢＬがラッチ型センスアン
プの感度を下回るアクセス回数が寿命となる。特にΔＶ
ＢＬの絶対値が初期から比較的小さいセルは、長時間の
使用に伴う強誘電体容量の劣化により、他のセルより早
くΔＶＢＬがセンスアンプの感度を下回り、強誘電体メ
モリ全体の寿命を決めてしまうと考えられる。
る残留分極の減少に伴いΔＶＢＬがラッチ型センスアン
プの感度を下回るアクセス回数が寿命となる。特にΔＶ
ＢＬの絶対値が初期から比較的小さいセルは、長時間の
使用に伴う強誘電体容量の劣化により、他のセルより早
くΔＶＢＬがセンスアンプの感度を下回り、強誘電体メ
モリ全体の寿命を決めてしまうと考えられる。
【００１６】従来の２Ｔ／２Ｃ型強誘電体メモリでは、
初期試験時にΔＶＢＬの絶対値がある設定値より大きい
事を確かめる試験が非常に困難である。これは、センス
アンプでΔＶＢＬを増幅したあとでは、ΔＶＢＬの値が
わからなくなってしまうし、センスアンプを通さずにビ
ット線電圧をチップ外部に引き出すには、微少電圧を扱
う高精度なアナログ回路の搭載が必要となるが、これは
チップ面積の大幅な増大を招き現実的に不可能なためで
ある。
初期試験時にΔＶＢＬの絶対値がある設定値より大きい
事を確かめる試験が非常に困難である。これは、センス
アンプでΔＶＢＬを増幅したあとでは、ΔＶＢＬの値が
わからなくなってしまうし、センスアンプを通さずにビ
ット線電圧をチップ外部に引き出すには、微少電圧を扱
う高精度なアナログ回路の搭載が必要となるが、これは
チップ面積の大幅な増大を招き現実的に不可能なためで
ある。
【００１７】本発明の目的は、少ない回路オーバヘッド
と少ない初期試験コストで２Ｔ／２Ｃ型強誘電体メモリ
中に存在するΔＶＢＬの絶対値が小さなセルを検出する
ことにより、劣化しやすいセルを予め特定し、強誘電体
メモリの寿命を保障し、信頼性を向上するための製品選
別の手がかりを提供する事である。
と少ない初期試験コストで２Ｔ／２Ｃ型強誘電体メモリ
中に存在するΔＶＢＬの絶対値が小さなセルを検出する
ことにより、劣化しやすいセルを予め特定し、強誘電体
メモリの寿命を保障し、信頼性を向上するための製品選
別の手がかりを提供する事である。
【００１８】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の２Ｔ／２Ｃ型強誘電体メモリでは、オフセ
ットを意図的に正負にずらすことができるラッチ型セン
スアンプ（オフセットセンスアンプ）を用いる。通常の
ラッチ型センスアンプでは、ＢＬＴ、ＢＬＮの電圧を比
較し、少しでも電圧が高い側をＶｃｃに、低い側をＧＮ
Ｄに増幅する。
め、本発明の２Ｔ／２Ｃ型強誘電体メモリでは、オフセ
ットを意図的に正負にずらすことができるラッチ型セン
スアンプ（オフセットセンスアンプ）を用いる。通常の
ラッチ型センスアンプでは、ＢＬＴ、ＢＬＮの電圧を比
較し、少しでも電圧が高い側をＶｃｃに、低い側をＧＮ
Ｄに増幅する。
【００１９】オフセットセンスアンプでは、予め設定し
たオフセット値以上にＢＬＴがＢＬＮより高ければ、Ｂ
ＬＴをＶｃｃにＢＬＮをＧＮＤに増幅し、そうでなけれ
ば、ＢＬＴをＧＮＤ、ＢＬＮをＶｃｃに増幅する。
たオフセット値以上にＢＬＴがＢＬＮより高ければ、Ｂ
ＬＴをＶｃｃにＢＬＮをＧＮＤに増幅し、そうでなけれ
ば、ＢＬＴをＧＮＤ、ＢＬＮをＶｃｃに増幅する。
【００２０】本発明の２Ｔ／２Ｃ型強誘電体メモリは、
通常の読み出し／書き込み動作において、オフセットを
０Ｖとし、従来の強誘電体メモリのセンスアンプと同様
に動作する。
通常の読み出し／書き込み動作において、オフセットを
０Ｖとし、従来の強誘電体メモリのセンスアンプと同様
に動作する。
【００２１】また、初期試験時には、オフセットを正負
にずらして読み出し試験を行う。センスアンプのオフセ
ットを例えば０．５Ｖとしたとき、“１”書き込み後の
読み出し時にΔＶＢＬ（＝ＶＢＬＴ−ＶＢＬＮ）が０．
５Ｖ以上でないと“０”が読み出され、ΔＶＢＬが０．
５Ｖ以下である劣化に弱いセルが検出される。また、逆
にセンスアンプのオフセットを−０．５Ｖとしたとき、
“０”書き込み後の読み出し時にΔＶＢＬが−０．５Ｖ
以下でないと“１”が読み出され、ΔＶＢＬが−０．５
Ｖ以上である劣化に弱いセルが検出される。
にずらして読み出し試験を行う。センスアンプのオフセ
ットを例えば０．５Ｖとしたとき、“１”書き込み後の
読み出し時にΔＶＢＬ（＝ＶＢＬＴ−ＶＢＬＮ）が０．
５Ｖ以上でないと“０”が読み出され、ΔＶＢＬが０．
５Ｖ以下である劣化に弱いセルが検出される。また、逆
にセンスアンプのオフセットを−０．５Ｖとしたとき、
“０”書き込み後の読み出し時にΔＶＢＬが−０．５Ｖ
以下でないと“１”が読み出され、ΔＶＢＬが−０．５
Ｖ以上である劣化に弱いセルが検出される。
【００２２】本発明の２Ｔ／２Ｃ型強誘電体メモリにお
いては、初期試験時にセンスアンプのオフセットを意図
的にずらして動作させる事により、ΔＶＢＬの絶対値が
ある設定値（例えば０．５Ｖ）を下回るセルを検出でき
る。このように検出されたセルをリダンダンシ技術で正
常なセルで置き換えたり、このようなセルが存在する強
誘電体メモリを不良品とする事により、製品のメモリセ
ルが劣化に対して強いことを保障できる。
いては、初期試験時にセンスアンプのオフセットを意図
的にずらして動作させる事により、ΔＶＢＬの絶対値が
ある設定値（例えば０．５Ｖ）を下回るセルを検出でき
る。このように検出されたセルをリダンダンシ技術で正
常なセルで置き換えたり、このようなセルが存在する強
誘電体メモリを不良品とする事により、製品のメモリセ
ルが劣化に対して強いことを保障できる。
【００２３】
【発明の実施の形態】図１は本発明における２Ｔ／２Ｃ
型強誘電体メモリの第１の実施例を示す図である。ビッ
ト線対とワード線の交点にアレイ状に配置されるメモリ
セルは、２つの強誘電体容量と２つのＭＯＳトランジス
タで構成される。記憶データの読み出しおよび書き込み
アクセスの単位である１ワードを構成するセルは、同一
ワード線上に配置される。また、各ビット線対はワード
の各ビットと関係付けられる。
型強誘電体メモリの第１の実施例を示す図である。ビッ
ト線対とワード線の交点にアレイ状に配置されるメモリ
セルは、２つの強誘電体容量と２つのＭＯＳトランジス
タで構成される。記憶データの読み出しおよび書き込み
アクセスの単位である１ワードを構成するセルは、同一
ワード線上に配置される。また、各ビット線対はワード
の各ビットと関係付けられる。
【００２４】メモリセルの２つの強誘電体容量の一方の
電極は、トランジスタを介して、対をなす正ビット線
（ＢＬＴ）および負ビット線（ＢＬＮ）に接続され、他
方の電極はプレート線（ＰＬ）に接続される。
電極は、トランジスタを介して、対をなす正ビット線
（ＢＬＴ）および負ビット線（ＢＬＮ）に接続され、他
方の電極はプレート線（ＰＬ）に接続される。
【００２５】ワードの第ｉビットに対応する正負ビット
線を（ＢＬＴｉ，ＢＬＮｉ）と示すこととする。また、
２つのトランジスタのゲートは１本のワード線（ＷＬ）
に接続される。正負ビット線はオフセットセンスアンプ
（ＯＳＡ）の相補端子に接続される。
線を（ＢＬＴｉ，ＢＬＮｉ）と示すこととする。また、
２つのトランジスタのゲートは１本のワード線（ＷＬ）
に接続される。正負ビット線はオフセットセンスアンプ
（ＯＳＡ）の相補端子に接続される。
【００２６】図３に示すオフセットセンスアンプは、オ
フセット信号（ＯＳＴ，ＯＳＮ）によりオフセット値が
設定される。ＯＳＴ，ＯＳＮともにＧＮＤレベルのとき
は、オフセット電圧は０Ｖとなる。ＯＳＴがＶｃｃで、
ＯＳＮがＧＮＤのときは、正のオフセット電圧が設定さ
れ、逆に、ＯＳＴがＧＮＤで、ＯＳＮがＶｃｃのとき
は、負のオフセット電圧が設定される。
フセット信号（ＯＳＴ，ＯＳＮ）によりオフセット値が
設定される。ＯＳＴ，ＯＳＮともにＧＮＤレベルのとき
は、オフセット電圧は０Ｖとなる。ＯＳＴがＶｃｃで、
ＯＳＮがＧＮＤのときは、正のオフセット電圧が設定さ
れ、逆に、ＯＳＴがＧＮＤで、ＯＳＮがＶｃｃのとき
は、負のオフセット電圧が設定される。
【００２７】センスアンプのオフセット電圧をＶｏとし
たとき、ＶＢＬＴ−ＶｏがＶＢＬＮより高ければ、ＢＬ
ＴをＶｃｃに、ＢＬＮをＧＮＤに増幅する。またＶＢＬ
Ｔ−ＶｏがＶＢＬＮより低ければ、ＢＬＴをＧＮＤに、
ＢＬＮをＶｃｃに増幅する。ＢＬＴ，ＢＬＮは、待機時
に、ビット線プリチャージ信号（ＰＢＬ）をＶｃｃと
し、０Ｖにプリチャージされる。オフセットセンスアン
プは、ＳＡＰを０ＶからＶｃｃに引き上げることによ
り、設定されたオフセット値にしたがって、ビット線電
圧を増幅する。全てのワードに対して、そのワードを構
成するビットはＹスイッチ（ＹＳＷ）を介して、ワード
の各ビットに対応するデータ線対（ＤＬＴ，ＤＬＮ）に
選択的に接続される。
たとき、ＶＢＬＴ−ＶｏがＶＢＬＮより高ければ、ＢＬ
ＴをＶｃｃに、ＢＬＮをＧＮＤに増幅する。またＶＢＬ
Ｔ−ＶｏがＶＢＬＮより低ければ、ＢＬＴをＧＮＤに、
ＢＬＮをＶｃｃに増幅する。ＢＬＴ，ＢＬＮは、待機時
に、ビット線プリチャージ信号（ＰＢＬ）をＶｃｃと
し、０Ｖにプリチャージされる。オフセットセンスアン
プは、ＳＡＰを０ＶからＶｃｃに引き上げることによ
り、設定されたオフセット値にしたがって、ビット線電
圧を増幅する。全てのワードに対して、そのワードを構
成するビットはＹスイッチ（ＹＳＷ）を介して、ワード
の各ビットに対応するデータ線対（ＤＬＴ，ＤＬＮ）に
選択的に接続される。
【００２８】ＹスイッチはＹスイッチ活性化信号（ＹＳ
ＷＥ）がＶｃｃの期間だけ、指定されたビット線対とデ
ータ線対を接続する。各データ線対には、データアンプ
（ＤＡ）の相補入力と、ライトバッファ（ＷＢ）の相補
出力が接続される。データアンプはデータ線対に現れた
データを増幅し出力する。ワードの各ビットに対応する
データアンプの出力は、外部への出力（ＤＯ）となる。
また、ライトバッファは、書き込み活性化信号（ＷＥ）
がＶｃｃのときに、書き込みデータをデータ線対に導
く。ライトバッファの入力は外部からのデータ（ＤＩ）
である。Ｙスイッチが活性で、かつ、センスアンプが活
性の場合には、Ｙスイッチを介しデータ線対に接続され
たオフセットセンスアンプに外部からのデータをラッチ
する。
ＷＥ）がＶｃｃの期間だけ、指定されたビット線対とデ
ータ線対を接続する。各データ線対には、データアンプ
（ＤＡ）の相補入力と、ライトバッファ（ＷＢ）の相補
出力が接続される。データアンプはデータ線対に現れた
データを増幅し出力する。ワードの各ビットに対応する
データアンプの出力は、外部への出力（ＤＯ）となる。
また、ライトバッファは、書き込み活性化信号（ＷＥ）
がＶｃｃのときに、書き込みデータをデータ線対に導
く。ライトバッファの入力は外部からのデータ（ＤＩ）
である。Ｙスイッチが活性で、かつ、センスアンプが活
性の場合には、Ｙスイッチを介しデータ線対に接続され
たオフセットセンスアンプに外部からのデータをラッチ
する。
【００２９】この強誘電体メモリでは、読み出し動作を
次のように行う。まず、ビット線プリチャージ信号をＶ
ｃｃから０Ｖに下げ、ビット線を０Ｖでフローティング
とする。次に、所望のワード線１本だけをＶｃｃとす
る。さらにプレート線を０ＶからＶｃｃに立ちあげる
と、選択されたワード線上の全てのセルの強誘電体容量
に電圧がかかる。この電圧によって、一方の強誘電体容
量は分極反転し、多くの電荷が容量から供給されてビッ
ト線の電圧は高くなり、他方の容量は分極反転せず、ビ
ット線の電圧はそれに比べ低くなる。ＯＳＴ，ＯＳＮと
もにＧＮＤのときは、電圧が高い方のビット線がＶｃｃ
に増幅され、低い方のビット線がＧＮＤに増幅される。
ＯＳＴがＶｃｃ、ＯＳＮがＧＮＤのときは、センスアン
プは正のオフセット電圧を持つため、ＢＬＴ側の強誘電
体容量で分極反転が発生する“１”読み出しにおいて、
センスアンプのオフセット電圧より高い信号電圧（ΔＶ
ＢＬ）が出なければ、正しく読み出せない。これとは逆
に、ＯＳＴがＧＮＤ、ＯＳＮがＶｃｃのときは、センス
アンプが負のオフセットを持つため、“０”読み出しに
おいてセンスアンプのオフセット電圧より低い信号電圧
が出なければ、正しく読み出せない。
次のように行う。まず、ビット線プリチャージ信号をＶ
ｃｃから０Ｖに下げ、ビット線を０Ｖでフローティング
とする。次に、所望のワード線１本だけをＶｃｃとす
る。さらにプレート線を０ＶからＶｃｃに立ちあげる
と、選択されたワード線上の全てのセルの強誘電体容量
に電圧がかかる。この電圧によって、一方の強誘電体容
量は分極反転し、多くの電荷が容量から供給されてビッ
ト線の電圧は高くなり、他方の容量は分極反転せず、ビ
ット線の電圧はそれに比べ低くなる。ＯＳＴ，ＯＳＮと
もにＧＮＤのときは、電圧が高い方のビット線がＶｃｃ
に増幅され、低い方のビット線がＧＮＤに増幅される。
ＯＳＴがＶｃｃ、ＯＳＮがＧＮＤのときは、センスアン
プは正のオフセット電圧を持つため、ＢＬＴ側の強誘電
体容量で分極反転が発生する“１”読み出しにおいて、
センスアンプのオフセット電圧より高い信号電圧（ΔＶ
ＢＬ）が出なければ、正しく読み出せない。これとは逆
に、ＯＳＴがＧＮＤ、ＯＳＮがＶｃｃのときは、センス
アンプが負のオフセットを持つため、“０”読み出しに
おいてセンスアンプのオフセット電圧より低い信号電圧
が出なければ、正しく読み出せない。
【００３０】データをセンスアンプで増幅した後は、従
来の強誘電体メモリと同様に、Ｙスイッチ、データアン
プを介してデータを出力し、ライトバックを行う。
来の強誘電体メモリと同様に、Ｙスイッチ、データアン
プを介してデータを出力し、ライトバックを行う。
【００３１】初期試験において、全てのセルに“１”を
書き込み後、“１”を期待値にして、正のオフセット電
圧のセンスアンプでの読み出し試験と、全てのセルに
“０”を書き込み後、“０”を期待値にして、負のオフ
セット電圧のセンスアンプでの読み出し試験とを行うこ
とにより、ΔＶＢＬの絶対値の小さな不良となる可能性
の高いメモリセルを検出できる。
書き込み後、“１”を期待値にして、正のオフセット電
圧のセンスアンプでの読み出し試験と、全てのセルに
“０”を書き込み後、“０”を期待値にして、負のオフ
セット電圧のセンスアンプでの読み出し試験とを行うこ
とにより、ΔＶＢＬの絶対値の小さな不良となる可能性
の高いメモリセルを検出できる。
【００３２】以上示した動作によって、本発明の２Ｔ／
２Ｃ型強誘電体メモリは、劣化後に不良となる可能性の
高いメモリセルを初期試験時に予め検出し、より信頼性
の高い強誘電体メモリを実現する。
２Ｃ型強誘電体メモリは、劣化後に不良となる可能性の
高いメモリセルを初期試験時に予め検出し、より信頼性
の高い強誘電体メモリを実現する。
【００３３】図３は本発明におけるオフセットセンスア
ンプの構成の一例を示す図である。このセンスアンプ
は、ＯＳＴ，ＯＳＮともにＧＮＤのときは、トランジス
タＭＴ、ＭＮがＯＦＦし、通常のラッチ型センスアンプ
（図４）と全く同じように動作する。したがって、ＯＳ
ＴがＶｃｃでＯＳＮがＧＮＤのときはＭＴがＯＮし、オ
フセットセンスアンプは正のオフセットを持つ。逆にＯ
ＳＮのみがＶｃｃのとき、オフセットセンスアンプは、
負のオフセットを持つ。オフセット電圧は各トランジス
タのサイズを調節し自由に設定できる。本オフセットセ
ンスアンプは、従来のセンスアンプに比べ４つトランジ
スタが増加しているが、チップ全体に対する回路の増加
はほとんど無視できる程度である。
ンプの構成の一例を示す図である。このセンスアンプ
は、ＯＳＴ，ＯＳＮともにＧＮＤのときは、トランジス
タＭＴ、ＭＮがＯＦＦし、通常のラッチ型センスアンプ
（図４）と全く同じように動作する。したがって、ＯＳ
ＴがＶｃｃでＯＳＮがＧＮＤのときはＭＴがＯＮし、オ
フセットセンスアンプは正のオフセットを持つ。逆にＯ
ＳＮのみがＶｃｃのとき、オフセットセンスアンプは、
負のオフセットを持つ。オフセット電圧は各トランジス
タのサイズを調節し自由に設定できる。本オフセットセ
ンスアンプは、従来のセンスアンプに比べ４つトランジ
スタが増加しているが、チップ全体に対する回路の増加
はほとんど無視できる程度である。
【００３４】また、センスアンプにオフセットを持たせ
るには、本回路以外にもいくつも方法があり、これらの
方法でも発明の２Ｔ／２Ｃ型強誘電体メモリが構成でき
るのはいうまでもない。また、オフセットを持たないセ
ンスアンプを用いる場合であっても、正ビット線と負ビ
ット線の長さを変えることにより等価的にオフセットセ
ンスアンプの効果を得られる。
るには、本回路以外にもいくつも方法があり、これらの
方法でも発明の２Ｔ／２Ｃ型強誘電体メモリが構成でき
るのはいうまでもない。また、オフセットを持たないセ
ンスアンプを用いる場合であっても、正ビット線と負ビ
ット線の長さを変えることにより等価的にオフセットセ
ンスアンプの効果を得られる。
【００３５】さらに、強誘電体容量のかわりに常誘電体
容量を用いた２Ｔ／２Ｃ型ＤＲＡＭにおいても本発明が
信頼性向上に有効である事はいうまでもない。
容量を用いた２Ｔ／２Ｃ型ＤＲＡＭにおいても本発明が
信頼性向上に有効である事はいうまでもない。
【００３６】
【発明の効果】以上説明したように、本発明の効果は、
２Ｔ／２Ｃ型強誘電体メモリ、あるいは２Ｔ／２Ｃ型常
誘電体メモリの初期試験において、読み出し信号電圧の
絶対値が小さなセルを検出することにより、使用中に不
良となる可能性の高いセルを予め誘電体メモリ中から排
除でき、誘電体メモリ製品の信頼性を向上できることに
ある。
２Ｔ／２Ｃ型強誘電体メモリ、あるいは２Ｔ／２Ｃ型常
誘電体メモリの初期試験において、読み出し信号電圧の
絶対値が小さなセルを検出することにより、使用中に不
良となる可能性の高いセルを予め誘電体メモリ中から排
除でき、誘電体メモリ製品の信頼性を向上できることに
ある。
【図１】本発明の半導体記憶装置の一実施例の回路図で
ある。
ある。
【図２】従来の２Ｔ／２Ｃ型強誘電体メモリの回路図で
ある。
ある。
【図３】オフセットセンスアンプの構成の一例を示す図
である。
である。
【図４】従来のラッチ型センスアンプを示す図である。
Claims (8)
- 【請求項１】 ２つの誘電体容量のそれぞれの一方の端
子を、それぞれ異なるトランジスタを介して正と負のビ
ット線に個別に接続し、他方の端子を共に共通のプレー
ト線に接続し、前記２つのトランジスタのゲート端子を
共通のワード線に接続して構成されるメモリセルを前記
正負ビット線対とワード線の交点にマトリックス上に配
置した不揮発性半導体記憶装置において、 オフセット電圧を０Ｖ、正の電圧、負の電圧の少なくと
も３つの値に設定可能なセンスアンプの第一および第二
の相補端子を正ビット線および負ビット線のそれぞれに
接続することを特徴とする半導体記憶装置。 - 【請求項２】 正のオフセット電圧を設定するときに
は、正のビット線から接地電位に至る経路を形成するト
ランジスタを活性化し、逆に、負のオフセット電圧を設
定するときには、負のビット線から接地電位に至る経路
を形成するトランジスタを活性化するセンスアンプを有
する請求項１記載の不揮発性半導体記憶装置。 - 【請求項３】 前記誘電体容量が強誘電体容量である請
求項１または２記載の半導体記憶装置。 - 【請求項４】 前記誘電体容量が常誘電体容量である請
求項１または２記載の半導体記憶装置。 - 【請求項５】 試験時以外にはセンスアンプのオフセッ
ト電圧を０Ｖとする請求項１または２記載の半導体装
置。 - 【請求項６】 前記請求項１記載の半導体記憶装置を試
験する半導体記憶装置試験方法において、センスアンプ
のオフセット電圧を正の値と負の値のいずれかに設定し
て書き込み読み出し試験を行うことを特徴とする半導体
記憶装置試験方法。 - 【請求項７】 全てのセルに“１”を書き込むステップ
と、“１”を期待値として正のオフセット電圧のセンス
アンプで読み出し試験を行うステップと、正のビットラ
イン電圧と負のビットライン電圧との差であるΔＶＢＬ
をセンスアンプのオフセット電圧と比較し、小さい場合
不良セルと判定するステップを有する請求項６記載の半
導体記憶装置試験方法。 - 【請求項８】 全てのセルに“０”を書き込むステップ
と、“０”を期待値にして負のオフセット電圧のセンス
アンプで読み出し試験を行うステップと、正のビットラ
イン電圧と負のビットライン電圧との差であるΔＶＢＬ
をセンスアンプのオフセット電圧と比較し、絶対値が小
さい場合不良セルと判定するステップと有する請求項6
記載の半導体記憶装置の試験方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31863697A JP3727157B2 (ja) | 1997-11-19 | 1997-11-19 | 半導体記憶装置及びその試験方法 |
| US09/192,528 US5991189A (en) | 1997-11-19 | 1998-11-17 | Ferroelectric random access memory devices having short-lived cell detector available for life test for ferroelectric capacitor and method for testing ferroelectric memory cells |
| TW087119153A TW418391B (en) | 1997-11-19 | 1998-11-18 | Ferroelectric random access memory device having short-lived cell detector available for life test for ferroelectric capacitor and method for testing ferroelectric memory cells |
| DE69823618T DE69823618T2 (de) | 1997-11-19 | 1998-11-19 | Ferroelektrischer Direktzugriffspeicher mit kurzlebigem Zelldetektor für Prüfung eines ferroelektrischen Kapazitors und Verfahren zur Prüfung von ferroelekrischen Speicherzellen |
| KR1019980049823A KR100281215B1 (ko) | 1997-11-19 | 1998-11-19 | 강유전체 커패시터의 라이프 테스트용으로 이용가능한 단명 셀검출기를 갖는 강유전체 랜덤 액세스메모리 디바이스 및 강유전체 메모리 셀의 테스트 방법 |
| EP98122002A EP0920032B1 (en) | 1997-11-19 | 1998-11-19 | Ferroelectric random access memory device having short-lived cell detector available for life test for ferroelectric capacitor and method for testing ferroelectric memory cells |
| CNB981248519A CN1171236C (zh) | 1997-11-19 | 1998-11-19 | 铁电随机存取存储器及测试短寿命单元的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31863697A JP3727157B2 (ja) | 1997-11-19 | 1997-11-19 | 半導体記憶装置及びその試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11149796A true JPH11149796A (ja) | 1999-06-02 |
| JP3727157B2 JP3727157B2 (ja) | 2005-12-14 |
Family
ID=18101358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31863697A Expired - Fee Related JP3727157B2 (ja) | 1997-11-19 | 1997-11-19 | 半導体記憶装置及びその試験方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5991189A (ja) |
| EP (1) | EP0920032B1 (ja) |
| JP (1) | JP3727157B2 (ja) |
| KR (1) | KR100281215B1 (ja) |
| CN (1) | CN1171236C (ja) |
| DE (1) | DE69823618T2 (ja) |
| TW (1) | TW418391B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6288950B1 (en) | 1999-09-14 | 2001-09-11 | Nec Corporation | Semiconductor memory device capable of generating offset voltage independent of bit line voltage |
| US6512686B2 (en) | 2000-05-25 | 2003-01-28 | Sharp Kabushiki Kaisha | Ferroelectric storage device and test method thereof |
| US7266030B2 (en) | 2004-10-30 | 2007-09-04 | Hynix Semiconductor, Inc. | Method for measuring offset voltage of sense amplifier and semiconductor employing the method |
| US7283412B2 (en) | 2004-07-27 | 2007-10-16 | Hynix Semiconductor, Inc. | Bit line sense amplifier and semiconductor memory device having the same |
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| US6535421B1 (en) * | 1999-02-10 | 2003-03-18 | Rohm Co., Ltd. | Nonvolatile semiconductor memory having a voltage selection circuit |
| JP2000268581A (ja) * | 1999-03-17 | 2000-09-29 | Fujitsu Ltd | Ｒｏｍデータを保持する強誘電体メモリ装置 |
| US6658608B1 (en) * | 1999-09-21 | 2003-12-02 | David A. Kamp | Apparatus and method for testing ferroelectric memories |
| JP2001319472A (ja) * | 2000-05-10 | 2001-11-16 | Toshiba Corp | 半導体記憶装置 |
| US6584007B2 (en) * | 2000-12-29 | 2003-06-24 | Stmicroelectronics, Inc. | Circuit and method for testing a ferroelectric memory device |
| JP2002216498A (ja) * | 2001-01-18 | 2002-08-02 | Rohm Co Ltd | 強誘電体記憶装置 |
| KR100400773B1 (ko) | 2001-06-29 | 2003-10-08 | 주식회사 하이닉스반도체 | 강유전체 랜덤 억세스 메모리의 강유전 캐패시터 테스트회로 |
| US6754094B2 (en) * | 2002-01-31 | 2004-06-22 | Stmicroelectronics, Inc. | Circuit and method for testing a ferroelectric memory device |
| US6590799B1 (en) * | 2002-05-29 | 2003-07-08 | Agilent Technologies, Inc. | On-chip charge distribution measurement circuit |
| US6928376B2 (en) * | 2002-10-03 | 2005-08-09 | Texas Instruments Incorporated | Apparatus and methods for ferroelectric ram fatigue testing |
| US6826099B2 (en) | 2002-11-20 | 2004-11-30 | Infineon Technologies Ag | 2T2C signal margin test mode using a defined charge and discharge of BL and /BL |
| US6731554B1 (en) * | 2002-11-20 | 2004-05-04 | Infineon Technologies Ag | 2T2C signal margin test mode using resistive element |
| US6876590B2 (en) | 2002-11-20 | 2005-04-05 | Infineon Technologies, Ag | 2T2C signal margin test mode using a defined charge exchange between BL and/BL |
| JP3878566B2 (ja) * | 2003-03-14 | 2007-02-07 | 株式会社東芝 | 強誘電体メモリ及びそのテスト方法 |
| US20050063213A1 (en) * | 2003-09-18 | 2005-03-24 | Michael Jacob | Signal margin test mode for FeRAM with ferroelectric reference capacitor |
| KR100627515B1 (ko) * | 2004-10-04 | 2006-09-21 | 주식회사 하이닉스반도체 | 메모리 장치 및 그의 테스트 방법 |
| US20080129253A1 (en) * | 2006-11-03 | 2008-06-05 | Advanced Desalination Inc. | Battery energy reclamation apparatus and method thereby |
| KR100838639B1 (ko) * | 2006-11-07 | 2008-06-16 | 후지쯔 가부시끼가이샤 | 반도체 기억장치의 검사 방법 |
| JP2009223935A (ja) * | 2008-03-14 | 2009-10-01 | Toshiba Corp | 強誘電体メモリ及びそのテスト方法 |
| CN111292782B (zh) * | 2019-10-21 | 2021-11-02 | 北京潼荔科技有限公司 | 非易失性随机存取存储器及存取方法 |
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|---|---|---|---|---|
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-
1997
- 1997-11-19 JP JP31863697A patent/JP3727157B2/ja not_active Expired - Fee Related
-
1998
- 1998-11-17 US US09/192,528 patent/US5991189A/en not_active Expired - Lifetime
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- 1998-11-19 DE DE69823618T patent/DE69823618T2/de not_active Expired - Fee Related
- 1998-11-19 CN CNB981248519A patent/CN1171236C/zh not_active Expired - Fee Related
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- 1998-11-19 EP EP98122002A patent/EP0920032B1/en not_active Expired - Lifetime
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