JPH11136111A - 高周波回路 - Google Patents
高周波回路Info
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- JPH11136111A JPH11136111A JP9298493A JP29849397A JPH11136111A JP H11136111 A JPH11136111 A JP H11136111A JP 9298493 A JP9298493 A JP 9298493A JP 29849397 A JP29849397 A JP 29849397A JP H11136111 A JPH11136111 A JP H11136111A
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- Japan
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- transistor
- fet
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
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- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/38—Transceivers, i.e. devices in which transmitter and receiver form a structural unit and in which at least one part is used for functions of transmitting and receiving
- H04B1/40—Circuits
- H04B1/44—Transmit/receive switching
- H04B1/48—Transmit/receive switching in circuits for connecting transmitter and receiver to a common transmission path, e.g. by energy of transmitter
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Electronic Switches (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】いわゆる櫛形ゲート構造等、実効ゲート部が複
数に分割されてなるＦＥＴに容量を付加して低電圧駆動
の大電力用スイッチとして用いた場合、当該ＦＥＴの動
作が不安定で容量付加による信号歪み除去性能が十分で
ない。 【解決手段】入力端子Ｔinと出力端子Ｔout 間に接続さ
れ、ゲート電極１６が抵抗素子Ｒｇを介して制御端子Ｔ
c1に接続され、ゲート電極１６の実効ゲート部が複数に
（Ｇ１等に）分割されてなるスイッチング用トランジス
タ（ＦＥＴ1-1等）を有する。その複数の実効ゲート部
Ｇ１〜Ｇ４のうち、その少なくとも２つの実効ゲート部
の一方端に対して共に近接する箇所に、ＦＥＴ1-1 等の
ゲートとソース又はドレイン間容量に並列に付加される
付加容量Ｃadd が配されている。好ましくは、出力端子
Ｔout と基準電圧の供給線３との間に、同様に付加容量
Ｃadd を備えた短絡用トランジスタ（ＦＥＴ2-1 等）を
有する。
数に分割されてなるＦＥＴに容量を付加して低電圧駆動
の大電力用スイッチとして用いた場合、当該ＦＥＴの動
作が不安定で容量付加による信号歪み除去性能が十分で
ない。 【解決手段】入力端子Ｔinと出力端子Ｔout 間に接続さ
れ、ゲート電極１６が抵抗素子Ｒｇを介して制御端子Ｔ
c1に接続され、ゲート電極１６の実効ゲート部が複数に
（Ｇ１等に）分割されてなるスイッチング用トランジス
タ（ＦＥＴ1-1等）を有する。その複数の実効ゲート部
Ｇ１〜Ｇ４のうち、その少なくとも２つの実効ゲート部
の一方端に対して共に近接する箇所に、ＦＥＴ1-1 等の
ゲートとソース又はドレイン間容量に並列に付加される
付加容量Ｃadd が配されている。好ましくは、出力端子
Ｔout と基準電圧の供給線３との間に、同様に付加容量
Ｃadd を備えた短絡用トランジスタ（ＦＥＴ2-1 等）を
有する。
Description
【０００１】
【発明の属する技術分野】本発明は、セルラー電話器に
代表される携帯機器等に内蔵され、低電圧駆動が可能な
高周波スイッチを有する高周波回路に関する。
代表される携帯機器等に内蔵され、低電圧駆動が可能な
高周波スイッチを有する高周波回路に関する。
【０００２】
【従来の技術】近年、セルラー電話，パーソナル通信に
代表される移動体通信の発展には目覚ましいものがあ
る。たとえば、国内においては、従来からの８００ＭＨ
ｚ帯のアナログセルラーに加え、新たに８００ＭＨｚ帯
および１．５ＧＨｚ帯のディジタルセルラー（ＰＤＣ）
が実用化され、数年前からはパーソナルハンディフォン
システム（ＰＨＳ）がサービスを始めている。とくに最
近では、最新のディジタル変調技術を用いた次世代ディ
ジタル通信の開発が世界規模で盛んになってきており、
移動体通信の分野は益々活況を呈してきている。
代表される移動体通信の発展には目覚ましいものがあ
る。たとえば、国内においては、従来からの８００ＭＨ
ｚ帯のアナログセルラーに加え、新たに８００ＭＨｚ帯
および１．５ＧＨｚ帯のディジタルセルラー（ＰＤＣ）
が実用化され、数年前からはパーソナルハンディフォン
システム（ＰＨＳ）がサービスを始めている。とくに最
近では、最新のディジタル変調技術を用いた次世代ディ
ジタル通信の開発が世界規模で盛んになってきており、
移動体通信の分野は益々活況を呈してきている。
【０００３】かかる移動体通信、特にディジタル通信シ
ステムは、準マイクロ波帯を用いている場合が多く、こ
れらシステムの携帯端末内で用いられる高周波信号切り
換え用のスイッチ回路（高周波スイッチ回路）として
は、優れた高周波特性に加え低電圧駆動の要望が強い。
携帯端末は扱う信号がギガ（Ｇ）Ｈｚ帯におよぶため、
優れた高周波特性を示すＧａＡｓＦＥＴを用いたスイッ
チ回路が、携帯端末内の高周波信号切り換え用として使
われ始めている。
ステムは、準マイクロ波帯を用いている場合が多く、こ
れらシステムの携帯端末内で用いられる高周波信号切り
換え用のスイッチ回路（高周波スイッチ回路）として
は、優れた高周波特性に加え低電圧駆動の要望が強い。
携帯端末は扱う信号がギガ（Ｇ）Ｈｚ帯におよぶため、
優れた高周波特性を示すＧａＡｓＦＥＴを用いたスイッ
チ回路が、携帯端末内の高周波信号切り換え用として使
われ始めている。
【０００４】高周波スイッチ回路の基本単位であるスイ
ッチング用ＦＥＴを図６に示す。この図６に示すスイッ
チング用ＦＥＴは、そのゲートに高い抵抗値の抵抗素子
Ｒｇが接続されている。このため、当該スイッチング用
ＦＥＴの等価回路は、オン状態では数Ωのオン抵抗Ｒo
n、オフ状態では数百ｆＦの遮断容量として表すことが
できる。オフ状態の遮断容量は、ゲートとソース又はド
レイン間の直列容量（本例では、共にＣg で示す）と、
ソースとドレイン間容量Ｃdsとを並列させた合成容量と
なる。ゲートに高抵抗素子Ｒｇが接続されたＦＥＴは、
このようにオン状態とオフ状態で明確に抵抗性と容量性
を示すことから、準マイクロ波帯用スイッチ回路の基本
単位として優れた特性をもっている。
ッチング用ＦＥＴを図６に示す。この図６に示すスイッ
チング用ＦＥＴは、そのゲートに高い抵抗値の抵抗素子
Ｒｇが接続されている。このため、当該スイッチング用
ＦＥＴの等価回路は、オン状態では数Ωのオン抵抗Ｒo
n、オフ状態では数百ｆＦの遮断容量として表すことが
できる。オフ状態の遮断容量は、ゲートとソース又はド
レイン間の直列容量（本例では、共にＣg で示す）と、
ソースとドレイン間容量Ｃdsとを並列させた合成容量と
なる。ゲートに高抵抗素子Ｒｇが接続されたＦＥＴは、
このようにオン状態とオフ状態で明確に抵抗性と容量性
を示すことから、準マイクロ波帯用スイッチ回路の基本
単位として優れた特性をもっている。
【０００５】図７に、スイッチング用ＦＥＴのゲートバ
イアス状態のインピーダンス変化を模式図で示す。スイ
ッチング用ＦＥＴのドレインとソース間のインピーダン
スＺdsは、ゲートバイアス電圧Ｖｇがピンチオフ電圧Ｖ
ｐ以下の時に十分に大きく、逆に、ゲートバイアス電圧
Ｖｇが当該ＦＥＴがターンオンするゲート電圧（以下、
ターンオン電圧）Ｖｆ付近のときに十分に低くなる。し
たがって、このＦＥＴをスイッチング用として用いる場
合、当該ＦＥＴがオンのときのゲートバイアス電圧Ｖｇ
(on)は、ターンオン電圧Ｖｆより大きな電圧に設定さ
れ、また、当該ＦＥＴがオフのときのゲートバイアス電
圧Ｖｇ(off) は、ピンチオフ電圧Ｖｐより十分低い電圧
に設定される。
イアス状態のインピーダンス変化を模式図で示す。スイ
ッチング用ＦＥＴのドレインとソース間のインピーダン
スＺdsは、ゲートバイアス電圧Ｖｇがピンチオフ電圧Ｖ
ｐ以下の時に十分に大きく、逆に、ゲートバイアス電圧
Ｖｇが当該ＦＥＴがターンオンするゲート電圧（以下、
ターンオン電圧）Ｖｆ付近のときに十分に低くなる。し
たがって、このＦＥＴをスイッチング用として用いる場
合、当該ＦＥＴがオンのときのゲートバイアス電圧Ｖｇ
(on)は、ターンオン電圧Ｖｆより大きな電圧に設定さ
れ、また、当該ＦＥＴがオフのときのゲートバイアス電
圧Ｖｇ(off) は、ピンチオフ電圧Ｖｐより十分低い電圧
に設定される。
【０００６】かかるスイッチング用ＦＥＴが大電力（大
振幅）のＲＦ信号を扱う場合は、歪みなどの信号劣化の
問題が生じる。この大電力入力時の歪み問題は、携帯端
末のように駆動電圧をなるべく小さくしなければならな
い場合に、ゲートバイアス電圧のＶｇ(on)とＶｇ(off)
の電圧差を大きくできないことと関係する。すなわち、
低電圧駆動のためにゲートバイアス電圧のＶｇ(on)とＶ
ｇ(off) の電圧差が縮小化傾向にある状況でＶｇ(on)が
ターンオン電圧Ｖｆを下回らないことを確保するには、
どうしてもＶｇ(off) とピンチオフ電圧Ｖｐのマージン
を狭くとらざるを得ず、その結果、オフ時の信号歪みが
発生しやすくなる。図７に示すように、オフ状態のＦＥ
ＴにＲＦ信号が加わると、ゲートバイアス電圧がＶｇ(o
ff) を中心に、ＲＦ信号によって変調を受ける。ＲＦ信
号が大振幅のときは、この変調の度合いが大きくなり、
ある限界を越えると図７中に示すように、変調を受けた
ゲートバイアス電圧Ｖｇがピンチオフ電圧Ｖｐを越えて
大きくなり、ついには当該ＦＥＴはピンチオフ状態、つ
まりオフ状態ではなくなる結果、出力電圧波形が歪むこ
ととなる。
振幅）のＲＦ信号を扱う場合は、歪みなどの信号劣化の
問題が生じる。この大電力入力時の歪み問題は、携帯端
末のように駆動電圧をなるべく小さくしなければならな
い場合に、ゲートバイアス電圧のＶｇ(on)とＶｇ(off)
の電圧差を大きくできないことと関係する。すなわち、
低電圧駆動のためにゲートバイアス電圧のＶｇ(on)とＶ
ｇ(off) の電圧差が縮小化傾向にある状況でＶｇ(on)が
ターンオン電圧Ｖｆを下回らないことを確保するには、
どうしてもＶｇ(off) とピンチオフ電圧Ｖｐのマージン
を狭くとらざるを得ず、その結果、オフ時の信号歪みが
発生しやすくなる。図７に示すように、オフ状態のＦＥ
ＴにＲＦ信号が加わると、ゲートバイアス電圧がＶｇ(o
ff) を中心に、ＲＦ信号によって変調を受ける。ＲＦ信
号が大振幅のときは、この変調の度合いが大きくなり、
ある限界を越えると図７中に示すように、変調を受けた
ゲートバイアス電圧Ｖｇがピンチオフ電圧Ｖｐを越えて
大きくなり、ついには当該ＦＥＴはピンチオフ状態、つ
まりオフ状態ではなくなる結果、出力電圧波形が歪むこ
ととなる。
【０００７】かかる大電力入力時の信号歪みを緩和する
ために、複数のＦＥＴが直列接続された多段構成の高周
波スイッチ回路が通常、用いられる。図８は、３段構成
のＦＥＴスイッチ回路を例示する。このＦＥＴスイッチ
回路１００では、スイッチング用ＦＥＴ部１０１と、当
該スイッチング用ＦＥＴ部１０１の出力と共通電圧の供
給線（ＶSS線１０３）との間に接続され、スイッチング
用ＦＥＴ部１０１のオフ時の出力ノードを共通電圧で保
持する短絡用ＦＥＴ部１０２とから構成され、それぞれ
が多段構成となっている。
ために、複数のＦＥＴが直列接続された多段構成の高周
波スイッチ回路が通常、用いられる。図８は、３段構成
のＦＥＴスイッチ回路を例示する。このＦＥＴスイッチ
回路１００では、スイッチング用ＦＥＴ部１０１と、当
該スイッチング用ＦＥＴ部１０１の出力と共通電圧の供
給線（ＶSS線１０３）との間に接続され、スイッチング
用ＦＥＴ部１０１のオフ時の出力ノードを共通電圧で保
持する短絡用ＦＥＴ部１０２とから構成され、それぞれ
が多段構成となっている。
【０００８】スイッチング用ＦＥＴ部１０１では、その
高周波信号の入力端子Ｔinと出力端子Ｔout との間に３
つのＦＥＴ1-1 〜ＦＥＴ1-3 が直列接続され、各ＦＥＴ
のゲートがそれぞれ高抵抗素子Ｒｇを介して共通な制御
信号入力端子Ｔc1に接続されている。同様に、短絡用Ｆ
ＥＴ部１０２では、前記高周波信号の出力端子Ｔoutと
ＶSS線１０３との間に３つのＦＥＴ2-1 〜ＦＥＴ2-3 が
直列接続され、各ＦＥＴのゲートがそれぞれ高抵抗素子
Ｒｇを介して共通な制御信号入力端子Ｔc2に接続されて
いる。
高周波信号の入力端子Ｔinと出力端子Ｔout との間に３
つのＦＥＴ1-1 〜ＦＥＴ1-3 が直列接続され、各ＦＥＴ
のゲートがそれぞれ高抵抗素子Ｒｇを介して共通な制御
信号入力端子Ｔc1に接続されている。同様に、短絡用Ｆ
ＥＴ部１０２では、前記高周波信号の出力端子Ｔoutと
ＶSS線１０３との間に３つのＦＥＴ2-1 〜ＦＥＴ2-3 が
直列接続され、各ＦＥＴのゲートがそれぞれ高抵抗素子
Ｒｇを介して共通な制御信号入力端子Ｔc2に接続されて
いる。
【０００９】かかる構成の高周波スイッチ回路１００
は、そのオン状態において、スイッチング用のＦＥＴ1-
1 〜ＦＥＴ1-3 が何れもオンし、短絡用のＦＥＴ2-1 〜
ＦＥＴ2-3 が何れもオフする。また、当該高周波スイッ
チ回路１００がオフ状態に移行するときは、スイッチン
グ用のＦＥＴ1-1 〜ＦＥＴ1-3 が何れもオフする一方、
短絡用のＦＥＴ2-1 〜ＦＥＴ2-3 全てがオン状態に遷移
し、たとえオフ状態のスイッチング用のＦＥＴ1-1 〜Ｆ
ＥＴ1-3 に信号成分の僅かな漏洩があっても、これを共
通電位に逃がし入出力間の確実な高周波絶縁を達成す
る。すなわち、スイッチング用のＦＥＴ1-1 〜ＦＥＴ1-
3 は、短絡用のＦＥＴ2-1 〜ＦＥＴ2-3 と組み合わせる
ことにより、オン時の信号ロスを伴わずにオフ時に優れ
たアイソレーション特性を得ることが可能である。ま
た、各ＦＥＴ部を多段接続としたことにより、その段数
に応じて入力するＲＦ信号電圧が分圧される。各段のＦ
ＥＴは、何れも程度の差こそあれＲＦ変調を受けるが、
入力信号電圧が分圧されたことにより１段構成の場合に
比べより歪み難くなる。したがって、ＦＥＴ部を多段接
続としたスイッチ回路は、その最大取扱い電力が増大
し、大電力入力時の耐歪み特性が向上する。
は、そのオン状態において、スイッチング用のＦＥＴ1-
1 〜ＦＥＴ1-3 が何れもオンし、短絡用のＦＥＴ2-1 〜
ＦＥＴ2-3 が何れもオフする。また、当該高周波スイッ
チ回路１００がオフ状態に移行するときは、スイッチン
グ用のＦＥＴ1-1 〜ＦＥＴ1-3 が何れもオフする一方、
短絡用のＦＥＴ2-1 〜ＦＥＴ2-3 全てがオン状態に遷移
し、たとえオフ状態のスイッチング用のＦＥＴ1-1 〜Ｆ
ＥＴ1-3 に信号成分の僅かな漏洩があっても、これを共
通電位に逃がし入出力間の確実な高周波絶縁を達成す
る。すなわち、スイッチング用のＦＥＴ1-1 〜ＦＥＴ1-
3 は、短絡用のＦＥＴ2-1 〜ＦＥＴ2-3 と組み合わせる
ことにより、オン時の信号ロスを伴わずにオフ時に優れ
たアイソレーション特性を得ることが可能である。ま
た、各ＦＥＴ部を多段接続としたことにより、その段数
に応じて入力するＲＦ信号電圧が分圧される。各段のＦ
ＥＴは、何れも程度の差こそあれＲＦ変調を受けるが、
入力信号電圧が分圧されたことにより１段構成の場合に
比べより歪み難くなる。したがって、ＦＥＴ部を多段接
続としたスイッチ回路は、その最大取扱い電力が増大
し、大電力入力時の耐歪み特性が向上する。
【００１０】つぎに、この多段構成の高周波スイッチ回
路の最大取扱い電力を、オフ時の等価回路を参照しなが
ら更に詳しく述べる。図９は、前記図８に示す高周波ス
イッチ回路１００のオン時、即ちスイッチング用ＦＥＴ
部１０１がオン状態、遮断用ＦＥＴ部１０２がオフ状態
のときの等価回路である。なお、等価回路を示さない当
該スイッチ回路１００のオフ時では、スイッチング用Ｆ
ＥＴ部１０１と短絡用ＦＥＴ部１０２の状態（オン／オ
フ）が図９とは逆となる。何れにしても、多段構成のＦ
ＥＴ部の一方がオフ状態のときに、その出力信号の歪み
が問題となるので、ここでは図９のように短絡用ＦＥＴ
部１０２のオフ状態を例に説明する。
路の最大取扱い電力を、オフ時の等価回路を参照しなが
ら更に詳しく述べる。図９は、前記図８に示す高周波ス
イッチ回路１００のオン時、即ちスイッチング用ＦＥＴ
部１０１がオン状態、遮断用ＦＥＴ部１０２がオフ状態
のときの等価回路である。なお、等価回路を示さない当
該スイッチ回路１００のオフ時では、スイッチング用Ｆ
ＥＴ部１０１と短絡用ＦＥＴ部１０２の状態（オン／オ
フ）が図９とは逆となる。何れにしても、多段構成のＦ
ＥＴ部の一方がオフ状態のときに、その出力信号の歪み
が問題となるので、ここでは図９のように短絡用ＦＥＴ
部１０２のオフ状態を例に説明する。
【００１１】前述したように、低電圧駆動時にはオフ状
態のＦＥＴ部（図９では、短絡用ＦＥＴ部１０２）がそ
の最大取扱い電力を決める。いま、入力端子Ｔinに電圧
振幅がＶRFのＲＦ信号が印加され、そのスイッチング用
ＦＥＴ部１０１での減衰が無視でき、また短絡用ＦＥＴ
部１０２におけるＦＥＴ2-1 〜ＦＥＴ2-3 のサイズが同
じとする。このときＲＦ信号が短絡用ＦＥＴ部１０２に
印加されると、そのＦＥＴ2-1 〜ＦＥＴ2-3 の各ゲート
とドレイン又はソース間それぞれに、平均値がＶRF／６
の電圧ｖrfn(n=1,2,…,6) が印加される。この電圧ｖrf
n が各ゲートをＲＦ変調する電圧振幅であるので、この
電圧印加によりＦＥＴ2-1 〜ＦＥＴ2-3の何れかがピン
チオフ状態でなくなれば、即ちｖrfn ＞Ｖｐ−Ｖｇ(of
f) となれば、その瞬時にピンチオフ状態を脱する短絡
用ＦＥＴから共通線ＶSSに電流がリークして電力ロスが
発生し、この結果、出力端子Ｔout に現れるＲＦ信号が
振幅のピーク側で歪むことになる。
態のＦＥＴ部（図９では、短絡用ＦＥＴ部１０２）がそ
の最大取扱い電力を決める。いま、入力端子Ｔinに電圧
振幅がＶRFのＲＦ信号が印加され、そのスイッチング用
ＦＥＴ部１０１での減衰が無視でき、また短絡用ＦＥＴ
部１０２におけるＦＥＴ2-1 〜ＦＥＴ2-3 のサイズが同
じとする。このときＲＦ信号が短絡用ＦＥＴ部１０２に
印加されると、そのＦＥＴ2-1 〜ＦＥＴ2-3 の各ゲート
とドレイン又はソース間それぞれに、平均値がＶRF／６
の電圧ｖrfn(n=1,2,…,6) が印加される。この電圧ｖrf
n が各ゲートをＲＦ変調する電圧振幅であるので、この
電圧印加によりＦＥＴ2-1 〜ＦＥＴ2-3の何れかがピン
チオフ状態でなくなれば、即ちｖrfn ＞Ｖｐ−Ｖｇ(of
f) となれば、その瞬時にピンチオフ状態を脱する短絡
用ＦＥＴから共通線ＶSSに電流がリークして電力ロスが
発生し、この結果、出力端子Ｔout に現れるＲＦ信号が
振幅のピーク側で歪むことになる。
【００１２】一般的に、ｎ段のＦＥＴを直列接続したス
イッチ回路の最大取り扱い電力Ｐmax は、負荷インピー
ダンスをＺｏとすると、次式で表される。
イッチ回路の最大取り扱い電力Ｐmax は、負荷インピー
ダンスをＺｏとすると、次式で表される。
【００１３】
【数１】 Ｐmax ＝２｛ｎ（Ｖｐ−Ｖｇ(off) ）｝2 ／Ｚｏ …（１）
【００１４】最大取扱い電力Ｐmax を増加させるには、
上記（１）式においてｎを増やす、Ｖｐを高く設定す
る、或いはＶｇ(off) を低く設定することが考えられ
る。ところが、低電圧駆動が前提である携帯端末内の使
用においては、先に述べたようにＶｇ(off) を余り低く
設定することはできず、またＶｐを高く設定するとＦＥ
Ｔのオン抵抗Ｒonが増加しスイッチオン時のロス（この
短絡用ＦＥＴでは、漏洩信号成分の接地ロス）増加につ
ながり、好ましくない。さらに、ＦＥＴの段数ｎを増や
す場合、１段構成と同一なオン抵抗Ｒonを実現するに
は、各ＦＥＴが１段構成のＦＥＴのｎ倍のゲート幅にす
る必要がある。単にＦＥＴを段数ｎを増やすだけでも専
有面積の増加は避けられないうえ、各ＦＥＴのゲート幅
をｎ倍にする必要があり、益々スイッチ回路の専有面積
が大きくなり、チップ面積増大によるコストアップにつ
ながる。以上のように、高周波スイッチ回路の低電圧駆
動にともなう最大取り扱い電力の向上は、スイッチング
特性劣化或いはコストアップとの間でトレードオフの関
係となる。
上記（１）式においてｎを増やす、Ｖｐを高く設定す
る、或いはＶｇ(off) を低く設定することが考えられ
る。ところが、低電圧駆動が前提である携帯端末内の使
用においては、先に述べたようにＶｇ(off) を余り低く
設定することはできず、またＶｐを高く設定するとＦＥ
Ｔのオン抵抗Ｒonが増加しスイッチオン時のロス（この
短絡用ＦＥＴでは、漏洩信号成分の接地ロス）増加につ
ながり、好ましくない。さらに、ＦＥＴの段数ｎを増や
す場合、１段構成と同一なオン抵抗Ｒonを実現するに
は、各ＦＥＴが１段構成のＦＥＴのｎ倍のゲート幅にす
る必要がある。単にＦＥＴを段数ｎを増やすだけでも専
有面積の増加は避けられないうえ、各ＦＥＴのゲート幅
をｎ倍にする必要があり、益々スイッチ回路の専有面積
が大きくなり、チップ面積増大によるコストアップにつ
ながる。以上のように、高周波スイッチ回路の低電圧駆
動にともなう最大取り扱い電力の向上は、スイッチング
特性劣化或いはコストアップとの間でトレードオフの関
係となる。
【００１５】この最大取り扱い電力の向上をスイッチン
グ特性等の他の要素を余り犠牲にすることなく達成する
ために、対電力歪み特性の向上を目的としてＦＥＴに付
加容量を接続させることがある。図１０は、付加容量を
設けることにより対電力歪み特性の向上を図ったスイッ
チ回路例を示す。また、図１１には、この容量付加形ス
イッチ回路のオン時における等価回路を示す。図１０に
示すスイッチ回路では、スイッチング用のＦＥＴ1-1 の
信号入力端子とゲート間、ＦＥＴ1-3 の信号出力端子と
ゲート間に、それぞれ付加容量Ｃaddが接続されてい
る。また、短絡用のＦＥＴ2-1 の出力端子Ｔout に接続
された端子とゲート間、ＦＥＴ2-3 の共通線ＶSSに接続
された端子とゲート間に、それぞれ付加容量Ｃadd が接
続されている。
グ特性等の他の要素を余り犠牲にすることなく達成する
ために、対電力歪み特性の向上を目的としてＦＥＴに付
加容量を接続させることがある。図１０は、付加容量を
設けることにより対電力歪み特性の向上を図ったスイッ
チ回路例を示す。また、図１１には、この容量付加形ス
イッチ回路のオン時における等価回路を示す。図１０に
示すスイッチ回路では、スイッチング用のＦＥＴ1-1 の
信号入力端子とゲート間、ＦＥＴ1-3 の信号出力端子と
ゲート間に、それぞれ付加容量Ｃaddが接続されてい
る。また、短絡用のＦＥＴ2-1 の出力端子Ｔout に接続
された端子とゲート間、ＦＥＴ2-3 の共通線ＶSSに接続
された端子とゲート間に、それぞれ付加容量Ｃadd が接
続されている。
【００１６】このため、当該スイッチ回路オン時の等価
回路（図１１）では、短絡用ＦＥＴ2-1 のドレインとゲ
ート間容量、短絡用ＦＥＴ2-3 のソースとゲート間容量
が、それぞれ通常の容量値より大きな値（Ｃｇ＋Ｃadd
）に設定され、この部分のインピーダンスが他のゲー
ト間容量より低くなり、この部分に分圧印加された電圧
ｖrf1,ｖrf6 が他のゲート間容量Ｃｇに印加された電圧
ｖrf2 〜ｖrf5 より低くなる。この印加電圧量の変化
は、当該容量が付加されたＦＥＴ2-1 とＦＥＴ2-3のチ
ャネルを閉め、図７に破線で示すように、この部分で変
調電圧の振幅が見かけ上低減したと同様な作用をもたら
す。したがって、ＦＥＴ2-1 とＦＥＴ2-3 の対電力歪み
特性が向上し、他のＦＥＴ2-2 に印加電圧余裕が生ま
れ、全体として当該スイッチ回路に大電力が入力されて
もＲＦ信号が歪み難くなる。
回路（図１１）では、短絡用ＦＥＴ2-1 のドレインとゲ
ート間容量、短絡用ＦＥＴ2-3 のソースとゲート間容量
が、それぞれ通常の容量値より大きな値（Ｃｇ＋Ｃadd
）に設定され、この部分のインピーダンスが他のゲー
ト間容量より低くなり、この部分に分圧印加された電圧
ｖrf1,ｖrf6 が他のゲート間容量Ｃｇに印加された電圧
ｖrf2 〜ｖrf5 より低くなる。この印加電圧量の変化
は、当該容量が付加されたＦＥＴ2-1 とＦＥＴ2-3のチ
ャネルを閉め、図７に破線で示すように、この部分で変
調電圧の振幅が見かけ上低減したと同様な作用をもたら
す。したがって、ＦＥＴ2-1 とＦＥＴ2-3 の対電力歪み
特性が向上し、他のＦＥＴ2-2 に印加電圧余裕が生ま
れ、全体として当該スイッチ回路に大電力が入力されて
もＲＦ信号が歪み難くなる。
【００１７】ところで、限られた面積でゲート幅を大き
くできるＦＥＴとして、実効ゲート部を複数に分割し並
行に配置した、いわゆる櫛形ゲート構造のＦＥＴが高周
波回路の分野で多用されている。図１２は、容量が付加
された櫛形ゲート構造のＦＥＴの平面図である。また、
図１３は、図１２に示すＦＥＴの等価回路図である。
くできるＦＥＴとして、実効ゲート部を複数に分割し並
行に配置した、いわゆる櫛形ゲート構造のＦＥＴが高周
波回路の分野で多用されている。図１２は、容量が付加
された櫛形ゲート構造のＦＥＴの平面図である。また、
図１３は、図１２に示すＦＥＴの等価回路図である。
【００１８】櫛形ゲートＦＥＴに対し容量を付加する場
合、図１２に示す如く、当該ＦＥＴの例えばドレイン電
極１０４とゲート電極１０６間に、容量Ｃadd が外付け
される。これは、パターン設計においてスタンダードセ
ル化或いはライブラリー化された櫛形ゲートＦＥＴの既
存のコンポーネントに対し外付けで容量を設けると、新
たにコンポーネントを起こす必要がなく、また後で容量
値を変更することが比較的に容易なためである。このよ
うな外付けの容量付加は、通常のＭＭＩＣ（Monolithic
Microwave IC ）の設計においては、周囲の空きスペー
スを利用して常套的に行われている。
合、図１２に示す如く、当該ＦＥＴの例えばドレイン電
極１０４とゲート電極１０６間に、容量Ｃadd が外付け
される。これは、パターン設計においてスタンダードセ
ル化或いはライブラリー化された櫛形ゲートＦＥＴの既
存のコンポーネントに対し外付けで容量を設けると、新
たにコンポーネントを起こす必要がなく、また後で容量
値を変更することが比較的に容易なためである。このよ
うな外付けの容量付加は、通常のＭＭＩＣ（Monolithic
Microwave IC ）の設計においては、周囲の空きスペー
スを利用して常套的に行われている。
【００１９】
【発明が解決しようとする課題】ところが、このように
外付けで容量が付加されたスイッチング用ＦＥＴでは、
付加容量Ｃadd から実効ゲート部の各単位ゲートＧ１，
Ｇ２，Ｇ３，Ｇ４までの距離が異なる。また、各実効ゲ
ート部Ｇ１，Ｇ２，Ｇ３，Ｇ４から付加容量Ｃadd まで
の距離自体が長く、そのゲート引出し線幅が信号周波数
に対して細いために、実効ゲート部と付加容量Ｃadd 間
に寄生成分、特にインダクタンス成分が付加される。
外付けで容量が付加されたスイッチング用ＦＥＴでは、
付加容量Ｃadd から実効ゲート部の各単位ゲートＧ１，
Ｇ２，Ｇ３，Ｇ４までの距離が異なる。また、各実効ゲ
ート部Ｇ１，Ｇ２，Ｇ３，Ｇ４から付加容量Ｃadd まで
の距離自体が長く、そのゲート引出し線幅が信号周波数
に対して細いために、実効ゲート部と付加容量Ｃadd 間
に寄生成分、特にインダクタンス成分が付加される。
【００２０】この各単位ゲートと付加容量および寄生イ
ンダクタンスとの関係を等価回路上で表すと、図１３の
ようになる。この等価回路から明らかなように、各単位
ＦＥＴと付加容量Ｃadd の関係が一定でない。しかも、
これにゲート引き出し線によるインダクタンス成分の相
違が付加されており、各単位ＦＥＴからみたインピーダ
ンスが更に大きくばらつく。この結果、この従来の付加
容量付きスイッチング用ＦＥＴでは、動作が不安定にな
りやすく、また容量を付加したことによる対電力歪み特
性の改善効果も損なわれ出力信号歪みが期待したほど除
去できないといった不利益があった。
ンダクタンスとの関係を等価回路上で表すと、図１３の
ようになる。この等価回路から明らかなように、各単位
ＦＥＴと付加容量Ｃadd の関係が一定でない。しかも、
これにゲート引き出し線によるインダクタンス成分の相
違が付加されており、各単位ＦＥＴからみたインピーダ
ンスが更に大きくばらつく。この結果、この従来の付加
容量付きスイッチング用ＦＥＴでは、動作が不安定にな
りやすく、また容量を付加したことによる対電力歪み特
性の改善効果も損なわれ出力信号歪みが期待したほど除
去できないといった不利益があった。
【００２１】本発明は、このような実情に鑑みてなさ
れ、その目的は、いわゆる櫛形ゲート構造等、実効ゲー
ト部が複数に分割されてなるＦＥＴを低電圧駆動の大電
力用スイッチとして有し、当該ＦＥＴの動作が安定で信
号歪み除去性能が良い高周波回路を提供することであ
る。
れ、その目的は、いわゆる櫛形ゲート構造等、実効ゲー
ト部が複数に分割されてなるＦＥＴを低電圧駆動の大電
力用スイッチとして有し、当該ＦＥＴの動作が安定で信
号歪み除去性能が良い高周波回路を提供することであ
る。
【００２２】
【課題を解決するための手段】上述した従来技術の問題
点を解決し、上記目的を達成するために、本発明の高周
波回路は、ソース電極とドレイン電極の何れか一方が高
周波信号の入力端子側に、他方が高周波信号の出力端子
側にそれぞれ接続され、ゲート電極が抵抗素子を介して
制御端子に接続され、当該ゲート電極の実効ゲート部が
複数に分割されてなるスイッチング用トランジスタを有
する高周波回路であって、前記複数の実効ゲート部のう
ち、その少なくとも２つの実効ゲート部の一方端に対し
て共に近接する箇所に配置され、前記スイッチング用ト
ランジスタのゲートとソース又はドレイン間容量に並列
に付加される付加容量を有することを特徴とする。好ま
しくは、前記出力端子と基準電圧の供給線との間に、前
記スイッチング用トランジスタの導通時に非導通状態で
保持され、前記スイッチング用トランジスタが非導通と
なるときに導通状態に遷移する短絡用トランジスタを更
に有する。前記スイッチング用と同様に、この短絡用ト
ランジスタに付加容量を設けるとよい。
点を解決し、上記目的を達成するために、本発明の高周
波回路は、ソース電極とドレイン電極の何れか一方が高
周波信号の入力端子側に、他方が高周波信号の出力端子
側にそれぞれ接続され、ゲート電極が抵抗素子を介して
制御端子に接続され、当該ゲート電極の実効ゲート部が
複数に分割されてなるスイッチング用トランジスタを有
する高周波回路であって、前記複数の実効ゲート部のう
ち、その少なくとも２つの実効ゲート部の一方端に対し
て共に近接する箇所に配置され、前記スイッチング用ト
ランジスタのゲートとソース又はドレイン間容量に並列
に付加される付加容量を有することを特徴とする。好ま
しくは、前記出力端子と基準電圧の供給線との間に、前
記スイッチング用トランジスタの導通時に非導通状態で
保持され、前記スイッチング用トランジスタが非導通と
なるときに導通状態に遷移する短絡用トランジスタを更
に有する。前記スイッチング用と同様に、この短絡用ト
ランジスタに付加容量を設けるとよい。
【００２３】前記スイッチング用トランジスタ、短絡用
トランジスタの少なくとも一方において、前記実効ゲー
ト部が分割されたことにより形成される複数の単位トラ
ンジスタに対し、その全てに前記付加容量を設けてもよ
いが、大きな特性改善効果が得られ易い何れかの単位ト
ランジスタの適切な箇所（例えば、直列接続の両端部に
位置する単位トランジスタのゲートとソース又はドレイ
ン間）に前記付加容量を具備させだけでもよい。この付
加容量は、いわゆるＭＩＭキャパシタ(Metal-Insulator
-Metal Capacitor) で構成させるとよい。具体的に付加
容量は、前記複数の実効ゲート部のうち、その少なくと
も２つの実効ゲート部を連結するゲート電極の連結部分
を一方のキャパシタ電極とし、層間絶縁膜を介して当該
連結部分と重なるソースまたはドレインの電極部分を他
方のキャパシタ電極とするとよい。
トランジスタの少なくとも一方において、前記実効ゲー
ト部が分割されたことにより形成される複数の単位トラ
ンジスタに対し、その全てに前記付加容量を設けてもよ
いが、大きな特性改善効果が得られ易い何れかの単位ト
ランジスタの適切な箇所（例えば、直列接続の両端部に
位置する単位トランジスタのゲートとソース又はドレイ
ン間）に前記付加容量を具備させだけでもよい。この付
加容量は、いわゆるＭＩＭキャパシタ(Metal-Insulator
-Metal Capacitor) で構成させるとよい。具体的に付加
容量は、前記複数の実効ゲート部のうち、その少なくと
も２つの実効ゲート部を連結するゲート電極の連結部分
を一方のキャパシタ電極とし、層間絶縁膜を介して当該
連結部分と重なるソースまたはドレインの電極部分を他
方のキャパシタ電極とするとよい。
【００２４】以上のように構成される高周波回路では、
内蔵のスイッチング用トランジスタがオン時に遮断用ト
ランジスタがオフし、この当該スイッチ回路のスイッチ
オン状態では、その出力側が充分大きな容量を介して接
地され高周波的にはオープンとなったまま、入力した高
周波信号を殆どロスすることなく出力できる。一方、ス
イッチング用トランジスタがオンからオフに、遮断用ト
ランジスタがオフからオンに遷移すると、このスイッチ
回路がスイッチオフし、その入出力間が充分大きな遮断
容量により高周波絶縁され、また出力側が小さな抵抗を
介して接地される。このため、たとえスイッチング用ト
ランジスタから信号が漏れても、これを接地電位に逃が
すことができ、この結果、入出力間の高い絶縁特性が得
られる。
内蔵のスイッチング用トランジスタがオン時に遮断用ト
ランジスタがオフし、この当該スイッチ回路のスイッチ
オン状態では、その出力側が充分大きな容量を介して接
地され高周波的にはオープンとなったまま、入力した高
周波信号を殆どロスすることなく出力できる。一方、ス
イッチング用トランジスタがオンからオフに、遮断用ト
ランジスタがオフからオンに遷移すると、このスイッチ
回路がスイッチオフし、その入出力間が充分大きな遮断
容量により高周波絶縁され、また出力側が小さな抵抗を
介して接地される。このため、たとえスイッチング用ト
ランジスタから信号が漏れても、これを接地電位に逃が
すことができ、この結果、入出力間の高い絶縁特性が得
られる。
【００２５】このスイッチング動作は従来の構成でも同
じであるが、特に本発明の高周波回路では、スイッチン
グ用、遮断用の少なくとも何れかのトランジスタについ
て、その複数に分割された実効ゲート部の連結部分の近
接位置に付加容量が配されているので、各単位トランジ
スタからみたインピーダンス、即ち付加容量および接続
線のインダクタンス等のバランスがとれ、その寄生成分
自体も小さい。このため、スイッチング用又は遮断用ト
ランジスタの動作が安定したものとなる。このように付
加容量がバランスよく配されることによって、当該単位
トランジスタの信号歪みを起こさない印加電圧の限界値
が上昇する。このため、従来では歪みを発生させるほど
大きな振幅の信号が印加されても、当該限界値が上昇し
た付加容量付きの単位トランジスタ、又は他の付加容量
なしの単位トランジスタの印加電圧の限界値の何れかに
達するまでは波形歪みを起こすことなく、大振幅な高周
波信号を出力することが可能となる。すなわち、当該ス
イッチ回路全体として対電力歪み特性が向上する。ま
た、この対電力歪み特性の向上は、扱う高周波信号の強
さ（大電力）を維持したまま更なる低電圧駆動化の余地
が生まれることを意味する。
じであるが、特に本発明の高周波回路では、スイッチン
グ用、遮断用の少なくとも何れかのトランジスタについ
て、その複数に分割された実効ゲート部の連結部分の近
接位置に付加容量が配されているので、各単位トランジ
スタからみたインピーダンス、即ち付加容量および接続
線のインダクタンス等のバランスがとれ、その寄生成分
自体も小さい。このため、スイッチング用又は遮断用ト
ランジスタの動作が安定したものとなる。このように付
加容量がバランスよく配されることによって、当該単位
トランジスタの信号歪みを起こさない印加電圧の限界値
が上昇する。このため、従来では歪みを発生させるほど
大きな振幅の信号が印加されても、当該限界値が上昇し
た付加容量付きの単位トランジスタ、又は他の付加容量
なしの単位トランジスタの印加電圧の限界値の何れかに
達するまでは波形歪みを起こすことなく、大振幅な高周
波信号を出力することが可能となる。すなわち、当該ス
イッチ回路全体として対電力歪み特性が向上する。ま
た、この対電力歪み特性の向上は、扱う高周波信号の強
さ（大電力）を維持したまま更なる低電圧駆動化の余地
が生まれることを意味する。
【００２６】
【発明の実施の形態】本発明の高周波回路は、ＦＥＴ構
成の高周波スイッチ回路を有する。この高周波スイッチ
回路を構成するＦＥＴの種類に限定はないが、例えばＧ
ａＡｓ基板に形成された接合型或いはショットキーゲー
ト型のＦＥＴは、優れた高周波特性を有することから特
に好適である。以下、接合ゲート型のＧａＡｓＦＥＴで
構成した場合を例として、本発明に係る回路に内蔵され
た高周波スイッチ回路を図面を参照しながら詳細に説明
する。
成の高周波スイッチ回路を有する。この高周波スイッチ
回路を構成するＦＥＴの種類に限定はないが、例えばＧ
ａＡｓ基板に形成された接合型或いはショットキーゲー
ト型のＦＥＴは、優れた高周波特性を有することから特
に好適である。以下、接合ゲート型のＧａＡｓＦＥＴで
構成した場合を例として、本発明に係る回路に内蔵され
た高周波スイッチ回路を図面を参照しながら詳細に説明
する。
【００２７】図１（ａ）は、本実施形態に係る高周波ス
イッチ回路の回路図である。また、図１（ｂ）は付加容
量付き単位トランジスタ（ＦＥＴ1-1 ）の平面図、図２
は図１（ｂ）のＡ−Ａ線に沿った断面図、図３は付加容
量なしの単位トランジスタ（ＦＥＴ1-2 ）の平面図、図
４は付加容量付き単位トランジスタの等価回路図であ
る。図１（ａ）に示す高周波スイッチ回路１では、ＲＦ
信号の入力端子Ｔinと出力端子Ｔout との間に設けられ
たスイッチング用ＦＥＴ部２と、当該スイッチング用Ｆ
ＥＴ部２の出力（出力端子Ｔout ）と共通電圧の供給線
（ＶSS線３）との間に接続され、スイッチング用ＦＥＴ
部２のオフ時の出力ノードを共通電圧ＶSSに接続する短
絡用ＦＥＴ部４とから構成され、それぞれが多段、例え
ば３段のＦＥＴ構成となっている。
イッチ回路の回路図である。また、図１（ｂ）は付加容
量付き単位トランジスタ（ＦＥＴ1-1 ）の平面図、図２
は図１（ｂ）のＡ−Ａ線に沿った断面図、図３は付加容
量なしの単位トランジスタ（ＦＥＴ1-2 ）の平面図、図
４は付加容量付き単位トランジスタの等価回路図であ
る。図１（ａ）に示す高周波スイッチ回路１では、ＲＦ
信号の入力端子Ｔinと出力端子Ｔout との間に設けられ
たスイッチング用ＦＥＴ部２と、当該スイッチング用Ｆ
ＥＴ部２の出力（出力端子Ｔout ）と共通電圧の供給線
（ＶSS線３）との間に接続され、スイッチング用ＦＥＴ
部２のオフ時の出力ノードを共通電圧ＶSSに接続する短
絡用ＦＥＴ部４とから構成され、それぞれが多段、例え
ば３段のＦＥＴ構成となっている。
【００２８】具体的に、スイッチング用ＦＥＴ部２で
は、ＲＦ信号の入力端子Ｔinと出力端子Ｔout との間に
３つのＦＥＴ1-1 〜ＦＥＴ1-3 が直列接続され、各ＦＥ
Ｔのゲートがそれぞれ高抵抗素子Ｒｇを介して共通な制
御信号入力端子Ｔc1に接続されている。同様に、短絡用
ＦＥＴ部１０２では、出力端子Ｔout とＶSS線３との間
に３つのＦＥＴ2-1 〜ＦＥＴ2-3 が直列接続され、各Ｆ
ＥＴのゲートがそれぞれ高抵抗素子Ｒｇを介して共通な
制御信号入力端子Ｔc2に接続されている。
は、ＲＦ信号の入力端子Ｔinと出力端子Ｔout との間に
３つのＦＥＴ1-1 〜ＦＥＴ1-3 が直列接続され、各ＦＥ
Ｔのゲートがそれぞれ高抵抗素子Ｒｇを介して共通な制
御信号入力端子Ｔc1に接続されている。同様に、短絡用
ＦＥＴ部１０２では、出力端子Ｔout とＶSS線３との間
に３つのＦＥＴ2-1 〜ＦＥＴ2-3 が直列接続され、各Ｆ
ＥＴのゲートがそれぞれ高抵抗素子Ｒｇを介して共通な
制御信号入力端子Ｔc2に接続されている。
【００２９】これら単位トランジスタ列、即ちＦＥＴ1-
1 〜ＦＥＴ1-3 が直列接続された単位トランジスタ列
と、ＦＥＴ2-1 〜ＦＥＴ2-3 が直列接続された単位トラ
ンジスタ列において、その両端部に位置する単位トラン
ジスタそれぞれに付加容量Ｃadd が接続されている。具
体的には、ＦＥＴ1-1,ＦＥＴ1-3,ＦＥＴ2-1,ＦＥＴ2-3
それぞれは、そのゲート電極と外側のソース又はドレイ
ン電極との間に付加容量Ｃadd が接続されている。これ
らＦＥＴを“付加容量付き単位ＦＥＴ”と称する。それ
以外の単位ＦＥＴ、即ちＦＥＴ1-2 とＦＥＴ2-2 には付
加容量Ｃadd が接続されておらず、これらを“付加容量
なし単位ＦＥＴ”と称する。
1 〜ＦＥＴ1-3 が直列接続された単位トランジスタ列
と、ＦＥＴ2-1 〜ＦＥＴ2-3 が直列接続された単位トラ
ンジスタ列において、その両端部に位置する単位トラン
ジスタそれぞれに付加容量Ｃadd が接続されている。具
体的には、ＦＥＴ1-1,ＦＥＴ1-3,ＦＥＴ2-1,ＦＥＴ2-3
それぞれは、そのゲート電極と外側のソース又はドレイ
ン電極との間に付加容量Ｃadd が接続されている。これ
らＦＥＴを“付加容量付き単位ＦＥＴ”と称する。それ
以外の単位ＦＥＴ、即ちＦＥＴ1-2 とＦＥＴ2-2 には付
加容量Ｃadd が接続されておらず、これらを“付加容量
なし単位ＦＥＴ”と称する。
【００３０】付加容量付き単位ＦＥＴは、図１（ｂ）に
ＦＥＴ1-1 で代表して示すように、いわゆる櫛形ゲート
構造を有する。すなわち、半絶縁性のＧａＡｓ基板は、
その表面領域に例えばイオン注入により不純物が導入さ
れ導電化された活性領域１０を備え、当該活性領域１０
内に延在するゲート電極部分（実効ゲート部）が複数に
分割されている。図示例の単位ＦＥＴでは、それぞれ細
長い実効ゲート部Ｇ１〜Ｇ４が４本、並行に等間隔で設
けられている。実効ゲート部Ｇ１〜Ｇ４同士の各離間ス
ペース内と外側の領域には、各実効ゲート部と若干の距
離をおいて、ドレイン電極部Ｄ１，Ｄ２，Ｄ３とソース
電極部Ｓ１，Ｓ２が交互に配置されている。すなわち、
Ｄ１，Ｇ１，Ｓ１，Ｇ２，Ｄ２，Ｇ３，Ｓ２，Ｇ４，Ｄ
３の順で、ドレイン電極部、ソース電極部および実効ゲ
ート部が配置されている。
ＦＥＴ1-1 で代表して示すように、いわゆる櫛形ゲート
構造を有する。すなわち、半絶縁性のＧａＡｓ基板は、
その表面領域に例えばイオン注入により不純物が導入さ
れ導電化された活性領域１０を備え、当該活性領域１０
内に延在するゲート電極部分（実効ゲート部）が複数に
分割されている。図示例の単位ＦＥＴでは、それぞれ細
長い実効ゲート部Ｇ１〜Ｇ４が４本、並行に等間隔で設
けられている。実効ゲート部Ｇ１〜Ｇ４同士の各離間ス
ペース内と外側の領域には、各実効ゲート部と若干の距
離をおいて、ドレイン電極部Ｄ１，Ｄ２，Ｄ３とソース
電極部Ｓ１，Ｓ２が交互に配置されている。すなわち、
Ｄ１，Ｇ１，Ｓ１，Ｇ２，Ｄ２，Ｇ３，Ｓ２，Ｇ４，Ｄ
３の順で、ドレイン電極部、ソース電極部および実効ゲ
ート部が配置されている。
【００３１】ソース電極部Ｓ１およびＳ２は、活性領域
１０の一方の外側で共通に接続され、これによりソース
電極１２が構成されている。このＦＥＴ1-1 におけるソ
ース電極１２は、図１（ａ）のＦＥＴ1-2 に接続され
る。ドレイン電極部Ｄ１〜Ｄ３は、活性領域１０の他方
の外側で共通に接続され、これによりドレイン電極１４
が構成されている。このＦＥＴ1-1 におけるドレイン電
極１４は、図１（ａ）の入力端子Ｔinに接続される。実
効ゲート部Ｇ１〜Ｇ４は、ドレイン電極部Ｄ１〜Ｄ３の
連結部分の下で共通に接続されてＦＥＴ外部に引き出さ
れ、これによりゲート電極１６が構成されている。な
お、図１（ｂ）では、オーミック電極は図示を省略して
いる。
１０の一方の外側で共通に接続され、これによりソース
電極１２が構成されている。このＦＥＴ1-1 におけるソ
ース電極１２は、図１（ａ）のＦＥＴ1-2 に接続され
る。ドレイン電極部Ｄ１〜Ｄ３は、活性領域１０の他方
の外側で共通に接続され、これによりドレイン電極１４
が構成されている。このＦＥＴ1-1 におけるドレイン電
極１４は、図１（ａ）の入力端子Ｔinに接続される。実
効ゲート部Ｇ１〜Ｇ４は、ドレイン電極部Ｄ１〜Ｄ３の
連結部分の下で共通に接続されてＦＥＴ外部に引き出さ
れ、これによりゲート電極１６が構成されている。な
お、図１（ｂ）では、オーミック電極は図示を省略して
いる。
【００３２】このＦＥＴ1-1 に代表される各ＦＥＴ部の
両端のＦＥＴでは、ドレイン電極１４の連結部分とゲー
ト電極１６の連結部分とが重ねて配置され、この部分に
付加容量Ｃadd が形成されている。この部分を図２の断
面例でみると、ＧａＡｓ基板１８上にゲート電極１６，
層間絶縁膜２０，ドレイン電極１４が順に積層され、こ
れによりゲート電極１６を下部電極、層間絶縁膜２０を
キャパシタ絶縁膜、ゲート電極１６に重なるドレイン電
極１４の部分を上部電極とする付加容量Ｃaddが形成さ
れている。付加容量Ｃadd の値は、層間絶縁膜厚と誘電
率のほかゲート電極１６の連結部分の幅で決まり、この
ため図１（ｂ）に示すように、当該連結部分はゲート電
極１６の引き出し部より若干幅広く形成されている。
両端のＦＥＴでは、ドレイン電極１４の連結部分とゲー
ト電極１６の連結部分とが重ねて配置され、この部分に
付加容量Ｃadd が形成されている。この部分を図２の断
面例でみると、ＧａＡｓ基板１８上にゲート電極１６，
層間絶縁膜２０，ドレイン電極１４が順に積層され、こ
れによりゲート電極１６を下部電極、層間絶縁膜２０を
キャパシタ絶縁膜、ゲート電極１６に重なるドレイン電
極１４の部分を上部電極とする付加容量Ｃaddが形成さ
れている。付加容量Ｃadd の値は、層間絶縁膜厚と誘電
率のほかゲート電極１６の連結部分の幅で決まり、この
ため図１（ｂ）に示すように、当該連結部分はゲート電
極１６の引き出し部より若干幅広く形成されている。
【００３３】このように配置された付加容量Ｃadd は、
図４に示すように、各実効ゲート部Ｇ１〜Ｇ４をゲート
電極とするＦＥＴｏが４個、並列接続され、その各ゲー
トとドレイン端子間に、おおおそＣadd ／４程度の容量
がそれぞれ挿入されていることと等価である。ただし実
際には、これらの容量は上記のようにドレインとゲート
の２つの電極間に絶縁膜を挟んで一体に形成され、しか
も従来では寄生容量となるようなドレインとゲート間容
量を積極的に利用したものであることから、この付加容
量Ｃadd は、準マイクロ波帯でほぼ集中定数的にとらえ
ることができる。従来では、先の図１２および図１３に
示すように、寄生容量を出来るだけ低減するためにゲー
ト電極の連結部および引き出し部を細長くして、このた
め寄生インダクタンス成分がアンバランスに付加されて
いた。これに対し、本例では、キャパシタの下部電極か
らゲートが直接引き出された構成をとり、その容量値を
確保するため線幅も比較的に太いことから、寄生インダ
クタンス等の寄生成分が殆ど発生しない。
図４に示すように、各実効ゲート部Ｇ１〜Ｇ４をゲート
電極とするＦＥＴｏが４個、並列接続され、その各ゲー
トとドレイン端子間に、おおおそＣadd ／４程度の容量
がそれぞれ挿入されていることと等価である。ただし実
際には、これらの容量は上記のようにドレインとゲート
の２つの電極間に絶縁膜を挟んで一体に形成され、しか
も従来では寄生容量となるようなドレインとゲート間容
量を積極的に利用したものであることから、この付加容
量Ｃadd は、準マイクロ波帯でほぼ集中定数的にとらえ
ることができる。従来では、先の図１２および図１３に
示すように、寄生容量を出来るだけ低減するためにゲー
ト電極の連結部および引き出し部を細長くして、このた
め寄生インダクタンス成分がアンバランスに付加されて
いた。これに対し、本例では、キャパシタの下部電極か
らゲートが直接引き出された構成をとり、その容量値を
確保するため線幅も比較的に太いことから、寄生インダ
クタンス等の寄生成分が殆ど発生しない。
【００３４】一方、付加容量なしの単位ＦＥＴは、図３
に示すように、寄生容量を出来るだけ低減するために、
ゲート電極１６の連結部分がドレイン電極１４の連結部
分と重なっていない。ゲート電極１６の連結部分は、ド
レイン電極１４の外側に配置させてもよいが、図３の例
ではドレイン電極１４の内側に配置されている。このた
め、付加容量なしの単位ＦＥＴは、多少の寄生容量はあ
るものの図１（ｂ）に示すごとく大きな付加容量Ｃadd
を有しない。
に示すように、寄生容量を出来るだけ低減するために、
ゲート電極１６の連結部分がドレイン電極１４の連結部
分と重なっていない。ゲート電極１６の連結部分は、ド
レイン電極１４の外側に配置させてもよいが、図３の例
ではドレイン電極１４の内側に配置されている。このた
め、付加容量なしの単位ＦＥＴは、多少の寄生容量はあ
るものの図１（ｂ）に示すごとく大きな付加容量Ｃadd
を有しない。
【００３５】つぎに、このような構成の高周波スイッチ
回路１の動作について説明する。なお、この本例の高周
波スイッチ回路１の基本動作は、従来と何ら変わらな
い。したがって、図１１に示す等価回路が本例において
もそのまま適用できる。図１１示すように、高周波スイ
ッチ回路１のオン時において、スイッチング用のＦＥＴ
1-1 〜ＦＥＴ1-3 が何れもオンし、短絡用のＦＥＴ2-1
〜ＦＥＴ2-3 が何れもオフする。また、当該高周波スイ
ッチ回路１が遮断されるときは、スイッチング用のＦＥ
Ｔ1-1 〜ＦＥＴ1-3 が何れもオフする一方、短絡用のＦ
ＥＴ2-1〜ＦＥＴ2-3 全てがオン状態に遷移し、たとえ
オフ状態のスイッチング用のＦＥＴ1-1 〜ＦＥＴ1-3 に
信号成分の僅かな漏洩があっても、これを共通電位ＶSS
に逃がし入出力間の確実な高周波絶縁を達成する。
回路１の動作について説明する。なお、この本例の高周
波スイッチ回路１の基本動作は、従来と何ら変わらな
い。したがって、図１１に示す等価回路が本例において
もそのまま適用できる。図１１示すように、高周波スイ
ッチ回路１のオン時において、スイッチング用のＦＥＴ
1-1 〜ＦＥＴ1-3 が何れもオンし、短絡用のＦＥＴ2-1
〜ＦＥＴ2-3 が何れもオフする。また、当該高周波スイ
ッチ回路１が遮断されるときは、スイッチング用のＦＥ
Ｔ1-1 〜ＦＥＴ1-3 が何れもオフする一方、短絡用のＦ
ＥＴ2-1〜ＦＥＴ2-3 全てがオン状態に遷移し、たとえ
オフ状態のスイッチング用のＦＥＴ1-1 〜ＦＥＴ1-3 に
信号成分の僅かな漏洩があっても、これを共通電位ＶSS
に逃がし入出力間の確実な高周波絶縁を達成する。
【００３６】また、各ＦＥＴ部を多段接続としたことに
より、その段数に応じて入力するＲＦ信号電圧が分圧さ
れ、その結果、スイッチ回路の最大取扱い電力が増大
し、大電力入力時の耐歪み特性が向上することも従来と
同様である。
より、その段数に応じて入力するＲＦ信号電圧が分圧さ
れ、その結果、スイッチ回路の最大取扱い電力が増大
し、大電力入力時の耐歪み特性が向上することも従来と
同様である。
【００３７】さらに、容量を付加すると対電力歪み特性
が向上することも従来と同様である。すなわち、当該ス
イッチ回路１がオン時の等価回路（図１１）では、短絡
用ＦＥＴ2-1 のドレインとゲート間容量、短絡用ＦＥＴ
2-3 のソースとゲート間容量が、それぞれ通常の容量値
より大きな値（Ｃｇ＋Ｃadd ）に設定され、この部分の
インピーダンスが他のゲート間容量Ｃｇより低くなり、
この部分に分圧印加された電圧ｖrf1,ｖrf6 が他のゲー
ト間容量Ｃｇに印加された電圧ｖrf2 〜ｖrf5より低く
なる。この印加電圧量の変化は、当該容量Ｃadd が付加
されたＦＥＴ2-1 とＦＥＴ2-3 のチャネルを閉め、この
部分で変調電圧の振幅が見かけ上低減したと同様な作用
をもたらす。したがって、ＦＥＴ2-1 とＦＥＴ2-3 の対
電力歪み特性が向上し、他のＦＥＴ2-2 に印加電圧余裕
が生まれ、全体として当該スイッチ回路に大電力が入力
されてもＲＦ信号が歪み難くなる。特に等価回路を示さ
ないが、同様にして、当該スイッチ回路１がオフ時、即
ちスイッチング用ＦＥＴ部２がオフ状態にあるとき、そ
の入出力端子側に近いＦＥＴ1-1,ＦＥＴ1-3 に付加容量
Ｃadd が設けられることによりＲＦ信号が歪み難くな
り、この効果が上記スイッチオン時の歪み低減効果に加
えられて、当該高周波スイッチ回路１の対電力歪み特性
が向上する。
が向上することも従来と同様である。すなわち、当該ス
イッチ回路１がオン時の等価回路（図１１）では、短絡
用ＦＥＴ2-1 のドレインとゲート間容量、短絡用ＦＥＴ
2-3 のソースとゲート間容量が、それぞれ通常の容量値
より大きな値（Ｃｇ＋Ｃadd ）に設定され、この部分の
インピーダンスが他のゲート間容量Ｃｇより低くなり、
この部分に分圧印加された電圧ｖrf1,ｖrf6 が他のゲー
ト間容量Ｃｇに印加された電圧ｖrf2 〜ｖrf5より低く
なる。この印加電圧量の変化は、当該容量Ｃadd が付加
されたＦＥＴ2-1 とＦＥＴ2-3 のチャネルを閉め、この
部分で変調電圧の振幅が見かけ上低減したと同様な作用
をもたらす。したがって、ＦＥＴ2-1 とＦＥＴ2-3 の対
電力歪み特性が向上し、他のＦＥＴ2-2 に印加電圧余裕
が生まれ、全体として当該スイッチ回路に大電力が入力
されてもＲＦ信号が歪み難くなる。特に等価回路を示さ
ないが、同様にして、当該スイッチ回路１がオフ時、即
ちスイッチング用ＦＥＴ部２がオフ状態にあるとき、そ
の入出力端子側に近いＦＥＴ1-1,ＦＥＴ1-3 に付加容量
Ｃadd が設けられることによりＲＦ信号が歪み難くな
り、この効果が上記スイッチオン時の歪み低減効果に加
えられて、当該高周波スイッチ回路１の対電力歪み特性
が向上する。
【００３８】とくに、本例の高周波スイッチ回路１で
は、スイッチング用ＦＥＴ部２、遮断用ＦＥＴ部４を構
成する各単位トランジスタが櫛形ゲート構造を有し、そ
の複数に分割された実効ゲート部Ｇ１〜Ｇ４の連結部分
の近接位置に付加容量Ｃadd が配されているので、各実
効ゲート部Ｇ１〜Ｇ４からみたインピーダンス、即ち付
加容量Ｃadd および接続線のインダクタンス等のバラン
スがとれ、その寄生成分自体も小さい。このため、その
付加容量付きＦＥＴ1-1,ＦＥＴ1-3,ＦＥＴ2-1,ＦＥＴ2-
3 の動作が安定したものとなり、全体のスイッチ回路動
作も安定する。この動作安定によって、上述した多段構
成、容量付加により得られた対電力歪み特性の向上を損
なうことがなく、低電圧駆動で大電力用のスイッチ回路
として極めて優れた特性が得られる。また、この対電力
歪み特性の向上は、扱う高周波信号の強さ（大電力）を
維持したまま更なる低電圧駆動化の余地が生まれること
を意味する。さらに、付加容量Ｃadd がゲート電極１６
とドレイン電極１４を利用してドレイン電極の配置領域
内に形成されていることから、容量を付加する際の面積
増大がなく低コストである。
は、スイッチング用ＦＥＴ部２、遮断用ＦＥＴ部４を構
成する各単位トランジスタが櫛形ゲート構造を有し、そ
の複数に分割された実効ゲート部Ｇ１〜Ｇ４の連結部分
の近接位置に付加容量Ｃadd が配されているので、各実
効ゲート部Ｇ１〜Ｇ４からみたインピーダンス、即ち付
加容量Ｃadd および接続線のインダクタンス等のバラン
スがとれ、その寄生成分自体も小さい。このため、その
付加容量付きＦＥＴ1-1,ＦＥＴ1-3,ＦＥＴ2-1,ＦＥＴ2-
3 の動作が安定したものとなり、全体のスイッチ回路動
作も安定する。この動作安定によって、上述した多段構
成、容量付加により得られた対電力歪み特性の向上を損
なうことがなく、低電圧駆動で大電力用のスイッチ回路
として極めて優れた特性が得られる。また、この対電力
歪み特性の向上は、扱う高周波信号の強さ（大電力）を
維持したまま更なる低電圧駆動化の余地が生まれること
を意味する。さらに、付加容量Ｃadd がゲート電極１６
とドレイン電極１４を利用してドレイン電極の配置領域
内に形成されていることから、容量を付加する際の面積
増大がなく低コストである。
【００３９】図５は、図１に示す本例の高周波スイッチ
回路１において、２次と３次の高調波および出力電力の
対入力電力特性のシミュレーション結果である。この図
５から明らかなように、高調波（２次，３次の高調波）
の増加、対入力電力に対する出力電力の低下（電力ロ
ス）が現れ始める入力電力が、付加容量Ｃadd の増加に
伴い大きくなっていることが分かる。つまり、このシミ
ュレーションで用いた付加容量値（〜０．４ｐＦ）の範
囲内では、付加容量値が大きいほど良好な対電力歪み特
性となることが明らかとなった。
回路１において、２次と３次の高調波および出力電力の
対入力電力特性のシミュレーション結果である。この図
５から明らかなように、高調波（２次，３次の高調波）
の増加、対入力電力に対する出力電力の低下（電力ロ
ス）が現れ始める入力電力が、付加容量Ｃadd の増加に
伴い大きくなっていることが分かる。つまり、このシミ
ュレーションで用いた付加容量値（〜０．４ｐＦ）の範
囲内では、付加容量値が大きいほど良好な対電力歪み特
性となることが明らかとなった。
【００４０】なお、上記説明ではＦＥＴ部２，４を３段
構成としたが、この段数ｎに限定はない。一般的に、ｎ
段の直列接続ＦＥＴを基本ブロックとする高周波スイッ
チ回路の最大取扱い電力Ｐmax は、各ブロック両端のＦ
ＥＴの耐電力特性で決まるとした場合、次の式で表すこ
とができる。
構成としたが、この段数ｎに限定はない。一般的に、ｎ
段の直列接続ＦＥＴを基本ブロックとする高周波スイッ
チ回路の最大取扱い電力Ｐmax は、各ブロック両端のＦ
ＥＴの耐電力特性で決まるとした場合、次の式で表すこ
とができる。
【００４１】
【数２】 Ｐmax ＝２［｛(nＣg+ (n-1)Ｃadd)／Ｃg ｝｛Ｖp-Ｖg(off)｝］2 ／Ｚｏ …（２）
【００４２】この式から、基本ブロックである各ＦＥＴ
部２，４のオン抵抗Ｒonが十分低く、かつ各ＦＥＴ部
２，４両端のＦＥＴの耐電力特性による限界に達するま
では、ＦＥＴ部の段数ｎを高くしたほうが最大取扱い電
力Ｐmax が向上し、望ましいことが分かる。
部２，４のオン抵抗Ｒonが十分低く、かつ各ＦＥＴ部
２，４両端のＦＥＴの耐電力特性による限界に達するま
では、ＦＥＴ部の段数ｎを高くしたほうが最大取扱い電
力Ｐmax が向上し、望ましいことが分かる。
【００４３】また、上記説明では各ＦＥＴ部２，４両端
のＦＥＴ1-1,ＦＥＴ1-3,ＦＥＴ2-1,ＦＥＴ2-3 に付加容
量Ｃadd を設けた場合を説明した。しかし、大振幅のＲ
Ｆ信号が入力された場合など、中間のＦＥＴ（図１１で
は、ＦＥＴ2-2 ）でも信号歪みが発生し得ることから、
この部分に付加容量Ｃaddを設けることは全体の対電力
歪み特性向上に寄与するものである。したがって、本発
明で付加容量Ｃadd を設ける単位ＦＥＴの位置、又その
数に限定はない。勿論、図示例のようにドレイン側でな
くとも、各単位ＦＥＴのソースとゲート間に付加容量Ｃ
add を設けてもよいし、当該ＦＥＴは接合トランジスタ
（ＪＦＥＴ）でなくとも、ＭＥＳＦＥＴ、ＨＥＭＴ、更
には絶縁ゲート型でも構わない。
のＦＥＴ1-1,ＦＥＴ1-3,ＦＥＴ2-1,ＦＥＴ2-3 に付加容
量Ｃadd を設けた場合を説明した。しかし、大振幅のＲ
Ｆ信号が入力された場合など、中間のＦＥＴ（図１１で
は、ＦＥＴ2-2 ）でも信号歪みが発生し得ることから、
この部分に付加容量Ｃaddを設けることは全体の対電力
歪み特性向上に寄与するものである。したがって、本発
明で付加容量Ｃadd を設ける単位ＦＥＴの位置、又その
数に限定はない。勿論、図示例のようにドレイン側でな
くとも、各単位ＦＥＴのソースとゲート間に付加容量Ｃ
add を設けてもよいし、当該ＦＥＴは接合トランジスタ
（ＪＦＥＴ）でなくとも、ＭＥＳＦＥＴ、ＨＥＭＴ、更
には絶縁ゲート型でも構わない。
【００４４】
【発明の効果】本発明の高周波回路では、その高周波ス
イッチ回路の基本ブロックである各トランジスタ列を構
成する付加容量付き単位トランジスタにおいて、付加容
量をバランスよく配置させることでスイッチング動作が
安定する。この結果、従来ではアンバランスに容量が付
加され単位トランジスタが不安定に動作することによっ
て減殺されていた効果、即ち多段構成とし容量付加を設
ること自体の効果を本発明では十分引き出して、理想に
近い優れた対電力歪み特性を実現することが可能とな
る。この対電力歪み特性の向上は、更なる低電圧化の余
地を拡大する。また、容量付加にともなうチップ面積の
増加は全く無く、製造工程の増加を伴わないのでコスト
アップは皆無である。
イッチ回路の基本ブロックである各トランジスタ列を構
成する付加容量付き単位トランジスタにおいて、付加容
量をバランスよく配置させることでスイッチング動作が
安定する。この結果、従来ではアンバランスに容量が付
加され単位トランジスタが不安定に動作することによっ
て減殺されていた効果、即ち多段構成とし容量付加を設
ること自体の効果を本発明では十分引き出して、理想に
近い優れた対電力歪み特性を実現することが可能とな
る。この対電力歪み特性の向上は、更なる低電圧化の余
地を拡大する。また、容量付加にともなうチップ面積の
増加は全く無く、製造工程の増加を伴わないのでコスト
アップは皆無である。
【００４５】以上のように、本発明を用いれば、駆動電
圧が低く低コストでありながら、大電力を取り扱うこと
ができる高周波回路を実現することが可能となる。
圧が低く低コストでありながら、大電力を取り扱うこと
ができる高周波回路を実現することが可能となる。
【図１】図１（ａ）は、本実施形態に係る高周波スイッ
チ回路の回路図である。図１（ｂ）は付加容量付き単位
トランジスタ（ＦＥＴ1-1 ）の平面図である。
チ回路の回路図である。図１（ｂ）は付加容量付き単位
トランジスタ（ＦＥＴ1-1 ）の平面図である。
【図２】図１（ｂ）のＡ−Ａ線に沿った断面図である。
【図３】付加容量なしの単位トランジスタ（ＦＥＴ1-2
）の平面図である。
）の平面図である。
【図４】付加容量付き単位トランジスタの等価回路図で
ある。
ある。
【図５】図１に示す本例の高周波スイッチ回路１におい
て、２次と３次の高調波および出力電力の対入力電力特
性のシミュレーション結果である。
て、２次と３次の高調波および出力電力の対入力電力特
性のシミュレーション結果である。
【図６】高周波スイッチ回路の基本単位であるスイッチ
ング用ＦＥＴの構成と、その動作時の等価回路を示す図
である。
ング用ＦＥＴの構成と、その動作時の等価回路を示す図
である。
【図７】従来の解決課題説明に用いたスイッチング用Ｆ
ＥＴのゲートバイアス状態を示す図である。
ＥＴのゲートバイアス状態を示す図である。
【図８】従来の３段構成のＦＥＴスイッチ回路を例示す
る回路図である。
る回路図である。
【図９】図８に示す高周波スイッチ回路のオン時、即ち
スイッチング用ＦＥＴ部がオン状態、遮断用ＦＥＴ部が
オフ状態のときの等価回路である。
スイッチング用ＦＥＴ部がオン状態、遮断用ＦＥＴ部が
オフ状態のときの等価回路である。
【図１０】従来、付加容量を設けることにより対電力歪
み特性の向上を図ったスイッチ回路例を示す図である。
み特性の向上を図ったスイッチ回路例を示す図である。
【図１１】図１０の容量付加形のスイッチ回路のオン時
における等価回路である。
における等価回路である。
【図１２】図１０の容量付加形の例として、櫛形ゲート
構造のＦＥＴを示す平面図である。
構造のＦＥＴを示す平面図である。
【図１３】図１２に示すＦＥＴの等価回路図である。
１…高周波スイッチ回路、２…スイッチング用ＦＥＴ
部、３…共通電位ＶSSの供給線、４…遮断用ＦＥＴ部、
１０…活性領域、１２…ソース電極、１４…ドレイン電
極、１６…ゲート電極、１８…ＧａＡｓ基板、２０…層
間絶縁膜、ＦＥＴ1-1 〜ＦＥＴ1-3 …スイッチング用単
位ＦＥＴ、ＦＥＴ2-1 〜ＦＥＴ2-3 …遮断用単位ＦＥ
Ｔ、Ｒｇ…高抵抗素子、Ｃadd …付加容量、Ｇ１〜Ｇ４
…実効ゲート部。
部、３…共通電位ＶSSの供給線、４…遮断用ＦＥＴ部、
１０…活性領域、１２…ソース電極、１４…ドレイン電
極、１６…ゲート電極、１８…ＧａＡｓ基板、２０…層
間絶縁膜、ＦＥＴ1-1 〜ＦＥＴ1-3 …スイッチング用単
位ＦＥＴ、ＦＥＴ2-1 〜ＦＥＴ2-3 …遮断用単位ＦＥ
Ｔ、Ｒｇ…高抵抗素子、Ｃadd …付加容量、Ｇ１〜Ｇ４
…実効ゲート部。
Claims (16)
- 【請求項１】ソース電極とドレイン電極の何れか一方が
高周波信号の入力端子側に、他方が高周波信号の出力端
子側にそれぞれ接続され、ゲート電極が抵抗素子を介し
て制御端子に接続され、当該ゲート電極の実効ゲート部
が複数に分割されてなるスイッチング用トランジスタを
有する高周波回路であって、 前記複数の実効ゲート部のうち、その少なくとも２つの
実効ゲート部の一方端に対して共に近接する箇所に配置
され、前記スイッチング用トランジスタのゲートとソー
ス又はドレイン間容量に並列に接続された付加容量を有
する高周波回路。 - 【請求項２】前記出力端子と基準電圧の供給線との間
に、前記スイッチング用トランジスタの導通時に非導通
状態で保持され、前記スイッチング用トランジスタが非
導通となるときに導通状態に遷移する短絡用トランジス
タを更に有する請求項１に記載の高周波回路。 - 【請求項３】前記短絡用トランジスタは、そのゲート電
極の実効ゲート部が複数に分割され、 当該短絡用トランジスタの複数の実効ゲート部のうち、
その少なくとも２つの実効ゲート部の一方端に対して共
に近接する箇所に配置され、当該短絡用トランジスタの
ゲートとソース又はドレイン間容量に並列に接続された
付加容量を有する請求項２に記載の高周波回路。 - 【請求項４】前記スイッチング用トランジスタは、ゲー
トを共通に接続して直列に接続された複数のスイッチン
グ用単位トランジスタから構成され、当該複数のスイッ
チング用単位トランジスタの少なくとも何れかが前記付
加容量を有する請求項１に記載の高周波回路。 - 【請求項５】前記短絡用トランジスタは、ゲートを共通
に接続して直列に接続された複数の短絡用単位トランジ
スタから構成されている請求項２に記載の高周波回路。 - 【請求項６】前記直列接続された単位トランジスタ列の
両端部に位置するスイッチング用単位トランジスタのゲ
ートとソース又はドレイン間に、前記付加容量が接続さ
れている請求項４に記載の高周波回路。 - 【請求項７】前記複数の短絡用単位トランジスタは、そ
の少なくとも何れかが前記付加容量を有する請求項５に
記載の高周波回路。 - 【請求項８】前記直列接続された単位トランジスタ列の
両端部に位置する短絡用単位トランジスタのゲートとソ
ース又はドレイン間に、前記付加容量が接続されている
請求項６に記載の高周波回路。 - 【請求項９】前記付加容量は、２つの金属層間に絶縁膜
を介在させてなる請求項１に記載の高周波回路。 - 【請求項１０】前記短絡用トランジスタの付加容量は、
２つの金属層間に絶縁膜を介在させてなる請求項３に記
載の高周波回路。 - 【請求項１１】前記付加容量は、前記複数の実効ゲート
部のうち、その少なくとも２つの実効ゲート部を連結す
るゲート電極の連結部分を一方のキャパシタ電極とし、
層間絶縁膜を介して当該連結部分と重なるソースまたは
ドレインの電極部分を他方のキャパシタ電極とする請求
項９に記載の高周波回路。 - 【請求項１２】前記短絡用トランジスタが有する付加容
量は、前記複数の実効ゲート部のうち、その少なくとも
２つの実効ゲート部を連結するゲート電極の連結部分を
一方のキャパシタ電極とし、層間絶縁膜を介して当該連
結部分と重なるソースまたはドレインの電極部分を他方
のキャパシタ電極とする請求項１０に記載の高周波回
路。 - 【請求項１３】前記スイッチング用トランジスタと前記
短絡用トランジスタが、同一半導体基板に形成されてい
る請求項２に記載の高周波回路。 - 【請求項１４】前記半導体基板が、ガリウム砒素からな
る請求項１３に記載の高周波回路。 - 【請求項１５】前記スイッチング用トランジスタが、接
合型電界効果トランジスタである請求項１に記載の高周
波回路。 - 【請求項１６】前記短絡用トランジスタが、接合型電界
効果トランジスタである請求項２に記載の高周波回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9298493A JPH11136111A (ja) | 1997-10-30 | 1997-10-30 | 高周波回路 |
| US09/179,855 US6563366B1 (en) | 1997-10-30 | 1998-10-28 | High-frequency Circuit |
| KR1019980045324A KR100713722B1 (ko) | 1997-10-30 | 1998-10-28 | 고주파 회로 |
| DE69820392T DE69820392T2 (de) | 1997-10-30 | 1998-10-30 | Hochfrequenzschaltung |
| EP98402725A EP0913939B1 (en) | 1997-10-30 | 1998-10-30 | High-frequency circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9298493A JPH11136111A (ja) | 1997-10-30 | 1997-10-30 | 高周波回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11136111A true JPH11136111A (ja) | 1999-05-21 |
Family
ID=17860432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9298493A Pending JPH11136111A (ja) | 1997-10-30 | 1997-10-30 | 高周波回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6563366B1 (ja) |
| EP (1) | EP0913939B1 (ja) |
| JP (1) | JPH11136111A (ja) |
| KR (1) | KR100713722B1 (ja) |
| DE (1) | DE69820392T2 (ja) |
Cited By (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008011320A (ja) * | 2006-06-30 | 2008-01-17 | Sony Corp | 半導体スイッチ回路並びに通信機器 |
| US7561853B2 (en) | 2004-01-16 | 2009-07-14 | Eudyna Devices Inc. | Radio frequency switch |
| US7619462B2 (en) | 2005-02-09 | 2009-11-17 | Peregrine Semiconductor Corporation | Unpowered switch and bleeder circuit |
| US8129787B2 (en) | 2005-07-11 | 2012-03-06 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink |
| JP5045754B2 (ja) * | 2007-08-16 | 2012-10-10 | 日本電気株式会社 | スイッチ回路及び半導体装置 |
| JP2013102508A (ja) * | 2007-04-26 | 2013-05-23 | Peregrine Semiconductor Corp | スタック電圧耐性を高めるためのキャパシタンス調整 |
| US8729952B2 (en) | 2012-08-16 | 2014-05-20 | Triquint Semiconductor, Inc. | Switching device with non-negative biasing |
| US8829967B2 (en) | 2012-06-27 | 2014-09-09 | Triquint Semiconductor, Inc. | Body-contacted partially depleted silicon on insulator transistor |
| US8847672B2 (en) | 2013-01-15 | 2014-09-30 | Triquint Semiconductor, Inc. | Switching device with resistive divider |
| US8923782B1 (en) | 2013-02-20 | 2014-12-30 | Triquint Semiconductor, Inc. | Switching device with diode-biased field-effect transistor (FET) |
| US8954902B2 (en) | 2005-07-11 | 2015-02-10 | Peregrine Semiconductor Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US8977217B1 (en) | 2013-02-20 | 2015-03-10 | Triquint Semiconductor, Inc. | Switching device with negative bias circuit |
| US8994452B2 (en) | 2008-07-18 | 2015-03-31 | Peregrine Semiconductor Corporation | Low-noise high efficiency bias generation circuits and method |
| US9024700B2 (en) | 2008-02-28 | 2015-05-05 | Peregrine Semiconductor Corporation | Method and apparatus for use in digitally tuning a capacitor in an integrated circuit device |
| US9030248B2 (en) | 2008-07-18 | 2015-05-12 | Peregrine Semiconductor Corporation | Level shifter with output spike reduction |
| US9087899B2 (en) | 2005-07-11 | 2015-07-21 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| US9123796B2 (en) | 2013-05-22 | 2015-09-01 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US9190902B2 (en) | 2003-09-08 | 2015-11-17 | Peregrine Semiconductor Corporation | Low noise charge pump method and apparatus |
| JP2015207852A (ja) * | 2014-04-18 | 2015-11-19 | 日産自動車株式会社 | スイッチング回路装置 |
| US9203396B1 (en) | 2013-02-22 | 2015-12-01 | Triquint Semiconductor, Inc. | Radio frequency switch device with source-follower |
| US9214932B2 (en) | 2013-02-11 | 2015-12-15 | Triquint Semiconductor, Inc. | Body-biased switching device |
| US9264053B2 (en) | 2011-01-18 | 2016-02-16 | Peregrine Semiconductor Corporation | Variable frequency charge pump |
| US9369087B2 (en) | 2004-06-23 | 2016-06-14 | Peregrine Semiconductor Corporation | Integrated RF front end with stacked transistor switch |
| US9379698B2 (en) | 2014-02-04 | 2016-06-28 | Triquint Semiconductor, Inc. | Field effect transistor switching circuit |
| US9406695B2 (en) | 2013-11-20 | 2016-08-02 | Peregrine Semiconductor Corporation | Circuit and method for improving ESD tolerance and switching speed |
| US9590674B2 (en) | 2012-12-14 | 2017-03-07 | Peregrine Semiconductor Corporation | Semiconductor devices with switchable ground-body connection |
| US9660590B2 (en) | 2008-07-18 | 2017-05-23 | Peregrine Semiconductor Corporation | Low-noise high efficiency bias generation circuits and method |
| US9831857B2 (en) | 2015-03-11 | 2017-11-28 | Peregrine Semiconductor Corporation | Power splitter with programmable output phase shift |
| US9948281B2 (en) | 2016-09-02 | 2018-04-17 | Peregrine Semiconductor Corporation | Positive logic digitally tunable capacitor |
| US10236872B1 (en) | 2018-03-28 | 2019-03-19 | Psemi Corporation | AC coupling modules for bias ladders |
| DE112018001517T5 (de) | 2017-03-22 | 2019-12-05 | Sony Semiconductor Solutions Corporation | Halbleitervorrichtung und modul |
| US10505530B2 (en) | 2018-03-28 | 2019-12-10 | Psemi Corporation | Positive logic switch with selectable DC blocking circuit |
| US10622993B2 (en) | 2001-10-10 | 2020-04-14 | Psemi Corporation | Switch circuit and method of switching radio frequency signals |
| US10790390B2 (en) | 2005-07-11 | 2020-09-29 | Psemi Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| US10804892B2 (en) | 2005-07-11 | 2020-10-13 | Psemi Corporation | Circuit and method for controlling charge injection in radio frequency switches |
| US10886911B2 (en) | 2018-03-28 | 2021-01-05 | Psemi Corporation | Stacked FET switch bias ladders |
| USRE48965E1 (en) | 2005-07-11 | 2022-03-08 | Psemi Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US11476849B2 (en) | 2020-01-06 | 2022-10-18 | Psemi Corporation | High power positive logic switch |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20010040479A1 (en) * | 2000-03-03 | 2001-11-15 | Shuyun Zhang | Electronic switch |
| JP2003086767A (ja) * | 2001-09-14 | 2003-03-20 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US7796969B2 (en) * | 2001-10-10 | 2010-09-14 | Peregrine Semiconductor Corporation | Symmetrically and asymmetrically stacked transistor group RF switch |
| US6803680B2 (en) * | 2002-09-13 | 2004-10-12 | Mia-Com, Inc. | Apparatus, methods, and articles of manufacture for a switch having sharpened control voltage |
| US6730953B2 (en) * | 2002-09-13 | 2004-05-04 | Mia-Com, Inc. | Apparatus, methods and articles of manufacture for a low control voltage switch |
| JP3790227B2 (ja) | 2003-04-16 | 2006-06-28 | 松下電器産業株式会社 | 高周波スイッチ回路 |
| DE102005049247B4 (de) * | 2004-11-05 | 2018-06-07 | Infineon Technologies Ag | Hochfrequenzschalttransistor und Hochfrequenzschaltung |
| CN100563106C (zh) * | 2005-01-14 | 2009-11-25 | 优迪那半导体有限公司 | 射频开关 |
| JP2006304013A (ja) * | 2005-04-21 | 2006-11-02 | Matsushita Electric Ind Co Ltd | スイッチ回路 |
| US7944048B2 (en) * | 2006-08-09 | 2011-05-17 | Monolithic Power Systems, Inc. | Chip scale package for power devices and method for making the same |
| US7999364B2 (en) * | 2006-08-24 | 2011-08-16 | Monolithic Power Systems, Inc. | Method and flip chip structure for power devices |
| US7882482B2 (en) * | 2007-10-12 | 2011-02-01 | Monolithic Power Systems, Inc. | Layout schemes and apparatus for high performance DC-DC output stage |
| US7808222B2 (en) * | 2007-10-12 | 2010-10-05 | Monolithic Power Systems, Inc. | Method and apparatus for high performance switch mode voltage regulators |
| US8723260B1 (en) | 2009-03-12 | 2014-05-13 | Rf Micro Devices, Inc. | Semiconductor radio frequency switch with body contact |
| KR20100122155A (ko) | 2009-05-12 | 2010-11-22 | 엘지전자 주식회사 | 냉장고 |
| KR101307735B1 (ko) | 2009-06-03 | 2013-09-11 | 엘지전자 주식회사 | 냉장고 |
| US8432016B1 (en) | 2009-07-29 | 2013-04-30 | Rf Micro Devices, Inc. | Stacked body-contacted field effect transistor |
| JP5631607B2 (ja) * | 2009-08-21 | 2014-11-26 | 株式会社東芝 | マルチチップモジュール構造を有する高周波回路 |
| US20110057715A1 (en) * | 2009-09-08 | 2011-03-10 | Stmicroelectronics Asia Pacific Pte Ltd. | High bandwidth switch design |
| CN102116554A (zh) | 2010-01-04 | 2011-07-06 | Lg电子株式会社 | 电冰箱 |
| EP3205957B1 (en) | 2010-02-01 | 2019-12-04 | LG Electronics Inc. | Refrigerator |
| US8770682B2 (en) | 2010-02-01 | 2014-07-08 | Lg Electronics Inc. | Refrigerator |
| JP5214652B2 (ja) * | 2010-03-10 | 2013-06-19 | 株式会社東芝 | 半導体装置 |
| BR112012032693B1 (pt) | 2010-06-22 | 2020-09-29 | Lg Electronics Inc | Porta de refrigerador e refrigerador compreendendo a mesma |
| KR101704817B1 (ko) | 2010-08-20 | 2017-02-08 | 엘지전자 주식회사 | 냉장고 |
| CN102629049B (zh) * | 2011-07-18 | 2015-05-20 | 京东方科技集团股份有限公司 | 静电防护结构、阵列基板、液晶面板及显示装置 |
| CN103477170B (zh) | 2011-08-05 | 2016-03-16 | Lg电子株式会社 | 具有内部门的冰箱 |
| US20150236748A1 (en) | 2013-03-14 | 2015-08-20 | Peregrine Semiconductor Corporation | Devices and Methods for Duplexer Loss Reduction |
| US10734330B2 (en) * | 2015-01-30 | 2020-08-04 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor devices having an electro-static discharge protection structure |
| KR102034620B1 (ko) * | 2018-05-17 | 2019-11-18 | 베렉스 주식회사 | 와이어 본딩 기생 인덕터 효과를 이용한 고 격리도 특성을 갖는 rf 스위치 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL170480C (nl) * | 1971-03-19 | 1982-11-01 | Philips Nv | Opnemer voor het omzetten van een twee-dimensionaal fysisch patroon in een televisiesignaal. |
| JPS55108775A (en) * | 1979-02-09 | 1980-08-21 | Fujitsu Ltd | Semiconductor device |
| JPS5737876A (en) * | 1980-08-20 | 1982-03-02 | Hitachi Ltd | Semiconductor integrated circuit apparatus |
| FR2625052A1 (fr) | 1987-12-18 | 1989-06-23 | Labo Electronique Physique | Circuit hyperfrequences comprenant au moins un transistor a effet de champ charge |
| JPH0732808Y2 (ja) * | 1990-01-26 | 1995-07-31 | ミサワホーム株式会社 | 吊戸レール |
| US5625307A (en) | 1992-03-03 | 1997-04-29 | Anadigics, Inc. | Low cost monolithic gallium arsenide upconverter chip |
| JP2910485B2 (ja) * | 1993-02-19 | 1999-06-23 | 富士ゼロックス株式会社 | 画像読取装置及び画像読取方法 |
| JP2654906B2 (ja) * | 1993-07-23 | 1997-09-17 | 有限会社桜井金具製作所 | 椅子用キャスター |
| JP3169775B2 (ja) * | 1994-08-29 | 2001-05-28 | 株式会社日立製作所 | 半導体回路、スイッチ及びそれを用いた通信機 |
| JP3853855B2 (ja) | 1995-03-15 | 2006-12-06 | 三菱電機株式会社 | 移相器 |
| JP3214799B2 (ja) | 1995-04-28 | 2001-10-02 | 日本無線株式会社 | Ｓｐｄｔスイッチ |
| JP2770846B2 (ja) | 1995-06-16 | 1998-07-02 | 日本電気株式会社 | Ｆｅｔスイッチ回路 |
| JPH0927736A (ja) | 1995-07-13 | 1997-01-28 | Japan Radio Co Ltd | Ｆｅｔスイッチ |
| JPH1084267A (ja) | 1996-09-06 | 1998-03-31 | Hitachi Ltd | Ｒｆスイッチおよび移動体通信装置 |
| US6175394B1 (en) * | 1996-12-03 | 2001-01-16 | Chung-Cheng Wu | Capacitively coupled field effect transistors for electrostatic discharge protection in flat panel displays |
| EP1988458A4 (en) * | 2006-02-24 | 2009-03-25 | Fujitsu Ltd | POWER-ON SELF-TEST PROGRAM MANAGEMENT DEVICE, ADMINISTRATIVE PROCEDURES AND PROGRAM |
-
1997
- 1997-10-30 JP JP9298493A patent/JPH11136111A/ja active Pending
-
1998
- 1998-10-28 US US09/179,855 patent/US6563366B1/en not_active Expired - Lifetime
- 1998-10-28 KR KR1019980045324A patent/KR100713722B1/ko not_active IP Right Cessation
- 1998-10-30 EP EP98402725A patent/EP0913939B1/en not_active Expired - Lifetime
- 1998-10-30 DE DE69820392T patent/DE69820392T2/de not_active Expired - Lifetime
Cited By (67)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10790820B2 (en) | 2001-10-10 | 2020-09-29 | Psemi Corporation | Switch circuit and method of switching radio frequency signals |
| US10622993B2 (en) | 2001-10-10 | 2020-04-14 | Psemi Corporation | Switch circuit and method of switching radio frequency signals |
| US10797694B2 (en) | 2001-10-10 | 2020-10-06 | Psemi Corporation | Switch circuit and method of switching radio frequency signals |
| US10812068B2 (en) | 2001-10-10 | 2020-10-20 | Psemi Corporation | Switch circuit and method of switching radio frequency signals |
| US9190902B2 (en) | 2003-09-08 | 2015-11-17 | Peregrine Semiconductor Corporation | Low noise charge pump method and apparatus |
| US10965276B2 (en) | 2003-09-08 | 2021-03-30 | Psemi Corporation | Low noise charge pump method and apparatus |
| US7561853B2 (en) | 2004-01-16 | 2009-07-14 | Eudyna Devices Inc. | Radio frequency switch |
| US11588513B2 (en) | 2004-06-23 | 2023-02-21 | Psemi Corporation | Integrated RF front end with stacked transistor switch |
| US10715200B2 (en) | 2004-06-23 | 2020-07-14 | Psemi Corporation | Integrated RF front end with stacked transistor switch |
| US11070244B2 (en) | 2004-06-23 | 2021-07-20 | Psemi Corporation | Integrated RF front end with stacked transistor switch |
| US9369087B2 (en) | 2004-06-23 | 2016-06-14 | Peregrine Semiconductor Corporation | Integrated RF front end with stacked transistor switch |
| US9680416B2 (en) | 2004-06-23 | 2017-06-13 | Peregrine Semiconductor Corporation | Integrated RF front end with stacked transistor switch |
| US7619462B2 (en) | 2005-02-09 | 2009-11-17 | Peregrine Semiconductor Corporation | Unpowered switch and bleeder circuit |
| US10804892B2 (en) | 2005-07-11 | 2020-10-13 | Psemi Corporation | Circuit and method for controlling charge injection in radio frequency switches |
| USRE48944E1 (en) | 2005-07-11 | 2022-02-22 | Psemi Corporation | Method and apparatus for use in improving linearity of MOSFETS using an accumulated charge sink |
| US9087899B2 (en) | 2005-07-11 | 2015-07-21 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| US8129787B2 (en) | 2005-07-11 | 2012-03-06 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink |
| US10797691B1 (en) | 2005-07-11 | 2020-10-06 | Psemi Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink |
| US9130564B2 (en) | 2005-07-11 | 2015-09-08 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink |
| US10818796B2 (en) | 2005-07-11 | 2020-10-27 | Psemi Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US8954902B2 (en) | 2005-07-11 | 2015-02-10 | Peregrine Semiconductor Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US10797172B2 (en) | 2005-07-11 | 2020-10-06 | Psemi Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| US9608619B2 (en) | 2005-07-11 | 2017-03-28 | Peregrine Semiconductor Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US10790390B2 (en) | 2005-07-11 | 2020-09-29 | Psemi Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| USRE48965E1 (en) | 2005-07-11 | 2022-03-08 | Psemi Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US10680600B2 (en) | 2005-07-11 | 2020-06-09 | Psemi Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink |
| US10622990B2 (en) | 2005-07-11 | 2020-04-14 | Psemi Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink |
| JP2008011320A (ja) * | 2006-06-30 | 2008-01-17 | Sony Corp | 半導体スイッチ回路並びに通信機器 |
| JP2013102508A (ja) * | 2007-04-26 | 2013-05-23 | Peregrine Semiconductor Corp | スタック電圧耐性を高めるためのキャパシタンス調整 |
| JP5045754B2 (ja) * | 2007-08-16 | 2012-10-10 | 日本電気株式会社 | スイッチ回路及び半導体装置 |
| US9106227B2 (en) | 2008-02-28 | 2015-08-11 | Peregrine Semiconductor Corporation | Devices and methods for improving voltage handling and/or bi-directionality of stacks of elements when connected between terminals |
| US9293262B2 (en) | 2008-02-28 | 2016-03-22 | Peregrine Semiconductor Corporation | Digitally tuned capacitors with tapered and reconfigurable quality factors |
| US9496849B2 (en) | 2008-02-28 | 2016-11-15 | Peregrine Semiconductor Corporation | Devices and methods for improving voltage handling and/or bi-directionality of stacks of elements when connected between terminals |
| US11671091B2 (en) | 2008-02-28 | 2023-06-06 | Psemi Corporation | Devices and methods for improving voltage handling and/or bi-directionality of stacks of elements when connected between terminals |
| US11082040B2 (en) | 2008-02-28 | 2021-08-03 | Psemi Corporation | Devices and methods for improving voltage handling and/or bi-directionality of stacks of elements when connected between terminals |
| US9024700B2 (en) | 2008-02-28 | 2015-05-05 | Peregrine Semiconductor Corporation | Method and apparatus for use in digitally tuning a capacitor in an integrated circuit device |
| US9197194B2 (en) | 2008-02-28 | 2015-11-24 | Peregrine Semiconductor Corporation | Methods and apparatuses for use in tuning reactance in a circuit device |
| US9030248B2 (en) | 2008-07-18 | 2015-05-12 | Peregrine Semiconductor Corporation | Level shifter with output spike reduction |
| US9660590B2 (en) | 2008-07-18 | 2017-05-23 | Peregrine Semiconductor Corporation | Low-noise high efficiency bias generation circuits and method |
| US8994452B2 (en) | 2008-07-18 | 2015-03-31 | Peregrine Semiconductor Corporation | Low-noise high efficiency bias generation circuits and method |
| US9264053B2 (en) | 2011-01-18 | 2016-02-16 | Peregrine Semiconductor Corporation | Variable frequency charge pump |
| US9413362B2 (en) | 2011-01-18 | 2016-08-09 | Peregrine Semiconductor Corporation | Differential charge pump |
| US8829967B2 (en) | 2012-06-27 | 2014-09-09 | Triquint Semiconductor, Inc. | Body-contacted partially depleted silicon on insulator transistor |
| US8729952B2 (en) | 2012-08-16 | 2014-05-20 | Triquint Semiconductor, Inc. | Switching device with non-negative biasing |
| US9590674B2 (en) | 2012-12-14 | 2017-03-07 | Peregrine Semiconductor Corporation | Semiconductor devices with switchable ground-body connection |
| US8847672B2 (en) | 2013-01-15 | 2014-09-30 | Triquint Semiconductor, Inc. | Switching device with resistive divider |
| US9214932B2 (en) | 2013-02-11 | 2015-12-15 | Triquint Semiconductor, Inc. | Body-biased switching device |
| US8923782B1 (en) | 2013-02-20 | 2014-12-30 | Triquint Semiconductor, Inc. | Switching device with diode-biased field-effect transistor (FET) |
| US8977217B1 (en) | 2013-02-20 | 2015-03-10 | Triquint Semiconductor, Inc. | Switching device with negative bias circuit |
| US9203396B1 (en) | 2013-02-22 | 2015-12-01 | Triquint Semiconductor, Inc. | Radio frequency switch device with source-follower |
| US9123796B2 (en) | 2013-05-22 | 2015-09-01 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US9406695B2 (en) | 2013-11-20 | 2016-08-02 | Peregrine Semiconductor Corporation | Circuit and method for improving ESD tolerance and switching speed |
| US9379698B2 (en) | 2014-02-04 | 2016-06-28 | Triquint Semiconductor, Inc. | Field effect transistor switching circuit |
| JP2015207852A (ja) * | 2014-04-18 | 2015-11-19 | 日産自動車株式会社 | スイッチング回路装置 |
| US9831857B2 (en) | 2015-03-11 | 2017-11-28 | Peregrine Semiconductor Corporation | Power splitter with programmable output phase shift |
| US9948281B2 (en) | 2016-09-02 | 2018-04-17 | Peregrine Semiconductor Corporation | Positive logic digitally tunable capacitor |
| DE112018001517T5 (de) | 2017-03-22 | 2019-12-05 | Sony Semiconductor Solutions Corporation | Halbleitervorrichtung und modul |
| US10957689B2 (en) | 2017-03-22 | 2021-03-23 | Sony Semiconductor Solutions Corporation | Semiconductor apparatus and module |
| US11018662B2 (en) | 2018-03-28 | 2021-05-25 | Psemi Corporation | AC coupling modules for bias ladders |
| US10236872B1 (en) | 2018-03-28 | 2019-03-19 | Psemi Corporation | AC coupling modules for bias ladders |
| US10886911B2 (en) | 2018-03-28 | 2021-01-05 | Psemi Corporation | Stacked FET switch bias ladders |
| US11418183B2 (en) | 2018-03-28 | 2022-08-16 | Psemi Corporation | AC coupling modules for bias ladders |
| US10862473B2 (en) | 2018-03-28 | 2020-12-08 | Psemi Corporation | Positive logic switch with selectable DC blocking circuit |
| US10505530B2 (en) | 2018-03-28 | 2019-12-10 | Psemi Corporation | Positive logic switch with selectable DC blocking circuit |
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