JPH1090358A - 半導体集積回路及び半導体装置並びにそのテスト方法 - Google Patents
半導体集積回路及び半導体装置並びにそのテスト方法Info
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- JPH1090358A JPH1090358A JP8244394A JP24439496A JPH1090358A JP H1090358 A JPH1090358 A JP H1090358A JP 8244394 A JP8244394 A JP 8244394A JP 24439496 A JP24439496 A JP 24439496A JP H1090358 A JPH1090358 A JP H1090358A
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Abstract
(57)【要約】
【課題】 ＬＳＩのテスト回路による製造コスト増加を
抑える。 【解決手段】 入力端子７１と、テスト入力端子７２
と、テスト制御端子７５と、出力端子７４と、テスト出
力端子７３と、特定の機能を実現するメモリ（論理回路
部）７０と、テスト制御端子７５の信号に従い、入力端
子７１又はテスト入力端子７２からの信号のどちらか一
方をメモリ７０に入力する選択回路７６とを具備し、論
理回路部７０の出力信号は出力端子７４とテスト出力端
子７３に出力されており、テスト入力端子７２及びテス
ト出力端子７３及びテスト制御端子７５は外部と電気的
接続可能なボンディングパッド９を有することを特徴と
する半導体集積回路である。
抑える。 【解決手段】 入力端子７１と、テスト入力端子７２
と、テスト制御端子７５と、出力端子７４と、テスト出
力端子７３と、特定の機能を実現するメモリ（論理回路
部）７０と、テスト制御端子７５の信号に従い、入力端
子７１又はテスト入力端子７２からの信号のどちらか一
方をメモリ７０に入力する選択回路７６とを具備し、論
理回路部７０の出力信号は出力端子７４とテスト出力端
子７３に出力されており、テスト入力端子７２及びテス
ト出力端子７３及びテスト制御端子７５は外部と電気的
接続可能なボンディングパッド９を有することを特徴と
する半導体集積回路である。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関わ
り、特に、マルチチップモジュール（以下、ＭＣＭと記
す）に適した半導体装置に関する。
り、特に、マルチチップモジュール（以下、ＭＣＭと記
す）に適した半導体装置に関する。
【０００２】
【従来の技術】近年、半導体集積回路は高集積化及び高
速化を実現し、システムの半導体集積回路化が加速的に
進み、システムの小型化・低価格化に大きく貢献してい
る。しかしながらクオーターミクロン時代の半導体集積
回路の高速・高集積化に要する設備投資は増大する一方
であり、回路規模の増大と高集積化に伴う歩留まり低下
などより、旧世代プロセスで作られたチップセットに対
する価格メリット確保が非常に困難になってきている。
そこで、半導体集積回路のコスト削減と低実装面積化を
満たす手段として、複数のＬＳＩを１ＬＳＩ化するので
はなくＭＣＭ実装を適用する方法が考案されている。こ
の方法により、ボード上に２つのパッケージに分けて封
じされていた物を実装するのに対し、実装面積及びボー
ド上の配線がなくなることによる速度的なメリットが得
られる。
速化を実現し、システムの半導体集積回路化が加速的に
進み、システムの小型化・低価格化に大きく貢献してい
る。しかしながらクオーターミクロン時代の半導体集積
回路の高速・高集積化に要する設備投資は増大する一方
であり、回路規模の増大と高集積化に伴う歩留まり低下
などより、旧世代プロセスで作られたチップセットに対
する価格メリット確保が非常に困難になってきている。
そこで、半導体集積回路のコスト削減と低実装面積化を
満たす手段として、複数のＬＳＩを１ＬＳＩ化するので
はなくＭＣＭ実装を適用する方法が考案されている。こ
の方法により、ボード上に２つのパッケージに分けて封
じされていた物を実装するのに対し、実装面積及びボー
ド上の配線がなくなることによる速度的なメリットが得
られる。
【０００３】また、高集積化により回路のテストにかか
るコストが増大している。このテストコストは主にテス
トに掛かる時間に起因するもの（高価なテスターの減価
償却）とテストカバレッジ不足による市場不良の発生で
ある。従来のテストベクトルでは高集積化された回路の
全トランジスタの機能の確認が困難となり、今日ではテ
スト専用の回路としてスキャン回路やメモリ等の機能モ
ジュールテスト専用のテスト回路をもうけテスト時間の
短縮や、テストのカバレッジの向上を図っている。
るコストが増大している。このテストコストは主にテス
トに掛かる時間に起因するもの（高価なテスターの減価
償却）とテストカバレッジ不足による市場不良の発生で
ある。従来のテストベクトルでは高集積化された回路の
全トランジスタの機能の確認が困難となり、今日ではテ
スト専用の回路としてスキャン回路やメモリ等の機能モ
ジュールテスト専用のテスト回路をもうけテスト時間の
短縮や、テストのカバレッジの向上を図っている。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
ＬＳＩのテストでは、その多くはＬＳＩの実際の動作周
波数に対し、かなり遅い周波数を用いて行っている。例
えば、ＶＣＲ等に用いられている画像用ＬＳＩ等は、実
際には２０〜３０ＭＨｚで使用されるが、機能テスト時
には１ＭＨｚ程度で動作させている。前記したスキャン
回路や機能モジュールテスト専用のテスト回路は前記機
能テストのみに使用され実際の動作には全く不要である
にも関わらず、高速動作を要求される他の回路と同様な
高価なプロセスが用られており、これら回路の面積増加
（＝コスト増加）による問題を有していた。
ＬＳＩのテストでは、その多くはＬＳＩの実際の動作周
波数に対し、かなり遅い周波数を用いて行っている。例
えば、ＶＣＲ等に用いられている画像用ＬＳＩ等は、実
際には２０〜３０ＭＨｚで使用されるが、機能テスト時
には１ＭＨｚ程度で動作させている。前記したスキャン
回路や機能モジュールテスト専用のテスト回路は前記機
能テストのみに使用され実際の動作には全く不要である
にも関わらず、高速動作を要求される他の回路と同様な
高価なプロセスが用られており、これら回路の面積増加
（＝コスト増加）による問題を有していた。
【０００５】従って、本発明の目的は、ＬＳＩのテスト
回路による製造コスト増加を抑える半導体集積回路及び
半導体装置並びにそのテスト方法を提供することにあ
る。
回路による製造コスト増加を抑える半導体集積回路及び
半導体装置並びにそのテスト方法を提供することにあ
る。
【０００６】
【課題を解決するための手段】この課題を解決するため
に本発明の半導体装置は、ブロックパラメータの異なる
第１の回路部及び第２の回路部を含む複数の回路部を備
え、前記第１の回路部は、第１のＬＳＩ上に形成されて
おり、前記第２の回路部は、第２のＬＳＩ上に形成され
ており、前記第１のＬＳＩは前記第２のＬＳＩに外部で
電気的に接続されている半導体装置であって、前記第１
の回路部または第２の回路部の一方は、入力端子と、テ
スト入力端子と、テスト制御端子と、出力端子と、テス
ト出力端子と、特定の機能を実現する論理回路部と、前
記テスト制御端子の信号に従い、前記入力端子又は前記
テスト入力端子からの信号のどちらか一方を前記論理回
路に入力する選択回路とを具備し、前記論理回路の出力
信号は出力端子とテスト出力端子に出力されており、前
記入力端子及び前記出力端子は外部と電気的接続可能な
ボンディングパッドを有するものであり、そのことによ
り上記目的が達成される。
に本発明の半導体装置は、ブロックパラメータの異なる
第１の回路部及び第２の回路部を含む複数の回路部を備
え、前記第１の回路部は、第１のＬＳＩ上に形成されて
おり、前記第２の回路部は、第２のＬＳＩ上に形成され
ており、前記第１のＬＳＩは前記第２のＬＳＩに外部で
電気的に接続されている半導体装置であって、前記第１
の回路部または第２の回路部の一方は、入力端子と、テ
スト入力端子と、テスト制御端子と、出力端子と、テス
ト出力端子と、特定の機能を実現する論理回路部と、前
記テスト制御端子の信号に従い、前記入力端子又は前記
テスト入力端子からの信号のどちらか一方を前記論理回
路に入力する選択回路とを具備し、前記論理回路の出力
信号は出力端子とテスト出力端子に出力されており、前
記入力端子及び前記出力端子は外部と電気的接続可能な
ボンディングパッドを有するものであり、そのことによ
り上記目的が達成される。
【０００７】本発明の更に他の半導体装置は、複数の論
理回路部と、外部と電気的接続を行う接続部と、前記複
数の論理回路のうち少なくとも１つは、前記接続部を経
由することなく、外部と電気的接続可能なボンディング
パッドを有する第１のＬＳＩと、テスト回路部と、外部
と電気的接続を行う接続部と、前記第１のＬＳＩのボン
ディングパッドに１対１で対応するボンディングパッド
とを有するテスト用ＬＳＩを具備し、前記第１のＬＳＩ
のボンディングパッドと前記テスト用ＬＳＩのボンディ
ングパッドを、外部で電気的に接続し、前記第１のＬＳ
Ｉの接続部及び、前記テスト用ＬＳＩの接続部より与え
られるテストパターンを用いて、前記第１のＬＳＩの論
理回路部のテストを行い、そのことにより上記目的が達
成される。
理回路部と、外部と電気的接続を行う接続部と、前記複
数の論理回路のうち少なくとも１つは、前記接続部を経
由することなく、外部と電気的接続可能なボンディング
パッドを有する第１のＬＳＩと、テスト回路部と、外部
と電気的接続を行う接続部と、前記第１のＬＳＩのボン
ディングパッドに１対１で対応するボンディングパッド
とを有するテスト用ＬＳＩを具備し、前記第１のＬＳＩ
のボンディングパッドと前記テスト用ＬＳＩのボンディ
ングパッドを、外部で電気的に接続し、前記第１のＬＳ
Ｉの接続部及び、前記テスト用ＬＳＩの接続部より与え
られるテストパターンを用いて、前記第１のＬＳＩの論
理回路部のテストを行い、そのことにより上記目的が達
成される。
【０００８】前記テスト用ＬＳＩのテスト回路部は、外
部よりプログラムにより変更可能であるものであっても
よい。
部よりプログラムにより変更可能であるものであっても
よい。
【０００９】本発明の半導体装置のテスト方法は、複数
の論理回路部と、外部と電気的接続を行う接続部と、前
記複数の論理回路のうち少なくとも１つは、前記接続部
を経由することなく、外部と電気的接続可能なボンディ
ングパッドを有する第１のＬＳＩと、テスト回路部と、
外部と電気的接続を行う接続部と、前記第１のＬＳＩの
ボンディングパッドに１対１で対応するボンディングパ
ッドとを有するテスト用ＬＳＩとを具備する半導体装置
において、前記第１のＬＳＩのボンディングパッドと前
記テスト用ＬＳＩのボンディングパッドを、外部で電気
的に接続する工程と、前記第１のＬＳＩの接続部及び、
前記テスト用ＬＳＩの接続部より与えられるテストパタ
ーンを用いて、前記第１のＬＳＩの論理回路部のテスト
を行う工程とを有し、そのことにより上記目的が達成さ
れる。
の論理回路部と、外部と電気的接続を行う接続部と、前
記複数の論理回路のうち少なくとも１つは、前記接続部
を経由することなく、外部と電気的接続可能なボンディ
ングパッドを有する第１のＬＳＩと、テスト回路部と、
外部と電気的接続を行う接続部と、前記第１のＬＳＩの
ボンディングパッドに１対１で対応するボンディングパ
ッドとを有するテスト用ＬＳＩとを具備する半導体装置
において、前記第１のＬＳＩのボンディングパッドと前
記テスト用ＬＳＩのボンディングパッドを、外部で電気
的に接続する工程と、前記第１のＬＳＩの接続部及び、
前記テスト用ＬＳＩの接続部より与えられるテストパタ
ーンを用いて、前記第１のＬＳＩの論理回路部のテスト
を行う工程とを有し、そのことにより上記目的が達成さ
れる。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図を用いて説明する。
て、図を用いて説明する。
【００１１】（実施の形態1）図２はブロックパラメー
タにより２つに分離されたＬＳＩの回路図である。本実
施の形態では、図１に示すように「論理回路」と「メモ
リ及びメモリテスト回路」をパラメータとして分割し
て、第１のＬＳＩと第２のＬＳＩをＭＣＭ実装を行って
いる。
タにより２つに分離されたＬＳＩの回路図である。本実
施の形態では、図１に示すように「論理回路」と「メモ
リ及びメモリテスト回路」をパラメータとして分割し
て、第１のＬＳＩと第２のＬＳＩをＭＣＭ実装を行って
いる。
【００１２】図２に於いて、第１のＬＳＩ７と第２のＬ
ＳＩ８は、「論理回路」と「メモリ及びメモリテスト回
路」というパラメータで特徴づけられ、２つのＬＳＩに
分割された物であり、各々のボンディングパッド９を外
部で電気的に１対１接続されており、請求項４記載の半
導体装置として機能するものである。
ＳＩ８は、「論理回路」と「メモリ及びメモリテスト回
路」というパラメータで特徴づけられ、２つのＬＳＩに
分割された物であり、各々のボンディングパッド９を外
部で電気的に１対１接続されており、請求項４記載の半
導体装置として機能するものである。
【００１３】また１は論理回路部、２は論理回路部１を
テストするためのテスト制御回路、３は外部と電気的接
続を行う接続部(I/O)、４は選択回路部(mux)、５はスキ
ャン機能付きＤフリップフロップ(SCAN-DFF)、６は選択
回路である。
テストするためのテスト制御回路、３は外部と電気的接
続を行う接続部(I/O)、４は選択回路部(mux)、５はスキ
ャン機能付きＤフリップフロップ(SCAN-DFF)、６は選択
回路である。
【００１４】つぎに本発明の半導体装置について図２、
図６を用いて説明する。第２のＬＳＩ８の６７は、選択
機能を有するメモリの回路（請求項１に対応）であり、
図６にその詳細を示す。テスト制御端子６５からの制御
により通常モード／テストモードの切換が行われ、通常
モードに於いては選択回路部６６は入力端子６１から入
力されるメモリ制御信号、アドレス及びデータをメモリ
６０に入力し、メモリ６０は入力されるメモリ制御信
号、アドレスに従い、データの読み込み／書き込みを行
い、読み出し結果をテスト出力端子６３及び出力端子６
４に出力する。一方、テストモードに於いては選択回路
部６６（メモリテスト回路の一部として機能する）はテ
スト入力端子６２から入力されるメモリ制御信号、アド
レス及びデータをメモリ６０に入力し、メモリ６０は入
力されるメモリ制御信号、アドレスに従い、データの読
み込み／書き込みを行い、読み出し結果をテスト出力端
子６３及び出力端子６４に出力するように構成されてお
り、請求項２の発明にいう半導体集積回路として機能す
るものである。
図６を用いて説明する。第２のＬＳＩ８の６７は、選択
機能を有するメモリの回路（請求項１に対応）であり、
図６にその詳細を示す。テスト制御端子６５からの制御
により通常モード／テストモードの切換が行われ、通常
モードに於いては選択回路部６６は入力端子６１から入
力されるメモリ制御信号、アドレス及びデータをメモリ
６０に入力し、メモリ６０は入力されるメモリ制御信
号、アドレスに従い、データの読み込み／書き込みを行
い、読み出し結果をテスト出力端子６３及び出力端子６
４に出力する。一方、テストモードに於いては選択回路
部６６（メモリテスト回路の一部として機能する）はテ
スト入力端子６２から入力されるメモリ制御信号、アド
レス及びデータをメモリ６０に入力し、メモリ６０は入
力されるメモリ制御信号、アドレスに従い、データの読
み込み／書き込みを行い、読み出し結果をテスト出力端
子６３及び出力端子６４に出力するように構成されてお
り、請求項２の発明にいう半導体集積回路として機能す
るものである。
【００１５】以上の様に「論理回路」と「メモリ及びメ
モリテスト回路」を分割することによって、以下のよう
な利点がある。
モリテスト回路」を分割することによって、以下のよう
な利点がある。
【００１６】（１）２種類のＬＳＩに分割して形成する
ことにより、分割を行わずに形成した場合に比べて、そ
れぞれのＬＳＩの面積は小さくなり、製造歩留まりが向
上する。
ことにより、分割を行わずに形成した場合に比べて、そ
れぞれのＬＳＩの面積は小さくなり、製造歩留まりが向
上する。
【００１７】（２）また、ＬＳＩ内部のレイアウト上、
形状が固定している物が多いほど面積最適化が困難であ
るが、形状が固定されているメモリが第１のＬＳＩには
なくなるので、面積最適化が非常に容易になり、さらに
面積が削減できる。
形状が固定している物が多いほど面積最適化が困難であ
るが、形状が固定されているメモリが第１のＬＳＩには
なくなるので、面積最適化が非常に容易になり、さらに
面積が削減できる。
【００１８】上記（１），（２）より製造コストが削減
される。 （３）メモリと接続関係にある論理回路とを図１に示す
ようにＭＣＭ実装したが、立体的に実装（例えばフリッ
プチップ実装、ＣＯＣ実装など）すれば、従来存在して
いたブロック間配線が不要となり、より高速な動作が可
能となる。
される。 （３）メモリと接続関係にある論理回路とを図１に示す
ようにＭＣＭ実装したが、立体的に実装（例えばフリッ
プチップ実装、ＣＯＣ実装など）すれば、従来存在して
いたブロック間配線が不要となり、より高速な動作が可
能となる。
【００１９】なお、本実施の形態では、パラメータをメ
モリで構成した例で説明したが、ＦＰＵやＤＳＰ等の演
算器についても同様に実施可能である。
モリで構成した例で説明したが、ＦＰＵやＤＳＰ等の演
算器についても同様に実施可能である。
【００２０】（実施の形態２）図３は他のブロックパラ
メータにより２つに分離されたＬＳＩの回路図である。
本実施の形態ではパラメータとして「論理回路及びメモ
リ」と「メモリテスト回路」を用いて分割している。
メータにより２つに分離されたＬＳＩの回路図である。
本実施の形態ではパラメータとして「論理回路及びメモ
リ」と「メモリテスト回路」を用いて分割している。
【００２１】図３に於いて、第１のＬＳＩ５７と第２の
ＬＳＩ５８は、「論理回路及びメモリ」と「メモリテス
ト回路」というパラメータで特徴づけられ、２つのＬＳ
Ｉに分割された物であり、各々のボンディングパッド９
を外部で電気的に１対１接続されており、請求項５記載
の半導体装置として機能するものである。
ＬＳＩ５８は、「論理回路及びメモリ」と「メモリテス
ト回路」というパラメータで特徴づけられ、２つのＬＳ
Ｉに分割された物であり、各々のボンディングパッド９
を外部で電気的に１対１接続されており、請求項５記載
の半導体装置として機能するものである。
【００２２】また、１は論理回路部、２は論理回路部１
をテストするためのテスト制御回路、３は外部と電気的
接続を行う接続部、４は選択回路部、５はスキャン機能
付きＤフリップフロップ（ＳＣＡＮーＤＦＦ）、４１は
入力パターン発生器及び出力パターン判定器からなりメ
モリの自己テストを行うＢＩＳＴ（Build In Self Tes
t）回路である。
をテストするためのテスト制御回路、３は外部と電気的
接続を行う接続部、４は選択回路部、５はスキャン機能
付きＤフリップフロップ（ＳＣＡＮーＤＦＦ）、４１は
入力パターン発生器及び出力パターン判定器からなりメ
モリの自己テストを行うＢＩＳＴ（Build In Self Tes
t）回路である。
【００２３】つぎに本発明の半導体装置について図３、
図７を用いて説明する。第１のＬＳＩ５７の７７は、選
択機能を有するメモリの回路（請求項２に対応）であ
り、図７にその詳細を示す。テスト制御端子７５からの
制御により通常モード／テストモードの切換が行われ、
通常モードに於いては選択回路部７６は入力端子７１か
ら入力されるメモリ制御信号、アドレス及びデータをメ
モリ７０に入力し、メモリ７０は入力されるメモリ制御
信号、アドレスに従い、データの読み込み／書き込みを
行い、読み出し結果をテスト出力端子７３及び出力端子
７４に出力する。一方、テストモードに於いては選択回
路部７６はテスト入力端子７２から入力されるメモリ制
御信号、アドレス及びデータをメモリ７０に入力し、メ
モリ７０は入力されるメモリ制御信号、アドレスに従
い、データの読み込み／書き込みを行い、読み出し結果
をテスト出力端子７３及び出力端子７４に出力するよう
に構成されている。
図７を用いて説明する。第１のＬＳＩ５７の７７は、選
択機能を有するメモリの回路（請求項２に対応）であ
り、図７にその詳細を示す。テスト制御端子７５からの
制御により通常モード／テストモードの切換が行われ、
通常モードに於いては選択回路部７６は入力端子７１か
ら入力されるメモリ制御信号、アドレス及びデータをメ
モリ７０に入力し、メモリ７０は入力されるメモリ制御
信号、アドレスに従い、データの読み込み／書き込みを
行い、読み出し結果をテスト出力端子７３及び出力端子
７４に出力する。一方、テストモードに於いては選択回
路部７６はテスト入力端子７２から入力されるメモリ制
御信号、アドレス及びデータをメモリ７０に入力し、メ
モリ７０は入力されるメモリ制御信号、アドレスに従
い、データの読み込み／書き込みを行い、読み出し結果
をテスト出力端子７３及び出力端子７４に出力するよう
に構成されている。
【００２４】第１のＬＳＩ５７は通常モードに於いて
は、第２のＬＳＩ５８には関係なく通常アドレスに従い
データの読み込み／書き込みを行い、テストモードに於
いては、第２のＬＳＩ５８のＢＩＳＴ回路４１で生成さ
れるアドレスに従い、ＢＩＳＴ回路４１の生成するデー
タを書き込みを行った後、同アドレスからデータを読み
出し、正しいデータの読み書きができたかを比較し、比
較結果を第２のＬＳＩ５８の接続部３を通して出力す
る。
は、第２のＬＳＩ５８には関係なく通常アドレスに従い
データの読み込み／書き込みを行い、テストモードに於
いては、第２のＬＳＩ５８のＢＩＳＴ回路４１で生成さ
れるアドレスに従い、ＢＩＳＴ回路４１の生成するデー
タを書き込みを行った後、同アドレスからデータを読み
出し、正しいデータの読み書きができたかを比較し、比
較結果を第２のＬＳＩ５８の接続部３を通して出力す
る。
【００２５】一般にテスト回路は、ＬＳＩに求められて
いる仕様とは別に製造過程での良品の判別を容易にする
ために付加する物であり、ユーザーにとっては不要な回
路である。よって、不要な回路である「テスト回路」を
如何に安く作るかがトータルコストに大きく寄与する。
いる仕様とは別に製造過程での良品の判別を容易にする
ために付加する物であり、ユーザーにとっては不要な回
路である。よって、不要な回路である「テスト回路」を
如何に安く作るかがトータルコストに大きく寄与する。
【００２６】以上の様に「論理回路及びメモリ」と「メ
モリテスト回路」を分割することによって、以下のよう
な利点がある。
モリテスト回路」を分割することによって、以下のよう
な利点がある。
【００２７】（１）特に、実動作上必要な回路（「論理
回路及びメモリ」）を第１のＬＳＩに形成し、実動作上
不要な回路（「メモリテスト回路」）を第２のＬＳＩに
分離することにより、第１のＬＳＩのみ高価な高速高集
積プロセスを用いて製造し、第２のＬＳＩはテスト周波
数に見合った安価なプロセスを用いることが可能となる
ので、ＬＳＩの低価格化に有効である。
回路及びメモリ」）を第１のＬＳＩに形成し、実動作上
不要な回路（「メモリテスト回路」）を第２のＬＳＩに
分離することにより、第１のＬＳＩのみ高価な高速高集
積プロセスを用いて製造し、第２のＬＳＩはテスト周波
数に見合った安価なプロセスを用いることが可能となる
ので、ＬＳＩの低価格化に有効である。
【００２８】（２）また、第２のＬＳＩをプログラム的
に論理の組み替えが可能なＦＰＧＡ，ＰＬＡ等で構成す
れば、第２のＬＳＩの製造が不要になるので、さらにコ
ストの大幅削減が可能である。
に論理の組み替えが可能なＦＰＧＡ，ＰＬＡ等で構成す
れば、第２のＬＳＩの製造が不要になるので、さらにコ
ストの大幅削減が可能である。
【００２９】（実施の形態３）図３は第１のＬＳＩと第
２のＬＳＩ（＝テスト用ＬＳＩ）の分割を示す図、図
４、図９はテスト時における第１のＬＳＩとテスト用Ｌ
ＳＩの電気的接続を示す図、図８は半導体テスト装置の
構成を示す図である。
２のＬＳＩ（＝テスト用ＬＳＩ）の分割を示す図、図
４、図９はテスト時における第１のＬＳＩとテスト用Ｌ
ＳＩの電気的接続を示す図、図８は半導体テスト装置の
構成を示す図である。
【００３０】図８に於いて、１０１はＣＰＵ、１０２は
テスト用の入力データ１１４及びその期待値１１５を格
納するデータ格納部、１０３はＣＰＵにより実行される
各種プログラムを格納するＲＯＭ、１０４は表示用ディ
スプレー、１０５は入力用キーボード、１０６はＣＰＵ
からのデジタル信号を基に被テストＬＳＩに与える波形
を生成する波形生成部、１０７は被テストＬＳＩからの
応答信号を検出する波形検出部、１０８はＩＯ部、８３
はテスト用ボード、１１１は波形生成プログラム、１１
２は波形検出プログラム、１１３は被テストＬＳＩから
の応答信号と期待値データ１１５の一致を判定する一致
判定プログラムである。
テスト用の入力データ１１４及びその期待値１１５を格
納するデータ格納部、１０３はＣＰＵにより実行される
各種プログラムを格納するＲＯＭ、１０４は表示用ディ
スプレー、１０５は入力用キーボード、１０６はＣＰＵ
からのデジタル信号を基に被テストＬＳＩに与える波形
を生成する波形生成部、１０７は被テストＬＳＩからの
応答信号を検出する波形検出部、１０８はＩＯ部、８３
はテスト用ボード、１１１は波形生成プログラム、１１
２は波形検出プログラム、１１３は被テストＬＳＩから
の応答信号と期待値データ１１５の一致を判定する一致
判定プログラムである。
【００３１】図４、図９に於いて、５７は論理回路部
１、接続部３及びボンディングパッド９で構成され、被
テストＬＳＩとなる第１のＬＳＩ、５８はテスト回路部
５０、接続部３及びボンディングパッド９で構成される
テスト用ＬＳＩとなる第２のＬＳＩであり、５７、５８
は「論理回路及びメモリ」と「メモリテスト回路」とい
うパラメータで特徴づけられ、２つのＬＳＩに分割され
た物であり、各々のボンディングパッド９を外部で電気
的に１対１接続されている。
１、接続部３及びボンディングパッド９で構成され、被
テストＬＳＩとなる第１のＬＳＩ、５８はテスト回路部
５０、接続部３及びボンディングパッド９で構成される
テスト用ＬＳＩとなる第２のＬＳＩであり、５７、５８
は「論理回路及びメモリ」と「メモリテスト回路」とい
うパラメータで特徴づけられ、２つのＬＳＩに分割され
た物であり、各々のボンディングパッド９を外部で電気
的に１対１接続されている。
【００３２】８３はテスト用ボードであり、テスト用Ｌ
ＳＩ５８が半田バンプ８５により予め表面実装されてお
り、プローブ８４を通して第１のＬＳＩ５７との電気的
接続をおこなう。つまり、テスト用ボード８３は、図９
に示すように第１のＬＳＩと第２のＬＳＩの対応するボ
ンディングパッド（ＢＰ部）９を接続させ、第１及び第
２のＬＳＩの接続部３を図８に示すＩ／Ｏ１０８に接続
させる機能を持つ。
ＳＩ５８が半田バンプ８５により予め表面実装されてお
り、プローブ８４を通して第１のＬＳＩ５７との電気的
接続をおこなう。つまり、テスト用ボード８３は、図９
に示すように第１のＬＳＩと第２のＬＳＩの対応するボ
ンディングパッド（ＢＰ部）９を接続させ、第１及び第
２のＬＳＩの接続部３を図８に示すＩ／Ｏ１０８に接続
させる機能を持つ。
【００３３】次に本発明の半導体装置のテスト方法につ
いて図３、図４、図８、図９を用いて説明する。
いて図３、図４、図８、図９を用いて説明する。
【００３４】（第１の工程）テスト用ボード８３のプロ
ーブ８４は、第１のＬＳＩの全てのボンディングパッド
９及び全ての接続部３と接触状態（図４の状態２）とな
り、第１のＬＳＩ５７のボンディングパッド９とテスト
用ＬＳＩ５８のボンディングパッド９の各々が導通状態
となり、且つ第１のＬＳＩ５７の接続部３及びテスト用
ＬＳＩ５８の接続部３は、半導体テスト装置１００のＩ
／Ｏ部１０８を通して、波形生成部１０６、波形検出部
１０７と導通状態となる。
ーブ８４は、第１のＬＳＩの全てのボンディングパッド
９及び全ての接続部３と接触状態（図４の状態２）とな
り、第１のＬＳＩ５７のボンディングパッド９とテスト
用ＬＳＩ５８のボンディングパッド９の各々が導通状態
となり、且つ第１のＬＳＩ５７の接続部３及びテスト用
ＬＳＩ５８の接続部３は、半導体テスト装置１００のＩ
／Ｏ部１０８を通して、波形生成部１０６、波形検出部
１０７と導通状態となる。
【００３５】（第２の工程）次に、ＣＰＵ１０１は波形
生成プログラム１１１及び入力データ１１４より波形生
成部１０６にテスト入力信号の生成の命令を出し、波形
生成部１０６はこの命令に従いテスト入力信号をテスト
用ボード８３に与える。
生成プログラム１１１及び入力データ１１４より波形生
成部１０６にテスト入力信号の生成の命令を出し、波形
生成部１０６はこの命令に従いテスト入力信号をテスト
用ボード８３に与える。
【００３６】（ｉ）前記テスト入力信号が通常モードの
場合、第１のＬＳＩ５７はテスト用ＬＳＩ５８の動作に
関係なく独立に動作し、その結果をテスト用ボード８３
を通して波形検出部１０７に伝える。ＣＰＵ１０１は波
形検出プログラム１１２及び一致判定プログラム１１３
を用いて、波形検出部１０７に伝えられた信号と期待値
データ１１５の値との一致／不一致を判別し、その結果
を表示部１０４に表示する。
場合、第１のＬＳＩ５７はテスト用ＬＳＩ５８の動作に
関係なく独立に動作し、その結果をテスト用ボード８３
を通して波形検出部１０７に伝える。ＣＰＵ１０１は波
形検出プログラム１１２及び一致判定プログラム１１３
を用いて、波形検出部１０７に伝えられた信号と期待値
データ１１５の値との一致／不一致を判別し、その結果
を表示部１０４に表示する。
【００３７】（ｉｉ）前記テスト入力信号がテストモー
ド（ＳＣＡＮモード）の場合、第１のＬＳＩ７はテスト
用ＬＳＩ８の動作に関係なく独立にＳＣＡＮ動作し、そ
の結果をテスト用ボード８３を通して波形検出部１０７
に伝える。ＣＰＵ１０１は波形検出プログラム１１２及
び一致判定プログラム１１３を用いて、波形検出部１０
７に伝えられた信号と期待値データ１１５の値との一致
／不一致を判別し、その結果を表示部１０４に表示す
る。
ド（ＳＣＡＮモード）の場合、第１のＬＳＩ７はテスト
用ＬＳＩ８の動作に関係なく独立にＳＣＡＮ動作し、そ
の結果をテスト用ボード８３を通して波形検出部１０７
に伝える。ＣＰＵ１０１は波形検出プログラム１１２及
び一致判定プログラム１１３を用いて、波形検出部１０
７に伝えられた信号と期待値データ１１５の値との一致
／不一致を判別し、その結果を表示部１０４に表示す
る。
【００３８】（ｉｉｉ）前記テスト入力信号がテストモ
ード（メモリテストモード）の場合、メモリ７０は、第
２のＬＳＩ５８のＢＩＳＴ回路４１で生成されるアドレ
スに従い、ＢＩＳＴ回路４１の生成するデータの書き込
みを行った後、同アドレスからデータを読み出し、ＢＩ
ＳＴ回路４１は読み出しデータとＢＩＳＴ回路４１自身
が生成した期待値との比較を行いその結果をテスト用Ｌ
ＳＩ５８の接続部３より出力し、テスト用ボード８３を
通して波形検出部１０７に伝える。ＣＰＵ１０１は波形
検出プログラム１１２及び一致判定プログラム１１３を
用いて、波形検出部１０７に伝えられた信号と期待値デ
ータ１１５の値との一致／不一致を判別し、その結果を
表示部１０４に表示する。
ード（メモリテストモード）の場合、メモリ７０は、第
２のＬＳＩ５８のＢＩＳＴ回路４１で生成されるアドレ
スに従い、ＢＩＳＴ回路４１の生成するデータの書き込
みを行った後、同アドレスからデータを読み出し、ＢＩ
ＳＴ回路４１は読み出しデータとＢＩＳＴ回路４１自身
が生成した期待値との比較を行いその結果をテスト用Ｌ
ＳＩ５８の接続部３より出力し、テスト用ボード８３を
通して波形検出部１０７に伝える。ＣＰＵ１０１は波形
検出プログラム１１２及び一致判定プログラム１１３を
用いて、波形検出部１０７に伝えられた信号と期待値デ
ータ１１５の値との一致／不一致を判別し、その結果を
表示部１０４に表示する。
【００３９】なお、上記実施の形態では第１のＬＳＩと
テスト用ボードとの接続にプローブを用いているが、プ
ローブの代わりに図５に示すように樹脂と金属により形
成される低硬度突起電極９１を用いた例を採用しても良
い。
テスト用ボードとの接続にプローブを用いているが、プ
ローブの代わりに図５に示すように樹脂と金属により形
成される低硬度突起電極９１を用いた例を採用しても良
い。
【００４０】
【発明の効果】以上のように本発明によれば、実動作上
に必要な回路を第１のＬＳＩに形成し、メモリのテスト
用回路を第２のＬＳＩに分離することにより、第１のＬ
ＳＩのみ高価な高速高集積プロセスを用いて製造し、第
２のＬＳＩはテスト周波数に見合った安価なプロセスを
用いることが可能となるので、ＬＳＩの低価格化に有効
である。また、第２のＬＳＩをプログラム的に論理の組
み替えが可能なＦＰＧＡ等で構成すれば、第２のＬＳＩ
の製造が不要になるので、さらにコストの大幅削減が可
能である。
に必要な回路を第１のＬＳＩに形成し、メモリのテスト
用回路を第２のＬＳＩに分離することにより、第１のＬ
ＳＩのみ高価な高速高集積プロセスを用いて製造し、第
２のＬＳＩはテスト周波数に見合った安価なプロセスを
用いることが可能となるので、ＬＳＩの低価格化に有効
である。また、第２のＬＳＩをプログラム的に論理の組
み替えが可能なＦＰＧＡ等で構成すれば、第２のＬＳＩ
の製造が不要になるので、さらにコストの大幅削減が可
能である。
【図１】本発明の一実施の形態による半導体装置の分割
及び実装の模式図
及び実装の模式図
【図２】パラメータ「論理回路」「メモリ及びメモリテ
スト回路」で分割した１つのＬＳＩの構成図
スト回路」で分割した１つのＬＳＩの構成図
【図３】パラメータ「論理回路とメモリ」「メモリテス
ト回路」で分割した１つのＬＳＩの構成図
ト回路」で分割した１つのＬＳＩの構成図
【図４】第１のＬＳＩとテスト用ＬＳＩの電気的接続の
一例を示す図
一例を示す図
【図５】第１のＬＳＩとテスト用ＬＳＩの電気的接続の
他の例を示す図
他の例を示す図
【図６】選択機能を有するメモリの回路図
【図７】選択機能を有するメモリの回路図
【図８】半導体テスト装置の構成図
【図９】第１のＬＳＩとテスト用ＬＳＩの電気的接続を
示す図
示す図
１ 論理回路部 ２ テスト制御回路 ３ 接続部 ４ 選択回路部 ５ スキャン機能付きＤフリップフロップ ６ 選択回路 ７，５７ 第１のＬＳＩ ８，５８ 第２のＬＳＩ ９ ボンディグパッド ４１ ＢＩＳＴ回路 ５０ テスト回路部 ６０，７０ メモリ ６１，７１ 入力端子 ６２，７２ テスト入力端子 ６３，７３ テスト出力端子 ６４，７４ 出力端子 ６５，７５ テスト制御端子 ６６，７６ 選択回路部 ６７，７７ 選択機能を有するメモリの回路 ８３，９０ テスト用ボード ８４ プローブ ８５ 半田バンプ ９１ 低硬度突起電極 １０１ ＣＰＵ １０２ データ格納部 １０３ 各種プログラムを格納するＲＯＭ １０４ 表示用ディスプレー １０５ 入力用キーボード １０６ 波形生成部 １０７ 波形検出部 １０８ ＩＯ部 １１１ 波形生成プログラム １１２ 波形検出プログラム １１３ 一致判定プログラム １１４ テスト用の入力データ １１５ 期待値
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ｔ
Claims (9)
- 【請求項１】 入力端子と、テスト入力端子と、テスト
制御端子と、出力端子と、テスト出力端子と、特定の機
能を実現する論理回路部と、 前記テスト制御端子の信号に従い、前記入力端子又は前
記テスト入力端子からの信号のどちらか一方を前記論理
回路に入力する選択回路とを具備し、 前記論理回路の出力信号は前記出力端子と前記テスト出
力端子に出力されており、前記入力端子及び前記出力端
子は外部と電気的接続可能なボンディングパッドを有す
ることを特徴とする半導体集積回路。 - 【請求項２】 入力端子と、テスト入力端子と、テスト
制御端子と、出力端子と、テスト出力端子と、特定の機
能を実現する論理回路部と、 前記テスト制御端子の信号に従い、前記入力端子又は前
記テスト入力端子からの信号のどちらか一方を前記論理
回路部に入力する選択回路とを具備し、 前記論理回路部の出力信号は前記出力端子と前記テスト
出力端子に出力されており、前記テスト入力端子及び前
記テスト出力端子及び前記テスト制御端子は外部と電気
的接続可能なボンディングパッドを有することを特徴と
する半導体集積回路。 - 【請求項３】 前記特定の機能は、メモリ又は演算器の
少なくとも一方の機能である請求項１または請求項２記
載の半導体集積回路。 - 【請求項４】 ブロックパラメータの異なる第１の回路
部及び第２の回路部を含む複数の回路部を備え、 前記第１の回路部は、第１のＬＳＩ上に形成されてお
り、 前記第２の回路部は、第２のＬＳＩ上に形成されてお
り、 前記第１のＬＳＩは前記第２のＬＳＩに外部で電気的に
接続されている半導体装置であって、前記第１の回路部
または第２の回路部の一方は、請求項１記載の半導体集
積回路を含むことを特長とする半導体装置。 - 【請求項５】 ブロックパラメータの異なる第１の回路
部及び第２の回路部を含む複数の回路部を備え、 前記第１の回路部は、第１のＬＳＩ上に形成されてお
り、 前記第２の回路部は、第２のＬＳＩ上に形成されてお
り、 前記第１のＬＳＩは前記第２のＬＳＩに外部で電気的に
接続されている半導体装置であって、前記第１の回路部
または第２の回路部の一方は、請求項２記載の半導体集
積回路を含むことを特長とする半導体装置。 - 【請求項６】 前記第１のＬＳＩと前記第２のＬＳＩ
は、それぞれのＬＳＩの表面同士を重ね合わせて実装さ
れている請求項４または請求項５記載の半導体装置。 - 【請求項７】 複数の論理回路部と、外部と電気的接続
を行う接続部と、前記複数の論理回路のうち少なくとも
１つは、前記接続部を経由することなく、外部と電気的
接続可能なボンディングパッドを有する第１のＬＳＩ
と、 テスト回路部と、外部と電気的接続を行う接続部と、 前記第１のＬＳＩのボンディングパッドに１対１で対応
するボンディングパッドとを有するテスト用ＬＳＩとを
具備する半導体装置において、 前記第１のＬＳＩのボンディングパッドと前記テスト用
ＬＳＩのボンディングパッドを、外部で電気的に接続す
る工程と、 前記第１のＬＳＩの接続部及び、前記テスト用ＬＳＩの
接続部より与えられるテストパターンを用いて、前記第
１のＬＳＩの論理回路部のテストを行う工程と、を有す
る半導体装置のテスト方法。 - 【請求項８】 複数の論理回路部と、外部と電気的接続
を行う接続部と、 前記複数の論理回路のうち少なくとも１つは、前記接続
部を経由することなく、外部と電気的接続可能なボンデ
ィングパッドを有する第１のＬＳＩと、 テスト回路部と、外部と電気的接続を行う接続部と、前
記第１のＬＳＩのボンディングパッドに１対１で対応す
るボンディングパッドとを有するテスト用ＬＳＩを具備
し、 前記第１のＬＳＩのボンディングパッドと前記テスト用
ＬＳＩのボンディングパッドを、外部で電気的に接続
し、 前記第１のＬＳＩの接続部及び、前記テスト用ＬＳＩの
接続部より与えられるテストパターンを用いて、前記第
１のＬＳＩの論理回路部のテストを行うことを特徴とす
る半導体装置。 - 【請求項９】 前記テスト用ＬＳＩのテスト回路部は、
外部よりプログラムにより変更可能である請求項８の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24439496A JP3189696B2 (ja) | 1996-09-17 | 1996-09-17 | 半導体集積回路及び半導体装置並びにそのテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24439496A JP3189696B2 (ja) | 1996-09-17 | 1996-09-17 | 半導体集積回路及び半導体装置並びにそのテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1090358A true JPH1090358A (ja) | 1998-04-10 |
| JP3189696B2 JP3189696B2 (ja) | 2001-07-16 |
Family
ID=17118030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24439496A Expired - Fee Related JP3189696B2 (ja) | 1996-09-17 | 1996-09-17 | 半導体集積回路及び半導体装置並びにそのテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3189696B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6845477B2 (en) | 2000-05-29 | 2005-01-18 | Renesas Technology Corp. | Semiconductor test device for conducting an operation test in parallel on many chips in a wafer test and semiconductor test method |
| JP2005209239A (ja) * | 2004-01-20 | 2005-08-04 | Nec Electronics Corp | 半導体集積回路装置 |
| JP2008537999A (ja) * | 2005-03-18 | 2008-10-02 | イナパック テクノロジー インコーポレイテッド | 集積回路装置における試験のためのパターンの内部発生法 |
| JP2009229135A (ja) * | 2008-03-19 | 2009-10-08 | Binteeshisu:Kk | テストチップを備えたモジュール |
-
1996
- 1996-09-17 JP JP24439496A patent/JP3189696B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6845477B2 (en) | 2000-05-29 | 2005-01-18 | Renesas Technology Corp. | Semiconductor test device for conducting an operation test in parallel on many chips in a wafer test and semiconductor test method |
| JP2005209239A (ja) * | 2004-01-20 | 2005-08-04 | Nec Electronics Corp | 半導体集積回路装置 |
| JP2008537999A (ja) * | 2005-03-18 | 2008-10-02 | イナパック テクノロジー インコーポレイテッド | 集積回路装置における試験のためのパターンの内部発生法 |
| JP2009229135A (ja) * | 2008-03-19 | 2009-10-08 | Binteeshisu:Kk | テストチップを備えたモジュール |
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| Publication number | Publication date |
|---|---|
| JP3189696B2 (ja) | 2001-07-16 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |