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JPH1070275A - シリコン集積回路の製造に於ける欠陥形成の制御方法、酸化膜の品質及び欠陥形成の制御方法、二重拡散集積回路デバイスセルと、集積回路ｍｏｓｆｅｔセルの形成方法 - Google Patents

シリコン集積回路の製造に於ける欠陥形成の制御方法、酸化膜の品質及び欠陥形成の制御方法、二重拡散集積回路デバイスセルと、集積回路ｍｏｓｆｅｔセルの形成方法

Info

Publication number
JPH1070275A
JPH1070275A JP9209312A JP20931297A JPH1070275A JP H1070275 A JPH1070275 A JP H1070275A JP 9209312 A JP9209312 A JP 9209312A JP 20931297 A JP20931297 A JP 20931297A JP H1070275 A JPH1070275 A JP H1070275A
Authority
JP
Japan
Prior art keywords
region
conductivity type
semiconductor
integrated circuit
regions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9209312A
Other languages
English (en)
Inventor
Hamza Yilmaz
ハムザ・イルマズ
Fwu-Iuan Hshieh
フウ−イユァン・シィエ
Mike Chang
マイク・チャング
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Vishay Siliconix Inc
Original Assignee
Siliconix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siliconix Inc filed Critical Siliconix Inc
Publication of JPH1070275A publication Critical patent/JPH1070275A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】 正方形セルのような鋭い角部を有するセルに於て、該セ
ルの角部を鈍化することによって１mm以下のチャネル長
を達成する。これにより、３次元拡散効果を最小にしか
つパンチスルーを回避する。ボディ・コンタクト領域の
上に於ける水蒸気による厚い熱酸化膜より薄いドライ酸
化膜、破壊電圧を増加させるべくｐ＋拡散を形成するフ
ィールド、及びＴＣＡゲッタリングの利用を含む、短チ
ャネルを形成するために使用される浅い接合に於ける欠
陥を最少にするための技術である。ゲート−ソースに於
ける漏れが、ポリ裏側に於けるエキストリンシック・ゲ
ッタリング及び開始材料の選択によるイントリンシック
・ゲッタリングによって減少する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は集積回路構造の製造に関
し、特に欠陥の少ないＤＭＯＳＦＥＴ構造の製造に関す
る。
【０００２】
【従来の技術】パワーＭＯＳＦＥＴデバイスは、自動車
の電気システム、パワーサプライ、電力管理のような用
途に幅広く使用されている。このようなデバイスには商
業的に利用可能なものが多数あるが、その実例として、
米国カリフォルニア州サンタクララに所在するシリコニ
ックス・インコーポレイテッド（Siliconix Incorporat
ed）から市販されている製品番号ＳＭＰ６０Ｎ０５のデ
バイスがある。このデバイスは、ＴＯ−２２０ＡＢケー
ス内に実装されたＮチャネル・エンハンスメントモード
・トランジスタである。この製品ＳＭＰ６０Ｎ０５を製
造するために使用される技術は、オン抵抗が３．５マイ
クロΩ／cm2であるという特徴を有する。
【０００３】長年に亘ってパワーＭＯＳＦＥＴデバイス
を製造するために多くの様々な方法が使用されている。
これらは一般に深部拡散プロセスである。
【０００４】例えば、リドウ（Lidow）他の共同発明に
よる１９８０年５月２１日発行の英国特許公開公報第２
０３３６５８Ａに開示されるような初期のプロセスで
は、ｐ＋タブ（tub）領域が約４ミクロンの深さである
り、かつｐ＋ボディ領域の深さが約３ミクロンである。
このセルの形状は６角形である。
【０００５】前記製品ＳＭＰ６０Ｎ０５を製造するため
に使用される技術では、ボディ領域について２．５〜５
ミクロンの範囲内の接合深さが、ｐ＋ボディコンタクト
について５〜６ミクロンの接合深さが、ｎ＋ソース領域
について０．５〜１ミクロンの接合深さが実現される。
また、セルの形状は正方形である。
【０００６】
【課題を解決するための手段】本発明によれば、より効
率的な負荷管理スイッチングを促進しかつヒートシンク
の使用を少なくしまたは全く無くすることができるＲ
DS(on)の低減及びＭＯＳＦＥＴセルの密度の向上を実現
することが容易になる。また、本発明によれば、小さな
駆動回路の使用を可能にしかつコンポーネントの数を少
なくできるような、初期の同じオン抵抗を有するデバイ
スに対してより低いゲート電荷の実現が容易になる。
【０００７】本発明の様々な実施例によって、これらの
利点及び他の利点が様々な形で実現される。或る実施例
では、パワーＭＯＳデバイスを形成するために最初に水
蒸気でシリコンボディを酸化する方法に於て、１０００
〜１２５０℃の温度で１〜６％のＴＣＡによってゲッタ
リングが行なわれる。薄いゲート酸化膜を有するパワー
ＭＯＳデバイスを形成することを目的とする別の実施例
では、ゲッタリングが９００〜１１００℃の温度で０．
５〜５％のＴＣＡで実行される。パワーＭＯＳデバイス
にｐ(−)ボディ拡散を形成する別の実施例では、ゲッタ
リングが９００〜１２００℃の範囲内の温度で０．５〜
５％のＴＣＡで行なわれる。また別の実施例では、ホウ
素の注入、ホウ素の浸漬、及び８００〜１２００℃の範
囲内に於ける低温酸化の各過程によって、パワーＭＯＳ
Ａデバイスについて２．５ミクロン未満の接合深さを有
する高ドープドｐ＋領域を形成する。
【０００８】本発明の別の側面を有する実施例では、二
重拡散周辺部の各角部が１２０度以上である。別の実施
例では、シリコンボディにシリコンパワーＭＯＳデバイ
スを形成するための方法が、シリコンボディの上に第１
マスクを形成する過程と、前記シリコンボディの拡散サ
イト内に前記第１マスクを介して窓を開口する過程と、
前記窓を介して前記拡散サイトに第１ドーパントを拡散
させる過程と、前記シリコンボディから第１マスクを除
去する過程と、前記シリコンボディの前記拡散サイト及
びその近傍領域の上に膜厚約１０００オングストローム
未満の酸化膜を形成する過程と、前記拡散サイトの少な
くとも一部分の上に前記第１マスクより厚い第２マスク
を形成する過程と、第２ドーパントを拡散させる過程と
からなる。本発明の更に別の実施例では、パワーデバイ
スの端末（termination）構造が、シリコンボディと、
シリコンボディの上に位置するゲート酸化膜、前記パワ
ーデバイスのスクライブ（scribe）領域のゲート酸化膜
の上に位置するポリシリコン層とを備える。
【０００９】
【実施例】図１は、その簡単化した抵抗性等価回路を有
するｎチャネルパワーＭＯＳＦＥＴの断面構造を示して
いる。ｎ形低ドープド・エキタピシャルシリコン層１
は、深いｐ＋領域２、３、ｐボディ領域４、５及びｎ＋
ソース領域６、７のような様々な拡散領域を有する。通
常連続的なソース−ボディ電極１２が、エキタピシャル
層１の或る表面部分に延在する。ドレイン電極が、個別
には図示されていないｎ＋ドープド基板の裏側に設けら
れている。ゲート酸化膜１６及びポリシリコン１８から
なる絶縁ゲート構造が前記ボディのドレイン及び各部分
の上に設けられており、その後者はＭＯＳＦＥＴチャネ
ル領域として機能する。単純化した前記抵抗性回路の基
本的な素子には、チャネル抵抗２０、２１、ＪＦＥＴ抵
抗２２〜２４、及びｅｐｉ抵抗２６が含まれる。
【００１０】図２は、任意の６０ボルトのｎチャネルＤ
ＭＯＳＦＥＴに関して、チャネル領域２０、２１、ＪＦ
ＥＴ領域２２〜２４、及びｅｐｉ領域２６のオン抵抗へ
の貢献度を示すグラフである。ＶGSが１０ボルト、温度
が２５℃、正方形の各セルの寸法が１０ミクロン×１０
ミクロン、及びセル間隔が６ミクロンである。曲線３０
は、チャネル抵抗２０のＲDSに対する比率を表わし、直
線３２はＪＦＥＴ抵抗２４のＲDSに対する比率を表わ
し、かつ曲線３４はｅｐｉ抵抗２６のＲDSに対する比率
を表わしている。明らかなように、オン抵抗はチャネル
抵抗２０、２１によって支配され、ＪＦＥＴ抵抗２４は
概して重要度が２番目であり、ｅｐｉ抵抗２６は概して
重要度が３番目である。
【００１１】浅いｐボディ、ｐタブ及びｐ＋拡散領域と
共働して変形させた正方形のセルを用いることによっ
て、前記セルの角部に於ける３次元効果によるパンチス
ルーを防止しつつ、チャネル抵抗２０、２１及びＪＦＥ
Ｔ抵抗２４が低減されることが分かった。上述した製品
番号ＳＭＰ６０Ｎ０５のデバイスに使用されるような一
般的な正方形のセルが、メタライズ前の状態として図３
及び図４に示されている。ゲート酸化膜４２の上に位置
するポリシリコンゲート４０の縁端部を二重拡散プロセ
スに用いてチャネル４４を画定する。チャネル４４は、
ｐボディ領域５０のエキタピシャル層４６のソース領域
５２とドレイン領域５４との間に位置する。一般に、或
る所定のデバイスの正方形セルのチャネル長は、様々に
ドープされる上述したエキタピシャル領域を形成するた
めに使用される比較的深いドライブインを反映して、約
１．５〜４ミクロンの範囲内である。ポリシリコンゲー
ト４０は酸化膜５６で覆われている。
【００１２】３次元拡散現象として知られる効果が、図
３の平面図に於て明らかであるが、一般に図３及び図４
のセルに於て大した問題を生じさせることはない。以下
に詳述する二重拡散行程の第１拡散は、２．５〜５ミク
ロンの深さに強くドライブインされるどちらかと言えば
軽いｐ形拡散である。一般に、ｐ形ドーパントは垂直拡
散の約８０％の速度で横方向に拡散する。角部に於ける
拡散効果によって、横方向の拡散の有効速度は遥かに低
く、約５０％程度である。この結果として、正方形のセ
ルの角部に於けるは拡散は直線的な部分に沿って進行す
る程度には進行せず、これはボディ−ドレイン接合の角
部４８ａ〜４８ｄを中間の直線部分４８ｅ〜４８ｈと比
較することによって分かる。
【００１３】この効果はｎ形材料についても同様に生じ
るが、その影響はｐ形材料について見られる効果よりも
遥かに緩やかである。その理由は、ｎ(−)拡散即ち二重
拡散プロセスにおける第２拡散が約０．５〜ミクロンの
比較的浅い深さへの相当強いｎ＋形拡散だからである。
更に、ｎ形材料は、横方向についても垂直方向と略同様
に拡散する性質がある。その結果、領域４９ａ〜４９ｄ
について示唆されるように、ｐ形材料の進行が妨げられ
る程度に関連して、角部に於けるドーパントの進行は著
しく妨げられるものではない。チャネル４４は角部に於
てより短くなる傾向があるが、セルは依然として有用で
ある。
【００１４】チャネル４４が一般に短く形成されたなら
ば、３次元拡散効果は前記角部にパンチスルーを生じさ
せることになるであろう。パンチスルーは、ディプレッ
ション（空乏）領域がｎ＋ソースに到達し、それによっ
て逆バイアスされたデバイスの中に導通状態が生じてデ
バイスの破壊を生じるような状態を言う。パンチスルー
は、３次元拡散効果が角部４８ａ〜４８ｄに於てチャネ
ル４４を過度に短くさせるために発生する。
【００１５】図５及び図６のセルでは、鋭い角部を鈍化
することによって、角部領域１４８ａ〜１４８ｄに於け
るチャネル１４４が過度に短くなることを防止してい
る。図５及び図６の正方形セルでは、隣接する両方の線
分が１３５度の角度をなすように短い線分でポリシリコ
ン１４０の９０度の角度の角部を置き換えることによっ
て、前記各角部を有効に鈍化している。例えば、線分１
４８ａは線分１４８ｅ及び１４８ｆとの間に１３５度の
角度を有する。線分１４８ｂは線分１４８ｆ及び１４８
ｇとの間に１３５度の角度を有する。線分１４８ｃは線
分１４８ｇ及び１４８ｈとの間に１３５度の角度を有す
る。更に線分１４８ｄは線分１４８ｈ及び１４８ｅとの
間に１３５度の角度を有する。
【００１６】決定的な角部に於て前記３次元拡散効果が
より問題でなくなるにつれて、拡散は浅く維持されかつ
チャネル１４４の長さは例えば０．５〜０．７５ミクロ
ンの範囲内にされる。このような状態に於ける一般的な
接合深さは、ｐタブ１６０について約２．５〜３ミクロ
ンであり、ｐ＋ボディコンタクト１５８に関して約２〜
２．５ミクロンであり、ｐボディ１５０に関して約１〜
１．２５ミクロンであり、かつｎ＋ソース領域１５２に
関して約０．３〜０．６ミクロンである。通常ｐ＋ボデ
ィコンタクト１５８のような浅い高ドープド領域は、同
じｅｐｉの仕様（ドーピング及び膜厚）で構成された初
期のデバイスと比較して最大４０％まで破壊電圧が低下
する点に注目すべきである。本発明によれば、直線的に
傾斜するｐｎ接合を形成し、それにより破壊電圧を改善
する低ドープドｐタブ１６０を設けることによって、こ
のような問題を解決することができる。
【００１７】図５及び図６のセルを形成するための方法
が図７乃至図１７に示されている。図７乃至図１７の各
Ａ部分が、一般的なセルに於ける断面を示しているのに
対して、図７乃至図１７の各Ｂ部分は、前記チップの周
辺部に於ける端末領域の断面を示している。
【００１８】適当な開始材料は、例えば０．００１〜
０．００５Ω−cmの範囲内の抵抗を有し、かつ例えば
０．１５〜１Ω−cmの抵抗を有するｎ(−)ドープド・エ
ピタキシャル層１４６を支持するｎ＋ドープド・シリコ
ン基板２００を有する。熱成長によるフィールド酸化膜
２０４が、例えば図７に示されるような例えば５０００
〜１００００オングストロームの範囲内の膜厚に例えば
熱処理のような適当な方法によって成長させる。
【００１９】前記ｐタブ及び前記ｐ＋ボディコンタクト
の拡散のために第１マスキング工程が行われる。例えば
ドライ酸化膜エッチングのような適当な方法によって前
記セル領域の上のフィールド酸化膜２０４に窓２０６を
開口する。前記レジストを適当に剥離させ、かつｐ(−)
タブ・イオン注入を１Ｅ１３〜１Ｅ１４／cm2 の範囲内
のドーズ量で４０〜１００ＫｅＶの範囲内のエネルギで
ホウ素を用いて行う（図９）。注入されたホウ素イオン
は、適当なオーブンを用いて２〜１０時間に亘って１０
００〜１２５０℃の温度で拡散させてｐ(−)タブ１６０
を形成する。
【００２０】適当なＨＦ領域内でウェットエッチングを
行って結果物である全ての酸化膜を除去し、かつ７５０
〜１０００℃の温度で窓２０６を介して適当なオーブン
内で窒化ホウ素源からホウ素を注入することによってｐ
＋ボディコンタクトを形成する。前記注入時に窓２０６
内にホウ素を多く含むガラス２１２を形成する。ホウ素
の浸漬は、１５分乃至３時間に亘って適当に７５０〜１
０００℃の温度で適当なオーブン内で実行され、前記ガ
ラスからのホウ素が連続的に前記エピタキシャル・シリ
コン内に拡散して、ｐ(−)タブ１６０内にｐ＋ボディコ
ンタクト１５８を形成する（図１０）。前記ｐ＋ボディ
コンタクトのシート抵抗は１０〜１００Ω／□である。
【００２１】第２マスキング工程では、フィールド酸化
膜２０４がゲート・フィンガ領域を含む周辺端末領域に
於て保護される。全酸化膜が活性デバイス領域から除去
され、かつゲート酸化膜２１４を所望に応じて２０分乃
至３時間に亘って９００〜１１００℃の温度で熱成長さ
せる。（図１１）
【００２２】適当な装置を用いてポリシリコン薄膜を
０．３〜０．７ミクロンの膜厚に被着させる。同様にポ
リシリコン薄膜を背面に被着させ、かつリンまたは他の
適当なドーパントを用いてウエハの背面を高濃度の拡散
に暴露させるためにウェット酸化膜エッチングに於て下
層の酸化膜と共に除去される。次に、ポリシリコン薄膜
を約２０Ω／□未満にドーピングし、かつｐ(−)ボディ
領域、ｎ＋ソース領域及び最終的に前記ソース及びボデ
ィへの金属コンタクトを形成するように窓を開口するた
めに、第３マスキング工程に於てパターニングされる。
前記ポリシリコン薄膜を適当な装置でエッチングして、
端末構造の構成要素であるポリゲート・ポリ２１６及び
周辺ストリップ２１８を形成する。前記レジストを剥離
させ、かつ５Ｅ１３〜２Ｅ１４／cm2 のドーズ量で４０
〜１００ＫｅＶのエネルギで適当な装置に於てホウ素を
注入する（図１３）。ホウ素は、必要に応じて１０分乃
至５時間に亘って９００〜１２００℃で拡散される。こ
の拡散の目的は、二重拡散チャネル１４４を形成するこ
とである。
【００２３】酸化膜は、必要に応じてドライエッチング
またはウェットエッチングのいずれかを用いて前記ｐ
(−)ボディ拡散領域からエッチングされ、かつ適当のフ
ォトレジスト層を被着させ、第４マスキング工程に於て
パターニングして、ボディコンタクト・マスクを形成す
る（図１４）。砒素をドーズ量１Ｅ１５〜１Ｅ１６／cm
2 及び６０〜１２０ＫｅＶのエネルギで注入し、その後
に前記レジストを剥離して（図１５）、前記砒素を８５
０〜１１００℃の温度で０．５〜１時間に亘って拡散さ
せて正方形のソース領域１５２を形成する。酸化膜２２
０を前記砒素拡散の際に形成する（図１６）。正方形の
チャネル１４４をボディ１５８の正方形ソース領域１５
２とドレイン１５４との間に画定する。この時、前記セ
ルの接合プロフィルが基本的に確立される。
【００２４】任意により１０００オングストロームのＬ
ＰＣＶＤ窒化膜２２２を被着させた後に、約０．８〜
１．３ミクロンのＢＰＳＧを被着させ、かつ約８５０〜
１０００℃の温度でＢＰＳＧ２２４をリフローさせるこ
とによって、デバイスが完成する（図１６）。第５のマ
スキング工程はソース−ボディコンタクト及びポリ・ゲ
ートコンタクトを確定するコンタクトマスクである。Ｂ
ＰＳＧ層２２４、窒化膜２２２及び酸化膜２２０を、例
えばスカムの除去、適当な装置に於けるドライエッチン
グ、レジストの剥離、及びその後に行われる１０〜３０
分に亘る８５０〜１１００℃に於けるＢＰＳＧのリフロ
ーを含む一連のシーケンスに於いて適当にエッチングす
る。
【００２５】アルミニウムのような適当な金属または１
％のシリコンを含むアルミニウムのような材料を、例え
ばスパッタリングを用いて被着させ、かつ第６のマスキ
ング工程で適当にパターニングし、エッチングしてソー
ス電極２２６、ゲート電極（図示せず）、及び端末フィ
ールドプレート（図示せず）を形成する。ＰＳＧ２２８
及び／またはプラズマ窒化物２３０の薄膜を被着させ、
パッド・コンタクト孔を第７のマスキング工程で開口
し、かつアロイング工程を不活性雰囲気内で３００〜４
５０℃の温度で行う。
【００２６】フィールド酸化膜２０４、ゲート酸化膜２
１４、ポリシリコン周辺ストリップ２１８からなる端末
構造２３４は、十分に機能できるようにするためには、
エピタキシャルシリコン１４６に静電的に結合させるこ
とが必要なだけである。この結合は、ダイの縁部に近い
薄いゲート酸化膜２１４が損傷しかつ漏れを生じ易くな
ることから、ダイシングによってダイをウエハから分離
する際に行われる。端末構造２３４はエピタキシャル層
１４６の電圧レベルとなって、この電位に於て前記ダイ
の縁部に於ける漏れを生じ易い損傷したシリコンからデ
ィプレッション領域を排除する機能を発揮する。
【００２７】図１８は、通常の不活性セル３００を含む
完全な端末構造を示している。ｐ(−)タブ３０２及びｐ
＋ボディコンタクト３０４が設けられているが、不活性
セル３００はチャネルが全く設けられていない点を除い
て能動セルと類似している。ソース金属３０６がポリシ
リコン・リング３０８及び不活性セル３００をソース電
極に短絡する。端末構造２３４に注目しなければならな
い。
【００２８】図１９は、ゲート・フィンガ３２０ａ〜３
２０ｅ、ゲート・ボンディングパッド３２２、金属ソー
ス３２４、及びソース・ボンディングパッド３２６を有
する完成したデバイスの平面図を示している。図２０の
分解図は、並列に配置された能動セル３３０ａ〜３３０
ｄ（前記デバイスの他の能動セルは図示せず）、不活性
セル３３２ａ〜３３２ｄ（前記デバイスの他の不活性セ
ルは図示せず）、ゲート・フィンガ３２０ｅ、及びｐ＋
ポリシリコンリング３３４を示している。
【００２９】また、浅いｐボディ、ｐタブ、ｐ＋拡散及
びｎ＋拡散を有する変形した正方形セルを形成する過程
に於て或る技術を用いることによって、シリコンの欠陥
による接合部の漏れを防止しつつ短いチャネルを達成で
きることが分かった。適当な開始材料にはリン及び砒素
をドーピングしたシリコンが含まれるが、砒素をドーピ
ングしたシリコンはより良好なエキストリンシック・ゲ
ッタリングを達成する。ポリシリコンは、エキストリン
シック・ゲッタリングのために背面に被着される。
【００３０】大部分の熱処理では、プロセスガスにＴＣ
Ａ即ちトリクロロエタンを組み合わせて上述したシリコ
ンの欠陥を制御する。雰囲気内のＴＣＡの割合は最適化
しなければならず、ＴＣＡが多過ぎる場合には、塩化水
素のエッチング及び炭素によって誘導される欠陥によっ
てシリコンにピッチングが生じる。各熱処理は、７５０
℃から開始して、或る場合には１２５０℃である最終温
度にまで上昇させる。
【００３１】上記初期酸化を行う前に、高温のＴＣＡゲ
ッタリングによってエキストリンシック・ゲッタリング
を行い、かつ酸化膜の品質を改善しかつスタッキングに
よる欠陥を低減させるために炉を清浄する。１０００〜
１２５０℃の範囲内の温度で１〜６％の範囲内のＴＣＡ
が適当である。
【００３２】ｐ(−)タブ拡散の前に、高温でのＴＣＡゲ
ッタリングによって、シリコンの注入欠陥をアニールし
かつスタッキングによる欠陥の形成を低減させる。
【００３３】ホウ素のイオン注入、ホウ素の浸漬及び上
述した範囲内での低温酸化を含むｐ＋ボディコンタクト
のための３段階のホウ素の工程によって、重大な欠陥が
排除されかつ上述したように低シート抵抗が達成され
る。
【００３４】薄いゲート酸化膜を形成するための一連の
工程に於て、炭素の汚染を最小にするＴＣＡゲッタリン
グによって、酸化膜破壊電圧の増加が達成されかつ欠陥
の形成が最小になる。適当なＴＣＡ濃度は９００〜１１
００℃の範囲内の温度で０．５〜５％の範囲内であり、
ＴＣＡが多過ぎると上述したように炭素に関連する欠陥
が生じることから、前記プロセスを最適化するのに必要
である。
【００３５】ｐ(−)ボディ拡散のための一連のプロセス
では、高温アニールイオン注入損傷を有するＴＣＡゲッ
タリングによってシリコンの欠陥が減少する。適当なＴ
ＣＡ濃度は、欠陥による損失を被ることなく浅い接合条
件を満足するように最適の工程が得られるべく９００〜
１２００℃の範囲内の温度で０．５〜５％である。
【００３６】ソース拡散のための一連の工程では、ＴＣ
Ａ／０２雰囲気での再酸化の前の高温アニールによっ
て、シリコンの欠陥が減少する。適当なＴＣＡ濃度は、
８５０〜１１００℃の範囲内の温度で０．５〜％であ
る。
【００３７】ＢＰＳＧのリフローの後のドライエッチン
グのための一連の工程では、前記シリコンを僅かにエッ
チングしてリフロー時のＢＰＳＧからの自動的なドーピ
ングを排除する。これによって接触抵抗の変動が最小に
なる。
【００３８】これらの技術は、６０ボルトのデバイスに
ついて特定の１．６５ミリΩ−cm2のオン抵抗を達成
し、かつ３０ボルトのデバイスについて０．８５ミリΩ
−cm2のオン抵抗を達成するために用いた。
【００３９】以上本発明について上述した実施例に関連
して説明したが、本発明はこれらの実施例に限定される
れものではない。例えば、使用される装置の型式は特に
限定されるものではない。更に、各工程のパラメータと
して用いた数値は例示であって、本発明の技術的範囲を
制限するものではない。即ち、本発明はその技術的範囲
内に於て上述した実施例に様々な変形・変更を加えて実
施することができる。
【図面の簡単な説明】
【図１】その単純化した抵抗性等価回路を有する一般的
なｎチャネルパワーＭＯＳＦＥＴを示す断面図である。
【図２】３つの電圧の比率を示す線図である。
【図３】正方形セルの平面図である。
【図４】図３の正方形セルの断面図である。
【図５】本発明による正方形セルの平面図である。
【図６】図５の正方形セルの断面図である。
【図７】本発明によるデバイスの製造工程の第１段階を
示す断面図である。
【図８】図７の次の段階を示す断面図である。
【図９】図８の次の段階を示す断面図である。
【図１０】図９の次の段階を示す断面図である。
【図１１】図１０の次の段階を示す断面図である。
【図１２】図１１の次の段階を示す断面図である。
【図１３】図１２の次の段階を示す断面図である。
【図１４】図１３の次の段階を示す断面図である。
【図１５】図１４の次の段階を示す断面図である。
【図１６】図１５の次の段階を示す断面図である。
【図１７】図１６の次の段階を示す断面図である。
【図１８】本発明によるパワーＭＯＳＦＥＴデバイスの
周辺部を示す断面図である。
【図１９】本発明によるパワーＭＯＳＦＥＴデバイスの
完成品を示す平面図である。
【図２０】図１９のパワーＭＯＳＦＥＴデバイスの分解
図である。
【符号の説明】
１ エピタキシャルシリコン層 ２、３ ｐ＋領域 ４、５ ｐボディ領域 ６、７ ｎ＋ソース領域 １２ ソース−ボディ電極 １４ ドレイン電極 １６ ゲート酸化膜 １８ ポリシリコン ２０、２１ チャネル抵抗 ２２〜２４ ＪＦＥＴ抵抗 ２６ ｅｐｉ抵抗 ３０、３２、３４ 曲線 ４０ ポリシリコンゲート ４２ ゲート酸化膜 ４４ チャネル ４６ エピタキシャル層 ４８ａ〜４８ｄ 角部 ４８ｅ〜４８ｈ 中間直線部分 ４９ａ〜４９ｄ 領域 ５０ Ｐボディ領域 ５２ ソース領域 ５４ ドレイン領域 ５６ 酸化膜 １４０ ポリシリコン １４４ チャネル １４８ａ〜１４８ｄ 角部領域、線分 １４８ｅ〜１４８ｈ 線分 １５０ ｐボディ １５２ ｎ＋ソース領域 １５４ ドレイン １５８ ｐ＋ボディコンタクト １５８ ボディ １６０ ｐ(−)タブ ２００ シリコン基板 ２０４ フィールド酸化膜 ２０６ 窓 ２１２ ガラス ２１４ ゲート酸化膜 ２１６ ゲートポリ ２１８ 周辺ストリップ ２２０ 酸化膜 ２２２ 窒化膜 ２２４ ＢＰＳＧ ２２６ ソース電極 ２２８ ＰＳＧ薄膜 ２３０ 窒化膜 ２３４ 端末構造 ３００ 不活性セル ３０２ ｐ(−)タブ ３０４ ｐ＋ボディコンタクト ３０６ ソース金属 ３０８ ポリシリコン・リング ３２０ａ〜３２０ｅ ゲート・フィンガ ３２２ ゲート・ボンディングパッド ３２４ ソース金属 ３２６ ソース・ボンディングパッド ３３０ａ〜３３０ｄ 能動セル ３２０ｅ ゲート・フィンガ ３３２ａ〜３３２ｄ 不活性セル ３３４ ｐ＋ポリシリコン・リング
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フウ−イユァン・シィエ アメリカ合衆国カリフォルニア州95129・ サンノゼ・メイフラワーコート 5983 (72)発明者 マイク・チャング アメリカ合衆国カリフォルニア州95014・ クーパーティノ・エスブラニーコート 10343

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体ボデイに（ａ）第
    １導電型と逆の第２導電型の軽くドープしたウエル領域
    と、（ｂ）第２導電型のより濃くドープした表面隣接ボ
    デイコンタクト領域を設けて、前記ボデイコンタクト領
    域を前記ウエル領域に連続して設ける第１の半導体処理
    過程と、 前記半導体ボデイに沿って形成された絶縁層上にパター
    ニングされたゲート電極を製作する過程と、 続いて前記半導体ボデイに（ａ）第２導電型の表面隣接
    ボデイ領域と（ｂ）前記ボデイ領域が前記ウエル領域に
    連続するとともに前記ゲート電極の下においてその横方
    向周辺部を越えて延長するように第１導電型の表面隣接
    ソースを設ける第２の半導体処理過程とより成り、前記
    第２導電型の三つの領域は第２導電型の表面隣接複合領
    域を形成し、前記ソースは前記複合領域の一部分内に位
    置づけられ、かつ前記複合領域外の前記半導体ボデイの
    半導体材料から分離されることを特徴とする方法。
  2. 【請求項２】 前記ウエル領域が前記ウエル領域及び
    ボデイコンタクト領域外の半導体ボデイの材料より前記
    ボデイコンタクト領域を分離することを特徴とする請求
    項１に記載の方法。
  3. 【請求項３】 前記第２の半導体処理過程が、前記ゲ
    ート電極の下において前記ソースから、前記複合領域外
    の前記半導体ボデイの半導体材料まで延長する環状表面
    隣接チャネルの前記半導体ボデイへの配設を伴い、前記
    チャネルの内側周辺部及び外側周辺部の両者とも概略４
    辺より多い多角形状で、前記辺の２辺を接続する各内角
    は少なくとも１３５゜であることを特徴とする請求項２
    に記載の方法。
  4. 【請求項４】 前記第１の半導体処理過程が、前記半
    導体ボデイ内への前記第２導電型の第１ドーパントの注
    入過程と前記第２導電型の第２ドーパントの注入過程よ
    り成り、前記第１のドーパントは前記ウエル領域を形成
    し、前記第２のドーパントは前記ボデイコンタクト領域
    を形成することを特徴とする請求項２に記載の方法。
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