KR0135040B1 - Mosfet 제조방법 - Google Patents

Abstract

본 발명은 SOI MOSFET의 장점을 갖으면서 자기정합으로 게이트를 제조하여 고집적화가 가능한 MOSFET 제조방법에 관한 것이다.

본 발명은 MOSFET 제조방법에 있어서, 가) 제1도전형을 가지는 반도체 기판 전체에 산소이온을 주입하여 기판 표면에서부터 제1 깊이와 제2 깊이 사이에 제1 메몰층을 형성하는 단계와, 나) 상기 기판에서 액티브영역으로 사용될 영역을 제외한 나머지를 제3 깊이까지 식각하는 단계와, 다) 상기 기판 표면전체에 제1 두께를 가지는 절연막과, 제2 두께를 가지는 도전층을 증착한 후, 패턴닝하여 게이트전극을 형성하는 단계와, 라) 상기 게이트전극이 있는 기판 전체에 제4 깊이에서 제5 깊이 까지 산소이온을 주입하여 제1 매몰층과 연결되어 게이트전극의 하부영역에서 기판의 표면으로 형성되는 제 2 메몰층을 형성하는 단계와, 마) 상기 제1 및 제2 메몰층을 고온의 열처리를 하여 실리콘 다이옥사이드로 변화시킨 후, 상기 제1 도전형과 반대형의 제2 도전형 불순물을 주입하여 소오스 및 드레인영역을 형성하는 단계를 포함하는 MOSFET 제조방법이다.

Description

MOSFET 제조방법

제1도는 일반적인 SOI MOSFET의 단면도이고,

제2도는 종래기술의 제조공정도이고,

제3도는 본 발명에 의한 SOI MOSFET의 단면도이고,

제4도 및 제5도는 본발명의 실시예의 제조공정도이다.

* 도면 주요부분에 대한 부호의 설명

11,21,32-2 : 베리드산화막 12,22,41,51 : 반도체기판

23 : 산화막 24 : 질화막

25 : LOCOS산화막 16G,26G : 게이트전극

28 : 절연물질 27 : 메탈

43,53 : 액티브영역 44,54 : 절연막

35,45,55 : 도전층

16S/D,26S/D,34,46,56 : 소오스 및 드레인 영역

16C,26C,33',43' : 채널영역

42-1,42-2,42-3,52-1,52-2,52-3: 메몰층

본 발명은 SOI MOSFET의 직렬기생저항을 최소화하여서 고집적제품에 적합하도록 하는 MOSFET의 제조방법에 관한 것이다.

제1도는 일반적인 SOI MOSFET의 단면도이다.

도면에 도시한 바와 같이 기판(12) 내에 베리드산화막(11)으로 형성한 절연층(Insulator) 위에 게이트(16G), 채널영역(16C), 소오스 및 드레인영역(16S/D)으로 구성한 트랜지스터를 형성한 SIO는 두꺼운 산화막 위에 단결정 실리콘 섬이 존재하여 그 곳에 액티브 모스가 형성된다.

이러한 SOI MOSFET는 일반적인 기존의 벌크 디바이스에 비하여 레치업(Latch Up)현상을 방지하며, 졍션 캐패시턴스(Junction Capacitance)의 대폭감소, 단채널효과(Short Channel Effect)의 개선, 래디에이션(Radiation)에 대한 강한 내성, 단순하고 확실한 아이솔레이션(Isolation) 등의 많은 장점을 가지고 있기 때문에 0.1μm 이하의 MOS 트랜지스터를 사용하는 제품에 적용가능성이 가장높게 평가되고 있는 구조이다.

그런데 위와 같은 장점을 갖기 위하여는 실리콘 섬의 두께가 충분히 얇아야만 하는데, 이런 경우 소오스 및 드레인 간의 졍션이 얕아지면서 저항이 증가하게 되어 미세소자에서는 심각한 커런트의 저하와 이로 인한 스피드 감소 등에 의한 문제가 발생하였다.

이를 해결하기 위하여는 영역별로 실리콘의 두께를 다르게 형성하는 두께조절이 필요한데, 채널영역의 실리콘은 얇게 하고 소오스 및 드레인 영역의 실리콘은 두껍게 형성하는 다양한 시도가 있었다.

그러한 시도의 에로서 IEEE International SOI Conference, 1991, PP 66∼67에서 제안된 자기정합 살리사이데이션(Self-aligned Silicidation)이 있으나, 얇은 실리콘섬 위에 실리사이드를 형성하다 보면 실리콘의 소모로 인하여 실리사이드(Silicide)가 측면이동(Lateral Migration)을 일으키며 실리사이드의 두께도 제한을 받아 저항을 줄이는 데에는 한계가 있었다.

또다른 시도는 Symposium On VLSI Technology, 1994, PP 33∼34의 선택적에 피층의 성장을 이용한 소오스 및 드레인 영역의 성장이 있으며, 이 기술 역시 에피택시공정으로 인해 공정단가가 상승하고 공정이 복잡해지는 문제가 있었다.

그외의 시도로는 LOCOS를 이용한 채널리세스기술이 있으며, IEEE Electro n Device Letters, 1994, pp22∼24에서 제안된 기술이다.

제2도는 이러한 종래의 기술을 도시한 것이다.

종래의 MOSFET 제조공정을 도면을 참조하여 설명하면 다음과 같다.

먼저 제2도의 (a)와 같이 베리드산화막(21)을 형성한 반도체기판(22) 위에 산화막(23)과 질화막(24)을 증착한 다음 게이트를 형성할 부분의 질화막을 제거한다.

그리고 먼저 제2도의 (b)와 같이 LOCOS공정으로 게이트를 형성할 부분에 LOCOS산화막(25)을 형성한다.

다음 먼저 제2도의 (c)와 같이 질화막과 산화막(24,23)을 제거한 다음 LOCOS산화막(25)을 제거하여 기판을 드러나게 한다.

이때 노출된 기판(22)은 단차를 형성하게 되는데 단차의 낮은 부위는 채널영역을 형성하게 되고, 단차의 높은 부위는 소오스 및 드레인영역을 형성하게 된다.

제2도의 (d)와 같이 LOCOS공정으로 기판 전체 높이보다 낮아진 영역에 게이트전극(26G)을 디파인하고 이온주입 등의 일반적인 SOI MESA공정으로 소오스 및 드레인영역(26S/D)을 형성하고 절연물질(28)로 소자를 전기적으로 절연시킨 후, 메탈(27)을 증착하여 MOSFET을 제조한다.

즉, 얇은 채널영역을 갖는 MOSFET를 제조한다.

위에서 보인 종래의 기술은 채널영역은 얇게, 소오스 및 드레인영역은 두껍게 실리콘 필림을 형성하도록 하여 SOI MOSFET의 특성을 개선하였으나, 채널영역의 얇은 부분과 그 위에 형성하는 게이트가 자기정합으로 형성되지 않으므로 고집적소자의 제조에 불리한 기술이다.

본 발명은 위와 같은 종래의 문제점을 해결하여 SOI MOSFET의 장점을 갖으면서 자기정합으로 게이트를 제조하여 고집적화가 가능한 MOSFET 제조방법의 제공에 그 목적이 있다.

본 발명은 MOSFET 제조방법에 있어서, 가) 제1도전형을 가지는 반도체기판 전체에 산소이온을 주입하여 기판 표면에서부터 제1 깊이와 제2 깊이 사이에 제1메몰층을 형성하는 단계와, 나) 상기 기판에서 액티브영역으로 사용될 영역을 제외한 나머지를 제3 깊이까지 식각하는 단계와, 다) 상기 기판 표면전체에 제1 두께를 가지는 절연막과, 제2 두께를 가지는 도전층을 증착한 후, 패턴닝하여 게이트전극을 형성하는 단계와, 라) 상기 게이트전극이 있는 기판 전체에 제4 깊이에서 제5 깊이 까지 산소이온을 주입하여 제1 메몰층과 연결되어 게이트전극의 하부영역에서 기판의 표면으로 형성되는 제 2 메몰층을 형성하는 단계와, 마) 상기 제1 및 제2 메몰층을 고온의 열처리를 하여 실리콘 다이옥사이드로 변화시킨 후, 상기 제1 도전형과 반대형의 제2 도전형 불순물을 주입하여 소오스 및 드레인영역을 형성하는 단계를 포함하는 MOSFET 제조방법이다.

제3도는 본 발명에 의하여 제조한 MOSFET의 단면도이다.

도면에 도시한 바와 같이 본 발명의 MOSFET는 기판 내에 베리드산화막(32-3)으로 형성한 절연층(Insulator) 위에 도전층(35)으로 형성한 게이트와 채널영역(33'), 소오스 및 드레인영역(34)으로 구성한 트랜지스터를 형성한다.

이때 채널영역 하부에서는 베리드산화막이 기판의 표면으로 좀더 가까이 형성되어 있다. 즉 채널영역의 실리콘층은 얇게 소오스 및 드레인영역의 실리콘은 두껍게 형성된다.

즉, 얇은 채널영역과 두꺼운 소오스 및 드레인영역을 형성하기 위하여 활성영역 하부의 절연층(Insulator)를 기판표면으로 형성한 구조이다.

제4도는 본 발명의 기술을 일시시예의 제조공정을 도시한 것이다.

첨부한 도면을 참조하여 본 발명의 바람직한 일실시예를 상세히 설명하면 다음과 같다.

제4도의 (a)와 같이 반도체기판(41)의 전체에 산소이온을 깊게 주입하여 기판 내에 제1 메몰층(42-1)을 형성한다.

이때 제1메몰층은 기판 표면에서부터 제1 깊이와 제2 깊이 사이의 영역에 형성한다.

액티드영역을 정의 하여 제4도의 (b)와 같이 액티브영역으로 사용될 부분, 즉 트랜지스터를 형성할 기판만이 남도록 기판을 식각하여 액티브영역(43)을 형성하며, 식각하는 기판의 깊이는 메몰층의 제1 깊이보다 깊도록 조절한다.

다음 제4도의 (c)와 같이 게이트절연막으로 사용할 산화막을 제1 두께로 증착하여 절연막(44)을 형성시키고, 그 위에 폴리실리콘를 제2 두께로 증착하여 도전층(45)을 형성한 다음 도전층과 절연막을 식각하여 게이트전극을 만든다.

제4도의 (d)와 같이 다시 산소이온을 주입하여 제4 깊이와 제5 깊이 사이의 영역에 제2 메몰층(42-2)을 형성한다.

이때 이온주입에너지를 조절함으로서, 게이트전극이 있는 영역에서는 게이트 전극을 통과하여 이온이 주입되므로 이미 형성된 제1 메몰층과 연결되면서 좀더 기판 표면쪽으로 연장되는 영역에 제2 메몰층이 형성될 수 있도록 한다.

즉, (제1깊이+제1두께+제2두께) 값이 제4 깊이와 제5 깊이의 중간범위에서 조절되도록 한다.

다음 공정은 제4도의 (e)와 같이 질소분위기에서 1300℃이상의 고온으로 열을 가하여 위의 제1 및 제2 메몰층을 실리콘 다이옥사이드로 변화시키면서 SOI구조의 제3 메몰층(42-3)을 만든다. 메몰층을 완성함으로서 게이트전극의 하부의 채널영역이 될 부분은 얇은 실리콘층을 형성한다.

제4도의 (f)와 같이 소오스 및 드레인영역을 형성하도록 기판의 도전형과 반대되는 불순물이온을 주입하여 액티브영역 중 게이트전극 이외의 영역에 소오스 및 드레인영역(46)을 형성하며 동시에 채널영역(43')을 형성한다.

제5도는 본 발명의 또다른 실시예를 도시한 것이다.

도면을 참조로 설명하면 다음과 같다.

제5도의 (a)와 같이 제1 도전형으로 도핑된 반도체기판(51) 내에 산화막으로 형성한 제1 메몰층(52-1)을 형성하고 제1 메몰층 상에 제1 도전형으로 도핑된 실리콘을 제1 두께로 형성한다.

액티브영역(53)을 정의하여 활성영역 이외의 기판은 메몰층이 드러날 정도로 식각하여 제거한다.

다음 제5도의 (b)와 같이 산화막을 제2 두께로 증착하여 절연막(54)을 형성하고, 절연막 상에 폴리실리콘을 제3 두께로 증착하여 도전층(55)을 형성한다.

도전층과 절연막을 패터닝한 후, 시각하여 게이트전극을 형성한다.

이어서 제5도의 (c)와 같이 게이트전극을 형성한 기판 전체에 산소이온을 주입하여 기판 내의 제1 깊이에서 제2 깊이 사이의 영역에 제2 메몰층(52-2)을 형성한다. 제1 깊이와 제2 깊이는 제1 깊이(제1 두께+ 제2 두께+ 제3 두께)제2 깊이와 같은 관계를 갖도록 조절한다.

제5도의 (d)와 같이 1300℃ 정도의 고온으로 열처리하여 메몰층을 실리콘 다이옥사이드로 변화시켜서 제3 메몰층(52-3)을 형성한다.

제5도의 (e)와 같이 기판의 도전형과 반대형의 불순물이온을 주입하여 게이트전극이 형성되지 않은 영역에 소오스 및 드레인영역(54)을 형성하고, 동시에 게이트 전극 하부에 얇은 채널영역(53')을 형성한다.

본 발명에 의하여 추가공정이 거의 없이 특성좋은 SOI구조를 만들 수 있다.

즉, 얇은 채널로 인한 SOI MOSFET의 장점을 갖으면서, 깊은 소오스 및 드레인 영역으로 인한 기생직렬저항의 감소 등의 특성을 개선한 SOI구조를 제조할 수 있다.

Claims (15)

1. MOSFET 제조방법에 있어서, 가) 제1 도전형을 가지는 반도체기판 전체에 산소이온을 주입하여 기판 표면에서부터 제1 깊이와 제2 깊이 사이에 제1 메몰층을 형성하는 단계와, 나) 상기 기판에서 액티브영역으로 사용될 영역을 제외한 나머지를 제3 깊이까지 식각하는 단계와, 다) 상기 기판 표면전체에 제1 두께를 가지는 절연막과, 제 2 두께를 가지는 도전층을 증착한 후, 패턴닝하여 게이트전극을 형성하는 단계와, 라) 상기 게이트전극이 있는 기판 전체에 제4 깊이에서 제5 깊이까지 산소이온을 주입하여 제1 메몰층과 연결되어 게이트전극의 하부영역에서 기판의 표면으로 형성되는 제2 메몰층을 형성하는 단계와, 마) 상기 제1 및 제2 메몰층을 고온의 열처리를 하여 실리콘 다이옥사이드로 변화시킨 후, 상기 제1 도전형과 반대형의 제2 도전형 불순물을 주입하여 소오스 및 드레인영역을 형성하는 단계를 포함하여 구성하는 MOSFET 제조방법.
2. 제1항에 있어서, 상기 나) 단계의 제3 깊이는 제1 깊이보다 깊도록 하는 것이 특징인 MOSFET 제조방법.
3. 제1항에 있어서, 상기 라) 단계의 제4 깊이 및 제5깊이는 제4깊이(제1깊이+ 제1두께+제2두께) 제5깊이 관계를 갖도록 조절하는 것이 특징인 MOSFET 제조방법.
4. 제1항에 있어서, 상기 제1도전형은 P형으로, 제 2 도전형은 N형으로 하는 것이 특징인 MOSFET 제조방법.
5. 제1항에 있어서, 상기 제1도전형은 N형으로, 제2도전형은 P형으로 하는 것이 특징인 MOSFET 제조방법.
6. 제1항에 있어서, 상기 다) 단계의 절연막은 산화막으로 하는 것이 특징인 MOSF ET 제조방법.
7. 제1상에 있어서, 상기 다)단계의 도전층은 폴리실리콘으로 하는 것이 특징인 MOSFET 제조방법.
8. 제1항에 있어서, 상기 마) 단계에서 고온의 열처리는 1300℃ 이상으로 질소분위기에서 실시하는 것이 특징인 MOSFET 제조방법.
9. MOSFET 제조방법에 있어서, 가) 제1 메몰층 위에 제1 두께를 가지는 제1 도전형의 실리콘층을 식각하여 엑티브영역을 형성하는 단계와, 나) 상기 실리콘 표면전체에 제2 두께를 가지는 절연막과 제3 두께를 가지는 도전층을 형성하고, 패턴닝하여 게이트전극을 만드는 단계와, 다) 상기 게이트전극이 있는 웨이퍼 전체에 제1 깊이에서 제2 깊이 까지 산소이온을 주입하여 제1 메몰층과 연결되어 게이트전극의 하부영역에서 기판의 표면으로 형성되는 제2 메몰층을 형성하는 단계와, 라) 상기 제1 및 제2 메몰층을 고온의 열처리를 하여 실리콘 다이옥사이드로 만들어서 제3 메몰층을 형성하는 단계와, 마) 상기 제1 도전형과 반대형의 제2 도전형 불순물을 주입하여 상기 액티브영역을 상기 게이트전극이 형성되지 않은 영역에 소오스 및 드레인영역을 형성하는 단계를 포함하는 MOSFET 제조방법.
10. 제9항에 있어서, 상기 다) 단계에서 제1깊이 및 제2 깊이는 제1 깊이(제1 두께+제2두께+제3두께) 제2 깊이의 관계를 갖도록 하는 것이 특징인 MOSFET 제조방법.
11. 제9항에 있어서, 상기 제1 도전형은 P형으로, 제2 도전형은 N형으로 하는 것이 특징인 MOSFET 제조방법.
12. 제9항에 있어서, 상기 제1 도전형은 N형으로, 제2 도전형은 P형으로 하는 것이 특징인 MOSFET 제조방법.
13. 제9항에 있어서, 상기 나) 단계의 절연막은 산화막으로 하는 것이 특징인 MOSF ET 제조방법.
14. 제9항에 있어서, 상기 나) 단계의 도전층은 폴리실리콘으로 하는 것이 특징인 MOSFET 제조방법.
15. 제9항에 있어서, 상기 라) 단계에서 고온의 열처리는 1300℃ 이상으로 질소분위기에서 실시하는 것이 특징인 MOSFET 제조방법.