JPH1050772A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH1050772A JPH1050772A JP21520696A JP21520696A JPH1050772A JP H1050772 A JPH1050772 A JP H1050772A JP 21520696 A JP21520696 A JP 21520696A JP 21520696 A JP21520696 A JP 21520696A JP H1050772 A JPH1050772 A JP H1050772A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- external terminal
- chip
- wire
- resin sealing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01019—Potassium [K]
Landscapes
- Wire Bonding (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Abstract
(57)【要約】
【課題】 製造コストを低減できるＣＳＰ・ＩＣを提供
する。 【解決手段】 ＣＳＰ・ＩＣ１０はチップ１１の第１主
面に形成された複数個の電極パッド１３にワイヤボンデ
ィングで外部端子１４が形成され、第１主面の上に樹脂
封止膜１５が外部端子１４群をその上部を露出させた状
態で樹脂封止するように形成されている。外部端子１４
の上にバンプ１６がワイヤボンディングで形成されてい
る。実装基板４０へフリップ・チップ接続によって実装
される。 【効果】 パッケージをチップの大きさと同等に抑制で
き、樹脂封止膜、外部端子を形成するのにプリント配線
基板やフィルムキャリアを使用しなくて済むため、製造
コストを抑制できる。ＣＳＰ・ＩＣは特殊なプロセスを
使用せずに済むため、ＣＳＰ・ＩＣの製造コストを低減
できる。ウエハの段階でエージングを一括して実施でき
るため、ＣＳＰ・ＩＣの製造コストを低減できる。
する。 【解決手段】 ＣＳＰ・ＩＣ１０はチップ１１の第１主
面に形成された複数個の電極パッド１３にワイヤボンデ
ィングで外部端子１４が形成され、第１主面の上に樹脂
封止膜１５が外部端子１４群をその上部を露出させた状
態で樹脂封止するように形成されている。外部端子１４
の上にバンプ１６がワイヤボンディングで形成されてい
る。実装基板４０へフリップ・チップ接続によって実装
される。 【効果】 パッケージをチップの大きさと同等に抑制で
き、樹脂封止膜、外部端子を形成するのにプリント配線
基板やフィルムキャリアを使用しなくて済むため、製造
コストを抑制できる。ＣＳＰ・ＩＣは特殊なプロセスを
使用せずに済むため、ＣＳＰ・ＩＣの製造コストを低減
できる。ウエハの段階でエージングを一括して実施でき
るため、ＣＳＰ・ＩＣの製造コストを低減できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特
に、パッケージの縮小技術に関し、例えば、半導体集積
回路装置（以下、ＩＣという。）に利用して有効な技術
に関する。
に、パッケージの縮小技術に関し、例えば、半導体集積
回路装置（以下、ＩＣという。）に利用して有効な技術
に関する。
【０００２】
【従来の技術】ＩＣを使用する電子機器の小型薄形化に
伴って、ＩＣのパッケージの縮小が要求されている。そ
こで、半導体素子を含む集積回路が作り込まれた半導体
チップ（以下、チップという。）のサイズと同等または
略同等のサイズのチップ・サイズ・パッケージ（Ｃｈｉ
ｐ Ｓｉｚｅ ＰａｃｋａｇｅまたはＣｈｉｐ Ｓｃａ
ｌｅ Ｐａｃｋａｇｅ。以下、ＣＳＰという。）が開発
されている。
伴って、ＩＣのパッケージの縮小が要求されている。そ
こで、半導体素子を含む集積回路が作り込まれた半導体
チップ（以下、チップという。）のサイズと同等または
略同等のサイズのチップ・サイズ・パッケージ（Ｃｈｉ
ｐ Ｓｉｚｅ ＰａｃｋａｇｅまたはＣｈｉｐ Ｓｃａ
ｌｅ Ｐａｃｋａｇｅ。以下、ＣＳＰという。）が開発
されている。
【０００３】ＣＳＰは概ね次のような二つのタイプに大
別することができる。第１タイプのＣＳＰは、チップに
プリント配線基板やフィルムキャリアが電気的かつ機械
的に接続され、プリント配線基板やフィルムキャリアに
外部端子として半田ボールが突設されている。第２タイ
プのＣＳＰは、プリント配線基板やフィルムキャリア等
を使用せずにチップの電極パッドにバンプが突設され、
チップがバンプを露出させた状態で樹脂封止されてい
る。
別することができる。第１タイプのＣＳＰは、チップに
プリント配線基板やフィルムキャリアが電気的かつ機械
的に接続され、プリント配線基板やフィルムキャリアに
外部端子として半田ボールが突設されている。第２タイ
プのＣＳＰは、プリント配線基板やフィルムキャリア等
を使用せずにチップの電極パッドにバンプが突設され、
チップがバンプを露出させた状態で樹脂封止されてい
る。
【０００４】なお、ＣＳＰを述べてある例としては、株
式会社プレスジャーナル１９９５年５月発行「月刊Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ Ｗｏｒｌｄ」Ｐ１０３〜Ｐ１
３１がある。
式会社プレスジャーナル１９９５年５月発行「月刊Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ Ｗｏｒｌｄ」Ｐ１０３〜Ｐ１
３１がある。
【０００５】
【発明が解決しようとする課題】しかしながら、第１タ
イプのＣＳＰにおいては、プリント配線基板やフィルム
キャリアが使用されるため、その分だけ材料費や製造費
用が増大し製造コストがきわめて高くなるという問題点
がある。また、第２タイプのＣＳＰにおいては、バンプ
を露出させた状態でチップ毎に樹脂封止するプロセスが
特殊になり、かつまた、エージングを実施する際のソケ
ットの製造も困難になるため、きわめて製造コストが高
くなるという問題点がある。
イプのＣＳＰにおいては、プリント配線基板やフィルム
キャリアが使用されるため、その分だけ材料費や製造費
用が増大し製造コストがきわめて高くなるという問題点
がある。また、第２タイプのＣＳＰにおいては、バンプ
を露出させた状態でチップ毎に樹脂封止するプロセスが
特殊になり、かつまた、エージングを実施する際のソケ
ットの製造も困難になるため、きわめて製造コストが高
くなるという問題点がある。
【０００６】本発明の目的は、製造コストを低減するこ
とができる半導体装置の製造技術を提供することにあ
る。
とができる半導体装置の製造技術を提供することにあ
る。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、次の通り
である。
発明のうち代表的なものの概要を説明すれば、次の通り
である。
【０００９】すなわち、半導体装置は、半導体チップの
第１主面に形成された複数個の電極パッドにワイヤボン
ディングによって形成された外部端子が機械的かつ電気
的にそれぞれ接続されており、第１主面の上には樹脂封
止膜が外部端子群をその上部を露出させた状態で樹脂封
止するように形成されていることを特徴とする。
第１主面に形成された複数個の電極パッドにワイヤボン
ディングによって形成された外部端子が機械的かつ電気
的にそれぞれ接続されており、第１主面の上には樹脂封
止膜が外部端子群をその上部を露出させた状態で樹脂封
止するように形成されていることを特徴とする。
【００１０】前記した半導体装置の製造方法は、半導体
ウエハの状態で各チップ部の複数個の電極パッドにワイ
ヤボンディングによってワイヤのボールが圧着された後
にワイヤが切断されてボールによって各外部端子部がそ
れぞれ形成される外部端子形成工程と、前記半導体ウエ
ハの外部端子群側主面に液状樹脂が被着されて樹脂封止
膜が前記外部端子群を樹脂封止するように形成される樹
脂封止膜形成工程と、前記半導体ウエハが各チップ部毎
にダイシングされるダイシング工程と、を備えている。
ウエハの状態で各チップ部の複数個の電極パッドにワイ
ヤボンディングによってワイヤのボールが圧着された後
にワイヤが切断されてボールによって各外部端子部がそ
れぞれ形成される外部端子形成工程と、前記半導体ウエ
ハの外部端子群側主面に液状樹脂が被着されて樹脂封止
膜が前記外部端子群を樹脂封止するように形成される樹
脂封止膜形成工程と、前記半導体ウエハが各チップ部毎
にダイシングされるダイシング工程と、を備えている。
【００１１】前記した半導体装置は樹脂封止体に相当す
る樹脂封止膜が半導体チップの第１主面に形成されてい
るため、パッケージは半導体チップの大きさと同等にな
る。しかも、樹脂封止膜および外部端子を形成するのに
プリント配線基板やフィルムキャリアが使用されていな
いため、製造コストは抑制される。
る樹脂封止膜が半導体チップの第１主面に形成されてい
るため、パッケージは半導体チップの大きさと同等にな
る。しかも、樹脂封止膜および外部端子を形成するのに
プリント配線基板やフィルムキャリアが使用されていな
いため、製造コストは抑制される。
【００１２】前記した半導体装置の製造方法によれば、
ワイヤボンディング技術が使用されて外部端子が形成さ
れるため、特殊なプロセスを使用せずに外部端子を形成
することができる。また、樹脂封止体に相当する樹脂封
止膜は特殊なプロセスを使用せずに形成することができ
るため、外部端子の形成とあいまって半導体装置の製造
コストを低減することができる。しかも、ワイヤボンデ
ィング技術を利用して半導体ウエハの段階でエージング
を一括して実施することも可能であるため、特殊なソケ
ットの開発の省略とあいまって半導体装置の製造コスト
を低減することができる。
ワイヤボンディング技術が使用されて外部端子が形成さ
れるため、特殊なプロセスを使用せずに外部端子を形成
することができる。また、樹脂封止体に相当する樹脂封
止膜は特殊なプロセスを使用せずに形成することができ
るため、外部端子の形成とあいまって半導体装置の製造
コストを低減することができる。しかも、ワイヤボンデ
ィング技術を利用して半導体ウエハの段階でエージング
を一括して実施することも可能であるため、特殊なソケ
ットの開発の省略とあいまって半導体装置の製造コスト
を低減することができる。
【００１３】
【発明の実施の形態】図１は本発明の一実施形態である
半導体装置を示しており、（ａ）は一部切断正面図、
（ｂ）は底面図、（ｃ）はその実装状態の一部省略一部
切断正面図である。図２以降は本発明の一実施形態であ
る半導体装置の製造方法を示す各工程の説明図である。
半導体装置を示しており、（ａ）は一部切断正面図、
（ｂ）は底面図、（ｃ）はその実装状態の一部省略一部
切断正面図である。図２以降は本発明の一実施形態であ
る半導体装置の製造方法を示す各工程の説明図である。
【００１４】本実施形態において、本発明に係る半導体
装置は、ＣＳＰを備えているＩＣ（以下、ＣＳＰ・ＩＣ
という。）として構成されている。図１に示されている
ように、ＣＳＰ・ＩＣ１０は半導体素子を含む集積回路
（図示せず）が作り込まれたチップ１１を備えており、
チップ１１は正方形の小さな平板形状に形成されてい
る。チップ１１の集積回路が形成されたアクティブエリ
ア側の主面（以下、第１主面という。）には絶縁物から
形成された保護膜１２が被着されているとともに、保護
膜１２には電極パッド１３が複数個、集積回路に電気的
に接続されて形成されている。各電極パッド１３には外
部端子１４が機械的かつ電気的にそれぞれ接続されてお
り、保護膜１２の上には樹脂封止膜１５が外部端子１４
群を樹脂封止するように形成されている。各外部端子１
４の上にはバンプ１６がそれぞれ機械的かつ電気的にそ
れぞれ接続されている。
装置は、ＣＳＰを備えているＩＣ（以下、ＣＳＰ・ＩＣ
という。）として構成されている。図１に示されている
ように、ＣＳＰ・ＩＣ１０は半導体素子を含む集積回路
（図示せず）が作り込まれたチップ１１を備えており、
チップ１１は正方形の小さな平板形状に形成されてい
る。チップ１１の集積回路が形成されたアクティブエリ
ア側の主面（以下、第１主面という。）には絶縁物から
形成された保護膜１２が被着されているとともに、保護
膜１２には電極パッド１３が複数個、集積回路に電気的
に接続されて形成されている。各電極パッド１３には外
部端子１４が機械的かつ電気的にそれぞれ接続されてお
り、保護膜１２の上には樹脂封止膜１５が外部端子１４
群を樹脂封止するように形成されている。各外部端子１
４の上にはバンプ１６がそれぞれ機械的かつ電気的にそ
れぞれ接続されている。
【００１５】以下、本発明の一実施形態であるＣＳＰ・
ＩＣの製造方法を説明する。この説明によって、前記Ｃ
ＳＰ・ＩＣの構成の詳細が明らかにされる。ＩＣの製造
方法における所謂前工程において、図２（ｂ）に参照さ
れるように、半導体素子を含む集積回路はウエハ２０に
所望のチップ１１に相当する区画に形成された各チップ
部２１毎にそれぞれ作り込まれる。図２（ａ）に示され
ているように、ウエハ２０の集積回路が形成されたアク
ティブエリア側の主面である第１主面には、絶縁物から
形成された保護膜１２が全体にわたって均一に被着され
ている。保護膜１２には電極パッド１３が各チップ部２
１毎に複数個ずつ、所定の間隔を有するアレー状に配列
されてそれぞれ形成されている。
ＩＣの製造方法を説明する。この説明によって、前記Ｃ
ＳＰ・ＩＣの構成の詳細が明らかにされる。ＩＣの製造
方法における所謂前工程において、図２（ｂ）に参照さ
れるように、半導体素子を含む集積回路はウエハ２０に
所望のチップ１１に相当する区画に形成された各チップ
部２１毎にそれぞれ作り込まれる。図２（ａ）に示され
ているように、ウエハ２０の集積回路が形成されたアク
ティブエリア側の主面である第１主面には、絶縁物から
形成された保護膜１２が全体にわたって均一に被着され
ている。保護膜１２には電極パッド１３が各チップ部２
１毎に複数個ずつ、所定の間隔を有するアレー状に配列
されてそれぞれ形成されている。
【００１６】以上のように製造されたウエハ２０には外
部端子１４の素になるボール２４が各チップ部２１毎に
複数個ずつ、図２（ａ）に示されているようにワイヤ・
ボンディング技術によってそれぞれ形成される。外部端
子１４の素になるボール２４を形成するためのワイヤ・
ボンディング技術には、熱圧着式または超音波熱圧着式
のワイヤボンディング装置（便宜上、一部のみが図示さ
れている。）が使用されるとともに、外部端子１４の素
になるボール２４の素材であるワイヤとしては金（Ａ
ｕ）ワイヤが使用される。
部端子１４の素になるボール２４が各チップ部２１毎に
複数個ずつ、図２（ａ）に示されているようにワイヤ・
ボンディング技術によってそれぞれ形成される。外部端
子１４の素になるボール２４を形成するためのワイヤ・
ボンディング技術には、熱圧着式または超音波熱圧着式
のワイヤボンディング装置（便宜上、一部のみが図示さ
れている。）が使用されるとともに、外部端子１４の素
になるボール２４の素材であるワイヤとしては金（Ａ
ｕ）ワイヤが使用される。
【００１７】外部端子１４の素になるボール２４の形成
に際して、金ワイヤ２３はワイヤボンディング装置のキ
ャピラリー２２に挿通され、先端部がキャピラリー２２
の先端からテール出しされる。金ワイヤ２３のテール出
しされた先端部には放電トーチ（図示せず）によって加
熱溶融されることにより、ボール２４が形成される。キ
ャピラリー２２の先端に形成されたボール２４はウエハ
２０の電極パッド１３に熱圧着される。
に際して、金ワイヤ２３はワイヤボンディング装置のキ
ャピラリー２２に挿通され、先端部がキャピラリー２２
の先端からテール出しされる。金ワイヤ２３のテール出
しされた先端部には放電トーチ（図示せず）によって加
熱溶融されることにより、ボール２４が形成される。キ
ャピラリー２２の先端に形成されたボール２４はウエハ
２０の電極パッド１３に熱圧着される。
【００１８】次いで、金ワイヤ２３が上方に引っ張られ
ると、金ワイヤ２３はボール２４のネック部位で引き千
切られるため、電極パッド１３の上にはボール２４が熱
圧着された状態で残る。すなわち、ボール２４は略半球
形状に形成されて電極パッド１３の上に突設された状態
になっている。
ると、金ワイヤ２３はボール２４のネック部位で引き千
切られるため、電極パッド１３の上にはボール２４が熱
圧着された状態で残る。すなわち、ボール２４は略半球
形状に形成されて電極パッド１３の上に突設された状態
になっている。
【００１９】以降、前記したワイヤボンディング作業が
繰り返されることにより、図２（ｂ）に示されているよ
うに、ウエハ２０の全面にわたって外部端子１４の素に
なるボール２４が順次熱圧着されて行く。
繰り返されることにより、図２（ｂ）に示されているよ
うに、ウエハ２０の全面にわたって外部端子１４の素に
なるボール２４が順次熱圧着されて行く。
【００２０】以上のようにしてボール２４群を熱圧着さ
れたウエハ２０の第１主面の上には樹脂封止膜１５が、
図３（ａ）に示されているようにスピンナ塗布技術によ
ってボール２４群を被覆するように全体的に均一に塗布
される。すなわち、スピンナ塗布装置のスピンチャック
２５にウエハ２０が第１主面側を上向きにした状態で真
空吸着保持されると、ウエハ２０はスピンチャック２５
によって回転される。ポッティングレジン等の絶縁性を
有する液状樹脂２６がウエハ２０の上にスピンナ塗布装
置の滴下ノズル２７から滴下されると、液状樹脂２６は
遠心力によって外側に拡散されるため、ウエハ２０の第
１主面の上には液状樹脂２６の膜が全体にわたって均一
に塗布された状態になる。
れたウエハ２０の第１主面の上には樹脂封止膜１５が、
図３（ａ）に示されているようにスピンナ塗布技術によ
ってボール２４群を被覆するように全体的に均一に塗布
される。すなわち、スピンナ塗布装置のスピンチャック
２５にウエハ２０が第１主面側を上向きにした状態で真
空吸着保持されると、ウエハ２０はスピンチャック２５
によって回転される。ポッティングレジン等の絶縁性を
有する液状樹脂２６がウエハ２０の上にスピンナ塗布装
置の滴下ノズル２７から滴下されると、液状樹脂２６は
遠心力によって外側に拡散されるため、ウエハ２０の第
１主面の上には液状樹脂２６の膜が全体にわたって均一
に塗布された状態になる。
【００２１】その後、液状樹脂２６が熱硬化されると、
図３（ｂ）に示されているように、ウエハ２０の第１主
面の上には樹脂封止膜１５がボール２４群を被覆するよ
うに被着された状態になる。この状態において、ボール
２４群は樹脂封止膜１５の内部に埋もれた状態になって
いる。
図３（ｂ）に示されているように、ウエハ２０の第１主
面の上には樹脂封止膜１５がボール２４群を被覆するよ
うに被着された状態になる。この状態において、ボール
２４群は樹脂封止膜１５の内部に埋もれた状態になって
いる。
【００２２】ウエハ２０の上に厚く被着された樹脂封止
膜１５は、図４（ａ）に示されているように研磨技術に
よって外部端子１４が露出する状態に研磨される。すな
わち、研磨装置の研磨台２８にウエハ２０が樹脂封止膜
１５側を上向きにした状態で保持されると、研磨工具２
９が樹脂封止膜１５に擦り付けられることにより樹脂封
止膜１５が研磨される。樹脂封止膜１５が所定量研磨さ
れると、ボール２４の頂部も研磨されるため、図４
（ｂ）に示されているように、外部端子１４が形成され
るとともに、外部端子１４におけるボール２４の頂部を
研磨されて平坦になった上面が樹脂封止膜１５の上面か
ら露出した状態になる。
膜１５は、図４（ａ）に示されているように研磨技術に
よって外部端子１４が露出する状態に研磨される。すな
わち、研磨装置の研磨台２８にウエハ２０が樹脂封止膜
１５側を上向きにした状態で保持されると、研磨工具２
９が樹脂封止膜１５に擦り付けられることにより樹脂封
止膜１５が研磨される。樹脂封止膜１５が所定量研磨さ
れると、ボール２４の頂部も研磨されるため、図４
（ｂ）に示されているように、外部端子１４が形成され
るとともに、外部端子１４におけるボール２４の頂部を
研磨されて平坦になった上面が樹脂封止膜１５の上面か
ら露出した状態になる。
【００２３】以上のようにして樹脂封止膜１５から外部
端子１４群が露出されたウエハ２０の第１主面には、図
５に示されているように、各外部端子１４の上にバンプ
１６がワイヤボンディング技術により重ねて形成される
とともに、バンプ１６のワイヤが利用されてエージング
（加速度試験）が実施される。
端子１４群が露出されたウエハ２０の第１主面には、図
５に示されているように、各外部端子１４の上にバンプ
１６がワイヤボンディング技術により重ねて形成される
とともに、バンプ１６のワイヤが利用されてエージング
（加速度試験）が実施される。
【００２４】すなわち、図２について説明した外部端子
１４の素になるボール２４の熱圧着工程と同様に、熱圧
着式または超音波熱圧着式のワイヤボンディング装置に
よって金ワイヤ３０のボール３１がバンプ１６の素とし
て外部端子１４の平坦面の上に熱圧着される。ここで、
金ワイヤ３０はウエハ２０へのボンディング後に引き千
切られずにキャピラリー（図示せず）から繰り出され
て、エージング基板３２の上面に形成されたボンディン
グパッド３３に第２ボンディングされる。金ワイヤ３０
の中間部がエージング基板３２のボンディングパッド３
３に第２ボンディングされると、金ワイヤ３０は第２ボ
ンディング部位であるボンディングパッド３３の直近で
引き千切られる。以降、各外部端子１４毎にバンプ１６
を形成するためのワイヤボンディングが繰り返されて行
く。
１４の素になるボール２４の熱圧着工程と同様に、熱圧
着式または超音波熱圧着式のワイヤボンディング装置に
よって金ワイヤ３０のボール３１がバンプ１６の素とし
て外部端子１４の平坦面の上に熱圧着される。ここで、
金ワイヤ３０はウエハ２０へのボンディング後に引き千
切られずにキャピラリー（図示せず）から繰り出され
て、エージング基板３２の上面に形成されたボンディン
グパッド３３に第２ボンディングされる。金ワイヤ３０
の中間部がエージング基板３２のボンディングパッド３
３に第２ボンディングされると、金ワイヤ３０は第２ボ
ンディング部位であるボンディングパッド３３の直近で
引き千切られる。以降、各外部端子１４毎にバンプ１６
を形成するためのワイヤボンディングが繰り返されて行
く。
【００２５】金ワイヤ３０が各外部端子１４とエージン
グ基板３２の各ボンディングパッド３３との間にそれぞ
れ橋絡された状態は、各電極パッド１３と各ボンディン
グパッド３３とが電気的に接続された状態になるため、
ウエハ２０の各チップ部２１とエージング基板３２とは
電気的に接続された状態になる。エージング基板３２の
ボンディングパッド３３には電気配線３４が電気的にそ
れぞれ接続されており、各電気配線３４はエージング基
板３２の外部端子（図示せず）に電気的に接続されてい
る。
グ基板３２の各ボンディングパッド３３との間にそれぞ
れ橋絡された状態は、各電極パッド１３と各ボンディン
グパッド３３とが電気的に接続された状態になるため、
ウエハ２０の各チップ部２１とエージング基板３２とは
電気的に接続された状態になる。エージング基板３２の
ボンディングパッド３３には電気配線３４が電気的にそ
れぞれ接続されており、各電気配線３４はエージング基
板３２の外部端子（図示せず）に電気的に接続されてい
る。
【００２６】金ワイヤ３０群によって互いに電気的に接
続されたエージング基板３２とウエハ２０の各チップ部
２１とは、恒温炉等（図示せず）に搬入された後に、エ
ージング基板３２の外部端子群、ボンディングパッド３
３、金ワイヤ３０、外部端子１４、電極パッド１３を通
じて電力を印加される。すなわち、ウエハ２０上の全て
のチップ部２１は一括してエージングされることにな
る。したがって、ダイシングされた後に、チップ毎にエ
ージングが実施される従来の場合に比べて効率がよく、
しかも、エージングのために必要なソケットを専用的に
用意しなくて済むため、エージングに必要な経費を節減
することができる。
続されたエージング基板３２とウエハ２０の各チップ部
２１とは、恒温炉等（図示せず）に搬入された後に、エ
ージング基板３２の外部端子群、ボンディングパッド３
３、金ワイヤ３０、外部端子１４、電極パッド１３を通
じて電力を印加される。すなわち、ウエハ２０上の全て
のチップ部２１は一括してエージングされることにな
る。したがって、ダイシングされた後に、チップ毎にエ
ージングが実施される従来の場合に比べて効率がよく、
しかも、エージングのために必要なソケットを専用的に
用意しなくて済むため、エージングに必要な経費を節減
することができる。
【００２７】エージングが終了すると、エージング基板
３２とウエハ２０とが相対的に離間されることによっ
て、各金ワイヤ３０がボール３１のネックの部位でそれ
ぞれ引き千切られる。金ワイヤ３０がボール３１のネッ
クの部位で引き千切られると、図５（ｂ）に示されてい
るように、外部端子１４の上に熱圧着されたボール３１
によってバンプ１６が形成された状態になる。バンプ１
６は略半球形状に形成されて外部端子１４の平坦面の上
に突設された状態になっている。
３２とウエハ２０とが相対的に離間されることによっ
て、各金ワイヤ３０がボール３１のネックの部位でそれ
ぞれ引き千切られる。金ワイヤ３０がボール３１のネッ
クの部位で引き千切られると、図５（ｂ）に示されてい
るように、外部端子１４の上に熱圧着されたボール３１
によってバンプ１６が形成された状態になる。バンプ１
６は略半球形状に形成されて外部端子１４の平坦面の上
に突設された状態になっている。
【００２８】以上のようにしてバンプ１６群が形成され
たウエハ２０は、ダイシング工程（図示せず）において
各チップ１１にそれぞれダイシングされる。外部端子１
４群、樹脂封止膜１５およびバンプ１６群はウエハ２０
の状態において既に形成されているため、ダイシング後
のチップ１１によって図１に示されているＣＳＰ・ＩＣ
１０が製造された状態になる。
たウエハ２０は、ダイシング工程（図示せず）において
各チップ１１にそれぞれダイシングされる。外部端子１
４群、樹脂封止膜１５およびバンプ１６群はウエハ２０
の状態において既に形成されているため、ダイシング後
のチップ１１によって図１に示されているＣＳＰ・ＩＣ
１０が製造された状態になる。
【００２９】以上のようにして製造されたＣＳＰ・ＩＣ
１０は実装基板に図１（ｃ）に示されているように実装
される。図１（ｃ）に示されている実装基板４０はガラ
ス含浸エポキシ樹脂基板やセラミック基板等の絶縁基板
によって形成された本体４１を備えており、本体４１の
上面にはランド４２が複数個、ＣＳＰ・ＩＣ１０におけ
るバンプ１６群に対応するように配列されている。
１０は実装基板に図１（ｃ）に示されているように実装
される。図１（ｃ）に示されている実装基板４０はガラ
ス含浸エポキシ樹脂基板やセラミック基板等の絶縁基板
によって形成された本体４１を備えており、本体４１の
上面にはランド４２が複数個、ＣＳＰ・ＩＣ１０におけ
るバンプ１６群に対応するように配列されている。
【００３０】ＣＳＰ・ＩＣ１０が実装基板４０に実装さ
れるに際して、実装基板４０のランド４２群には半田ペ
ースト（図示せず）がスクリーン印刷法等によって予め
塗布される。次いで、ＣＳＰ・ＩＣ１０がバンプ１６群
側を下向きにした状態で実装基板４０の上に対向され、
各バンプ１６が各ランド４２に半田ペーストによってそ
れぞれ粘着されて仮止めされる。
れるに際して、実装基板４０のランド４２群には半田ペ
ースト（図示せず）がスクリーン印刷法等によって予め
塗布される。次いで、ＣＳＰ・ＩＣ１０がバンプ１６群
側を下向きにした状態で実装基板４０の上に対向され、
各バンプ１６が各ランド４２に半田ペーストによってそ
れぞれ粘着されて仮止めされる。
【００３１】この状態で、ＣＳＰ・ＩＣ１０が実装基板
４０と共に加熱炉を通されると、バンプ１６とランド４
２との間には半田ペーストによって半田付け部４３が形
成されるため、図１（ｃ）に示されているように、ＣＳ
Ｐ・ＩＣ１０は実装基板４０にリフロー半田付けされた
状態になる。すなわち、ＣＳＰ・ＩＣ１０は実装基板４
０にフリップ・チップ接続されたことになる。
４０と共に加熱炉を通されると、バンプ１６とランド４
２との間には半田ペーストによって半田付け部４３が形
成されるため、図１（ｃ）に示されているように、ＣＳ
Ｐ・ＩＣ１０は実装基板４０にリフロー半田付けされた
状態になる。すなわち、ＣＳＰ・ＩＣ１０は実装基板４
０にフリップ・チップ接続されたことになる。
【００３２】前記実施形態によれば次の効果が得られ
る。 チップの第１主面に形成された複数個の電極パッド
にワイヤボンディングによって外部端子を形成し、第１
主面の上に樹脂封止膜を外部端子群をその上面を露出さ
せた状態で樹脂封止するように形成することにより、パ
ッケージをチップの大きさと同等に構成することができ
るとともに、樹脂封止膜および外部端子を形成するのに
プリント配線基板やフィルムキャリアを使用しなくて済
むため、製造コストを抑制することができる。
る。 チップの第１主面に形成された複数個の電極パッド
にワイヤボンディングによって外部端子を形成し、第１
主面の上に樹脂封止膜を外部端子群をその上面を露出さ
せた状態で樹脂封止するように形成することにより、パ
ッケージをチップの大きさと同等に構成することができ
るとともに、樹脂封止膜および外部端子を形成するのに
プリント配線基板やフィルムキャリアを使用しなくて済
むため、製造コストを抑制することができる。
【００３３】 外部端子の上にバンプをワイヤボンデ
ィングによって形成することにより、実装基板へフリッ
プ・チップ接続によって実装することができるため、実
装作業を簡単に実施することができる。
ィングによって形成することにより、実装基板へフリッ
プ・チップ接続によって実装することができるため、実
装作業を簡単に実施することができる。
【００３４】 ワイヤボンディング技術を使用して外
部端子およびバンプを形成することにより、特殊なプロ
セスを使用せずに済むため、ＣＳＰ・ＩＣの製造コスト
を低減することができる。
部端子およびバンプを形成することにより、特殊なプロ
セスを使用せずに済むため、ＣＳＰ・ＩＣの製造コスト
を低減することができる。
【００３５】 ウエハの外部端子群側主面に液状樹脂
を被着して樹脂封止膜を外部端子群を樹脂封止するよう
に形成するとともに、樹脂封止膜の表層部を除去して外
部端子を露出させることにより、特殊なプロセスを使用
せずに済むため、前記とあいまってＣＳＰ・ＩＣの製
造コストを低減することができる。
を被着して樹脂封止膜を外部端子群を樹脂封止するよう
に形成するとともに、樹脂封止膜の表層部を除去して外
部端子を露出させることにより、特殊なプロセスを使用
せずに済むため、前記とあいまってＣＳＰ・ＩＣの製
造コストを低減することができる。
【００３６】 ワイヤボンディング技術を利用してウ
エハの段階でエージングを一括して実施することによ
り、特殊なソケットの開発の省略とあいまって、ＣＳＰ
・ＩＣの製造コストをより一層低減することができる。
エハの段階でエージングを一括して実施することによ
り、特殊なソケットの開発の省略とあいまって、ＣＳＰ
・ＩＣの製造コストをより一層低減することができる。
【００３７】図６は本発明の実施形態２であるＣＳＰ・
ＩＣの製造方法を示しており、（ａ）は外部端子形成工
程後の拡大部分正面断面図、（ｂ）は樹脂封止膜形成工
程後の拡大部分正面断面図、（ｃ）は製造後の一部切断
正面図である。
ＩＣの製造方法を示しており、（ａ）は外部端子形成工
程後の拡大部分正面断面図、（ｂ）は樹脂封止膜形成工
程後の拡大部分正面断面図、（ｃ）は製造後の一部切断
正面図である。
【００３８】本実施形態２が前記実施形態１と異なる点
は、外部端子１４Ａがワイヤボンディングを繰り返され
ることによって多段に構成されているとともに、樹脂封
止膜１５Ａは外部端子１４Ａの最上段のボール２４Ａが
表面から突出するように形成されている点にある。
は、外部端子１４Ａがワイヤボンディングを繰り返され
ることによって多段に構成されているとともに、樹脂封
止膜１５Ａは外部端子１４Ａの最上段のボール２４Ａが
表面から突出するように形成されている点にある。
【００３９】本実施形態２によれば、外部端子１４Ａの
最上段のボール２４Ａによってバンプ１６を実質的に構
成することができるため、前記実施形態１におけるバン
プ形成工程を省略することができる。
最上段のボール２４Ａによってバンプ１６を実質的に構
成することができるため、前記実施形態１におけるバン
プ形成工程を省略することができる。
【００４０】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は前記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
形態に基づき具体的に説明したが、本発明は前記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
【００４１】例えば、ウエハ段階でのエージングはボン
ディングワイヤを利用して実施するに限らず、図７に示
されているように、エージング基板３２Ａに突設された
プローブ針３５をウエハ２０の各チップ部２１における
外部端子１４に接触させて実施するようにしてもよい。
ディングワイヤを利用して実施するに限らず、図７に示
されているように、エージング基板３２Ａに突設された
プローブ針３５をウエハ２０の各チップ部２１における
外部端子１４に接触させて実施するようにしてもよい。
【００４２】ちなみに、ウエハ段階でのボンディングワ
イヤを利用したエージングは、バンプ１６の形成工程に
おいて実施するに限らず、外部端子１４の形成工程にお
いて実施してもよい。
イヤを利用したエージングは、バンプ１６の形成工程に
おいて実施するに限らず、外部端子１４の形成工程にお
いて実施してもよい。
【００４３】外部端子およびバンプを形成するためのボ
ンディングワイヤとしては、金ワイヤを使用するに限ら
ず、半田ワイヤ等の導電性を有するワイヤを使用するこ
とができる。殊に、バンプは半田ワイヤを使用して形成
すると、半田バンプを形成することができるため、実装
基板へ簡単に実装することができる。
ンディングワイヤとしては、金ワイヤを使用するに限ら
ず、半田ワイヤ等の導電性を有するワイヤを使用するこ
とができる。殊に、バンプは半田ワイヤを使用して形成
すると、半田バンプを形成することができるため、実装
基板へ簡単に実装することができる。
【００４４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、次
の通りである。
的なものによって得られる効果を簡単に説明すれば、次
の通りである。
【００４５】半導体チップの第１主面に形成された複数
個の電極パッドにワイヤボンディングによって外部端子
を形成し、第１主面の上に樹脂封止膜を外部端子群がそ
の上面を露出させた状態で樹脂封止するように形成する
ことにより、パッケージをチップの大きさと同等に構成
することができるとともに、樹脂封止膜および外部端子
を形成するのにプリント配線基板やフィルムキャリアを
使用しなくて済むため、製造コストを抑制することがで
きる。
個の電極パッドにワイヤボンディングによって外部端子
を形成し、第１主面の上に樹脂封止膜を外部端子群がそ
の上面を露出させた状態で樹脂封止するように形成する
ことにより、パッケージをチップの大きさと同等に構成
することができるとともに、樹脂封止膜および外部端子
を形成するのにプリント配線基板やフィルムキャリアを
使用しなくて済むため、製造コストを抑制することがで
きる。
【図１】本発明の一実施形態である半導体装置を示して
おり、（ａ）は一部切断正面図、（ｂ）は底面図、
（ｃ）はその実装状態の一部省略一部切断正面図であ
る。
おり、（ａ）は一部切断正面図、（ｂ）は底面図、
（ｃ）はその実装状態の一部省略一部切断正面図であ
る。
【図２】本発明の一実施形態である半導体装置の製造方
法における外部端子形成工程を示しており、（ａ）は拡
大部分正面断面図、（ｂ）は平面図である。
法における外部端子形成工程を示しており、（ａ）は拡
大部分正面断面図、（ｂ）は平面図である。
【図３】同じく樹脂封止膜形成工程を示しており、
（ａ）は正面図、（ｂ）は拡大部分正面断面図である。
（ａ）は正面図、（ｂ）は拡大部分正面断面図である。
【図４】同じく樹脂封止膜研磨工程を示しており、
（ａ）は正面図、（ｂ）は拡大部分正面断面図である。
（ａ）は正面図、（ｂ）は拡大部分正面断面図である。
【図５】同じくバンプ形成およびエージング工程を示し
ており、（ａ）はエージング時の拡大部分正面断面図、
（ｂ）はバンプ形成後の拡大部分正面断面図である。
ており、（ａ）はエージング時の拡大部分正面断面図、
（ｂ）はバンプ形成後の拡大部分正面断面図である。
【図６】本発明の実施形態２であるＣＳＰ・ＩＣの製造
方法を示しており、（ａ）は外部端子形成工程後の拡大
部分正面断面図、（ｂ）は樹脂封止膜形成工程後の拡大
部分正面断面図、（ｃ）は製造後の一部切断正面図であ
る。
方法を示しており、（ａ）は外部端子形成工程後の拡大
部分正面断面図、（ｂ）は樹脂封止膜形成工程後の拡大
部分正面断面図、（ｃ）は製造後の一部切断正面図であ
る。
【図７】プローブ針によるエージングを示す拡大部分正
面断面図である。
面断面図である。
１０…ＣＳＰ・ＩＣ（半導体装置）、１１…チップ、１
２…保護膜、１３…電極パッド、１４、１４Ａ…外部端
子、１５、１５Ａ…樹脂封止膜、１６…バンプ、２０…
ウエハ、２１…チップ部、２２…キャピラリー、２３…
金ワイヤ、２４…ボール、２４Ａ…最上段のボール、２
５…スピンチャック、２６…液状樹脂、２７…滴下ノズ
ル、２８…研磨台、２９…研磨工具、３０…金ワイヤ、
３１…ボール、３２、３２Ａ…エージング基板、３３…
ボンディングパッド、３４…電気配線、３５…プローブ
針、４０…実装基板、４１…本体、４２…ランド、４３
…半田付け部。
２…保護膜、１３…電極パッド、１４、１４Ａ…外部端
子、１５、１５Ａ…樹脂封止膜、１６…バンプ、２０…
ウエハ、２１…チップ部、２２…キャピラリー、２３…
金ワイヤ、２４…ボール、２４Ａ…最上段のボール、２
５…スピンチャック、２６…液状樹脂、２７…滴下ノズ
ル、２８…研磨台、２９…研磨工具、３０…金ワイヤ、
３１…ボール、３２、３２Ａ…エージング基板、３３…
ボンディングパッド、３４…電気配線、３５…プローブ
針、４０…実装基板、４１…本体、４２…ランド、４３
…半田付け部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 坪井 敏宏 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 舘 宏 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 三輪 孝志 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (9)
- 【請求項１】 半導体チップの第１主面に形成された複
数個の電極パッドにワイヤボンディングによって形成さ
れた外部端子が機械的かつ電気的にそれぞれ接続されて
おり、前記第１主面の上には樹脂封止膜が前記外部端子
群をその上部を露出させた状態で樹脂封止するように形
成されていることを特徴とする半導体装置。 - 【請求項２】 前記外部端子の上にワイヤボンディング
によって形成されたバンプが電気的かつ機械的に突設さ
れていることを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】 前記ワイヤとして半田ワイヤが使用され
ることを特徴とする請求項２に記載の半導体装置。 - 【請求項４】 前記外部端子がワイヤボンディングを繰
り返されて多段に構成されていることを特徴とする請求
項１に記載の半導体装置。 - 【請求項５】 請求項１に記載の半導体装置の製造方法
であって、 半導体ウエハの状態で、各チップ部の複数個の電極パッ
ドにワイヤボンディングによってワイヤのボールが圧着
された後にワイヤが切断されてボールによって各外部端
子部がそれぞれ形成される外部端子形成工程と、 前記半導体ウエハの外部端子群側主面に液状樹脂が被着
されて樹脂封止膜が前記外部端子群を樹脂封止するよう
に形成される樹脂封止膜形成工程と、 前記半導体ウエハが各チップ部毎にダイシングされるダ
イシング工程と、 を備えていることを特徴とする半導体装置の製造方法。 - 【請求項６】 前記外部端子の上にバンプがワイヤボン
ディングによって突設されることを特徴とする請求項５
に記載の半導体装置の製造方法。 - 【請求項７】 前記外部端子がワイヤボンディングを繰
り返されて多段に構成されることを特徴とする請求項５
に記載の半導体装置の製造方法。 - 【請求項８】 ワイヤボンディングのワイヤが利用され
てエージングされることを特徴とする請求項５、６また
は７に記載の半導体装置の製造方法。 - 【請求項９】 前記半導体ウエハがダイシングされる前
に、前記各外部端子に各プローブ針が接触されてエージ
ングされることを特徴とする請求項５、６または７に記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21520696A JP3688065B2 (ja) | 1996-07-26 | 1996-07-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21520696A JP3688065B2 (ja) | 1996-07-26 | 1996-07-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1050772A true JPH1050772A (ja) | 1998-02-20 |
| JP3688065B2 JP3688065B2 (ja) | 2005-08-24 |
Family
ID=16668457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21520696A Expired - Fee Related JP3688065B2 (ja) | 1996-07-26 | 1996-07-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3688065B2 (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6107164A (en) * | 1998-08-18 | 2000-08-22 | Oki Electric Industry Co., Ltd. | Using grooves as alignment marks when dicing an encapsulated semiconductor wafer |
| EP0993040A3 (en) * | 1998-10-06 | 2001-03-14 | Japan Rec Co. Ltd. | Method for production of semiconductor package |
| EP1154474A1 (en) * | 1999-08-23 | 2001-11-14 | Rohm Co., Ltd. | Semiconductor device and method of manufacture thereof |
| US6495916B1 (en) | 1999-04-06 | 2002-12-17 | Oki Electric Industry Co., Ltd. | Resin-encapsulated semiconductor device |
| US6573598B2 (en) | 1999-04-06 | 2003-06-03 | Oki Electric Industry Co, Ltd. | Semiconductor device and method of fabricating the same |
| US7042063B2 (en) | 2003-05-07 | 2006-05-09 | Fuji Electric Device Technology Co., Ltd. | Semiconductor wafer, semiconductor device, and process for manufacturing the semiconductor device |
| US7141879B2 (en) | 2000-10-10 | 2006-11-28 | Renesas Technology Corp. | Semiconductor device |
| KR100696190B1 (ko) | 2004-12-14 | 2007-03-20 | 한국전자통신연구원 | 플립 칩 본딩방법 |
| JP2009094434A (ja) * | 2007-10-12 | 2009-04-30 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| JP2009105197A (ja) * | 2007-10-23 | 2009-05-14 | Toshiba Corp | バンプ構造、半導体装置およびその製造方法 |
| JP2010245534A (ja) * | 2009-03-31 | 2010-10-28 | Samsung Electronics Co Ltd | チップ積層パッケージ及びその製造方法 |
| JP2013135143A (ja) * | 2011-12-27 | 2013-07-08 | Hitachi Chemical Co Ltd | 半導体装置の製造方法、それにより得られる半導体装置及びそれに用いる熱硬化性樹脂組成物 |
-
1996
- 1996-07-26 JP JP21520696A patent/JP3688065B2/ja not_active Expired - Fee Related
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6107164A (en) * | 1998-08-18 | 2000-08-22 | Oki Electric Industry Co., Ltd. | Using grooves as alignment marks when dicing an encapsulated semiconductor wafer |
| EP1724830A3 (en) * | 1998-10-06 | 2007-05-09 | Sanyu Rec Co., Ltd. | Method for production of semiconductor package |
| EP0993040A3 (en) * | 1998-10-06 | 2001-03-14 | Japan Rec Co. Ltd. | Method for production of semiconductor package |
| US6495916B1 (en) | 1999-04-06 | 2002-12-17 | Oki Electric Industry Co., Ltd. | Resin-encapsulated semiconductor device |
| US6573598B2 (en) | 1999-04-06 | 2003-06-03 | Oki Electric Industry Co, Ltd. | Semiconductor device and method of fabricating the same |
| US6653218B2 (en) | 1999-04-06 | 2003-11-25 | Oki Electric Industry Co, Ltd. | Method of fabricating resin-encapsulated semiconductor device |
| US6852564B2 (en) | 1999-04-06 | 2005-02-08 | Oki Electric Industry Co, Ltd. | Semiconductor device and method of fabricating the same |
| EP1154474A1 (en) * | 1999-08-23 | 2001-11-14 | Rohm Co., Ltd. | Semiconductor device and method of manufacture thereof |
| EP1154474A4 (en) * | 1999-08-23 | 2008-07-16 | Rohm Co Ltd | SEMICONDUCTOR COMPONENT AND METHOD FOR PRODUCING THEREOF |
| US7141879B2 (en) | 2000-10-10 | 2006-11-28 | Renesas Technology Corp. | Semiconductor device |
| US7042063B2 (en) | 2003-05-07 | 2006-05-09 | Fuji Electric Device Technology Co., Ltd. | Semiconductor wafer, semiconductor device, and process for manufacturing the semiconductor device |
| KR100696190B1 (ko) | 2004-12-14 | 2007-03-20 | 한국전자통신연구원 | 플립 칩 본딩방법 |
| JP2009094434A (ja) * | 2007-10-12 | 2009-04-30 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| JP2009105197A (ja) * | 2007-10-23 | 2009-05-14 | Toshiba Corp | バンプ構造、半導体装置およびその製造方法 |
| JP2010245534A (ja) * | 2009-03-31 | 2010-10-28 | Samsung Electronics Co Ltd | チップ積層パッケージ及びその製造方法 |
| JP2013135143A (ja) * | 2011-12-27 | 2013-07-08 | Hitachi Chemical Co Ltd | 半導体装置の製造方法、それにより得られる半導体装置及びそれに用いる熱硬化性樹脂組成物 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3688065B2 (ja) | 2005-08-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7808112B2 (en) | Wafer level pre-packaged flip chip system | |
| US6476503B1 (en) | Semiconductor device having columnar electrode and method of manufacturing same | |
| KR100247463B1 (ko) | 탄성중합체를 포함하는 반도체 집적회로 소자의 제조 방법 | |
| KR20050052356A (ko) | 반도체장치 및 그 제조방법 | |
| US6207477B1 (en) | Semiconductor device having a ball grid array and a fabrication process thereof | |
| JP3688065B2 (ja) | 半導体装置の製造方法 | |
| US7279360B2 (en) | Semiconductor device and method of packaging the same | |
| JPH10256470A (ja) | 半導体装置 | |
| US6528343B1 (en) | Semiconductor device its manufacturing method and electronic device | |
| JP2000124258A (ja) | 半導体装置とその製造方法 | |
| JP2000150557A (ja) | 半導体装置およびその製造方法 | |
| JP2000306949A (ja) | 半導体装置及びその製造方法並びにその実装構造 | |
| JP4626063B2 (ja) | 半導体装置の製造方法 | |
| JPS62147735A (ja) | フリツプチツプの製法 | |
| JP2002368189A (ja) | 半導体スタックドパッケージ及びその製造方法 | |
| JPH11260850A (ja) | 半導体装置およびその製造方法 | |
| JP2004179590A (ja) | 半導体装置およびその製造方法 | |
| JP2822990B2 (ja) | Ｃｓｐ型半導体装置 | |
| KR100308116B1 (ko) | 칩스케일반도체패키지및그제조방법_ | |
| KR0185514B1 (ko) | 칩 스케일 패키지 및 그 제조 방법 | |
| KR100475338B1 (ko) | 와이어본더를이용한칩스케일패키지및제조방법 | |
| JPH1117307A (ja) | 半導体装置の実装構造 | |
| KR100475341B1 (ko) | 와이어본딩을이용한칩스케일패키지제조방법및그구조 | |
| JP2000012621A (ja) | 半導体装置およびその製造方法 | |
| JPH11284020A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20040316 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040323 |
|
| A521 | Written amendment |
Effective date: 20040519 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050315 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050607 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050607 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080617 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 4 Free format text: PAYMENT UNTIL: 20090617 |
|
| LAPS | Cancellation because of no payment of annual fees |