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JP2000124258A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法

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JP2000124258A
JP2000124258A JP10289145A JP28914598A JP2000124258A JP 2000124258 A JP2000124258 A JP 2000124258A JP 10289145 A JP10289145 A JP 10289145A JP 28914598 A JP28914598 A JP 28914598A JP 2000124258 A JP2000124258 A JP 2000124258A
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rewiring circuit
hole
bump
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Hiroshi Murayama
啓 村山
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Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
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Publication date
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Abstract

(57)【要約】 【課題】 サブ配線基板を排除して、その小型化とその
製造の容易化とを図った半導体装置を得る。 【解決手段】 半導体チップ１０の能動面を覆う絶縁層
１００の表面に、半導体チップ１０の電極に接続された
再配線回路１２０を形成する。そして、その再配線回路
１２０の一部に形成された導体パッド１２２にインナー
バンプ１４０を突出形成する。再配線回路１２０及び該
再配線回路の周囲の絶縁層１００の表面には、絶縁フィ
ルム１６０を連続して被着して、その絶縁フィルム１６
０に設けられた透孔１８０にインナーバンプ１４０を嵌
挿する。絶縁フィルム１６０の透孔１８０が設けられた
部分には、アウターバンプ２００を、その上部を絶縁フ
ィルム１６０の外側に突出させて、インナーバンプ１４
０に連ねて形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メイン配線基板に
実装する半導体装置とその半導体装置の製造方法とに関
する。
【０００２】
【従来の技術】上記の半導体装置として、図１４に示し
たような装置がある。この半導体装置では、半導体チッ
プ１０の能動面の電極（図示せず）に突出形成された導
体からなる小径のインナーバンプ２０が半導体チップ１
０とほぼ同じ大きさのサブ配線基板３０上面の接続端子
３２に電気的に接続されている。半導体チップ１０とサ
ブ配線基板３０との間の隙間には、アンダーフィル材４
０が充填されていて、そのアンダーフィル材４０により
半導体チップ１０がサブ配線基板３０に結合されてい
る。サブ配線基板３０下面には、導体パッド３４が備え
られている。導体パッド３４は、サブ配線基板３０の配
線回路（図示せず）を介して、サブ配線基板３０上面の
接続端子３２に電気的に接続されている。導体パッド３
４には、メイン配線基板５０上面の接続端子５２に電気
的に接続する導体からなるほぼ半球状の大径のアウター
バンプ６０が突出形成されている。
【０００３】この半導体装置においては、半導体チップ
１０の能動面周囲に小ピッチで並べて形成された複数の
各電極を、インナーバンプ２０及びサブ配線基板３０の
配線回路を介して、サブ配線基板３０下面に格子状など
に大ピッチで並べて備えられた複数の各導体パッド３４
に電気的に接続できる。そして、メイン配線基板５０上
面の接続端子５２に電気的に接続する半導体チップ１０
の能動面周囲の小ピッチで並べて形成された複数の電極
を、サブ配線基板３０下面に格子状などに大ピッチで並
べて配列した導体パッド３４に置き換えることができ
る。それと共に、半導体チップ１０の能動面の所定の電
極間を、サブ配線基板３０の配線回路を介して電気的に
接続できる。
【０００４】サブ配線基板３０下面の格子状などに大ピ
ッチで並ぶ複数の各導体パッド３４には、ほぼ半球状の
大径のアウターバンプ６０を、近接する他の導体パッド
３４に形成したアウターバンプ６０に接触させずに、そ
のアウターバンプ６０から所定距離離して形成できる。
そして、そのほぼ半球状の大径の複数の各アウターバン
プ６０を、メイン配線基板５０上面の格子状などに大ピ
ッチで並ぶ複数の各接続端子５２に容易かつ確実に電気
的に接続できる。そして、半導体チップ１０の能動面の
複数の各電極を、それに対応するメイン配線基板５０上
面の各接続端子５２に電気的に接続できる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
半導体装置は、半導体チップ１０を専有体積の大きいサ
ブ配線基板３０を介してメイン配線基板５０に実装する
構造をしていて、その半導体装置が大型となってしまっ
た。また、半導体チップ１０とサブ配線基板３０との間
をアンダーフィル材４０を介して結合する必要があっ
て、その製造に多大な手数を要した。さらに、複雑な構
造のサブ配線基板３０を用いる必要があって、そのため
に半導体装置の製造コストが嵩んだ。
【０００６】本発明は、このような課題を解消可能な、
サブ配線基板を排除して、その小型化とその製造の容易
化及びその製造コストの低廉化とを図った半導体装置
と、その半導体装置を形成するための半導体装置の製造
方法とを提供することを目的としている。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の半導体装置は、半導体チップの能動
面を覆う絶縁層の表面に、その半導体チップの能動面の
電極に電気的に接続された再配線回路が形成され、その
再配線回路の一部に形成された導体パッドにインナーバ
ンプが突出形成され、前記再配線回路及び該再配線回路
の周囲の絶縁層の表面に絶縁フィルムが連続して被着さ
れて、その絶縁フィルムに設けられた透孔に前記インナ
ーバンプが嵌挿され、さらに、前記絶縁フィルムの透孔
が設けられた部分にアウターバンプがその上部を絶縁フ
ィルムの外側に突出させて前記インナーバンプに連ねて
形成されたことを特徴としている。
【０００８】また、本発明の第２の半導体装置は、半導
体チップの能動面を覆う絶縁層の表面に、その半導体チ
ップの能動面の電極に電気的に接続された再配線回路が
形成され、その再配線回路及び該再配線回路の周囲の絶
縁層の表面に絶縁フィルムが連続して被着されて、その
絶縁フィルムに設けられた透孔の底部に前記再配線回路
の一部に形成された導体パッドが露出され、前記絶縁フ
ィルムの透孔が設けられた部分にアウターバンプがその
上部を絶縁フィルムの外側に突出させて前記導体パッド
に連ねて形成されたことを特徴としている。
【０００９】この第１又は第２の半導体装置において
は、半導体チップの能動面を、絶縁層により覆って保護
できる。そして、絶縁層の表面に形成された再配線回路
が半導体チップの能動面に接触して種々の障害を起こす
のを、防ぐことができる。
【００１０】また、再配線回路の近接する回路間が、絶
縁フィルムの外側に突出させて形成されたアウターバン
プを介して電気的に短絡するのを、再配線回路の表面を
覆う絶縁フィルムにより防ぐことができる。
【００１１】また、絶縁フィルムの外側に格子状などに
大ピッチで突出させて形成された複数の各アウターバン
プに、半導体チップの能動面に小ピッチで並べて形成さ
れた複数の各電極を、再配線回路及びインナーバンプを
介して、又は再配線回路を介して、電気的に接続でき
る。そして、半導体チップの能動面に小ピッチで並べて
形成された電極を、透孔が格子状などに大ピッチで並べ
て設けられた絶縁フィルムの外側に格子状などに大ピッ
チで突出させて形成された複数のアウターバンプに置き
換えることができる。そして、その複数の各アウターバ
ンプを、それに対応するメイン配線基板上面の格子状な
どに大ピッチで並ぶ複数の各接続端子に容易かつ確実に
電気的に接続できる。そして、半導体チップの能動面の
複数の各電極を、それに対応するメイン配線基板上面の
複数の各接続端子に電気的に接続できる。それと共に、
半導体チップの能動面に備えられた所定の電極間を、再
配線回路を介して電気的に接続できる。そして、半導体
チップの能動面に小ピッチで並ぶ複数の各電極を絶縁フ
ィルムの外側に格子状などに大ピッチで突出させて形成
された複数の各アウターバンプに置き換えたり、半導体
チップの能動面の所定の電極間を電気的に接続するため
のサブ配線基板を、専有体積の極めて少ない絶縁層と再
配線回路と絶縁フィルムとに置き換えたりすることがで
きる。
【００１２】第１の半導体装置において、高融点部材の
めっき層やはんだ等からなるインナーバンプは、一般
に、低融点部材のはんだ等からなるアウターバンプに比
べて、柔らかい部材からなっている。そのため、第１の
半導体装置においては、そのアウターバンプをメイン配
線基板上面の接続端子に接続した状態において、半導体
チップが発する熱などにより、アウターバンプにメイン
配線基板等から応力が加わった場合に、その応力をアウ
ターバンプに連なる柔軟なインナーバンプに的確に吸収
させることができる。そして、インナーバンプが応力緩
衝材の役割を果たして、アウターバンプに過大な応力が
加わって、アウターバンプがそれが接続されたメイン配
線基板上面の接続端子から離脱したり、アウターバンプ
にクラックが生じたりすることを防ぐことができる。
【００１３】本発明の第１又は第２の半導体装置におい
ては、前記透孔が、絶縁フィルムの表側に向けてラッパ
状に広がった形状のものであることを好適としている。
【００１４】この第１又は第２の半導体装置にあって
は、絶縁フィルムの透孔が設けられた部分に形成するア
ウターバンプを、絶縁フィルムの外側に向けてラッパ状
に広がった透孔を通して、絶縁フィルムに邪魔されず
に、透孔に嵌挿した導体パッドに形成されたインナーバ
ンプ又は透孔の底部に露出した導体パッドに容易かつ確
実に胴太く連ねることができる。そして、そのアウター
バンプを、導体パッドに確実に電気的に接続できる。
【００１５】本発明の第１の半導体装置の製造方法は、
半導体チップの能動面を絶縁層で覆って、その絶縁層の
表面に半導体チップの能動面の電極に電気的に接続され
た再配線回路を形成し、その再配線回路の一部に形成し
た導体パッドに高融点部材からなるインナーバンプを突
出形成した後、前記再配線回路及び該再配線回路の周囲
の絶縁層の表面に絶縁フィルムを連続して被着して、そ
の絶縁フィルムに設けた透孔に前記インナーバンプを嵌
挿した状態とし、次いで、前記絶縁フィルムの透孔が設
けられた部分に低融点部材からなるアウターバンプをそ
の上部を絶縁フィルムの外側に突出させて前記インナー
バンプに連ねて形成することを特徴している。
【００１６】また、本発明の第２の半導体装置の製造方
法は、半導体チップの能動面を絶縁層で覆って、その絶
縁層の表面に半導体チップの能動面の電極に電気的に接
続された再配線回路を形成した後、その再配線回路及び
該再配線回路の周囲の絶縁層の表面に絶縁フィルムを連
続して被着して、その絶縁フィルムに設けた透孔の底部
に前記再配線回路の一部に形成した導体パッドを露出さ
せた状態とし、次いで、前記透孔が設けられた絶縁フィ
ルムの外側部分に搭載したアウターバンプ形成用のボー
ルを加熱して溶融させて、そのボールの下部を該ボール
に加わる重力を用いて前記透孔の底部に露出した導体パ
ッドに連ねることにより、前記絶縁フィルムの透孔が設
けられた部分にアウターバンプをその上部を絶縁フィル
ムの外側に突出させて前記導体パッドに連ねて形成する
ことを特徴としている。
【００１７】この第１又は第２の半導体装置の製造方法
においては、絶縁フィルムの透孔が設けられた部分にア
ウターバンプをその上部を絶縁フィルムの外側に突出さ
せて形成する際に、そのアウターバンプが半導体チップ
の能動面を覆う絶縁層表面の再配線回路の一部に接触し
た状態となるのを、絶縁フィルムにより防ぐことができ
る。そして、その再配線回路の一部が、アウターバンプ
を介して電気的に短絡した状態となるのを防ぐことがで
きる。
【００１８】また、第１の半導体装置の製造方法におい
ては、低融点部材からなるアウターバンプをインナーバ
ンプに連ねて形成した際に、高融点部材からなるインナ
ーバンプが溶けて、そのインナーバンプの形状が崩れた
り、そのインナーバンプがアウターバンプに混入して消
失したりするのを防ぐことができる。そして、アウター
バンプをインナーバンプに連ねて容易かつ確実に形成で
きる。
【００１９】また、第１の半導体装置の製造方法におい
ては、絶縁フィルムの透孔が設けられた部分に、アウタ
ーバンプを、絶縁フィルムに邪魔されずに、絶縁フィル
ムの透孔に嵌挿されたその上部が絶縁フィルムの表面近
くに達するインナーバンプ又はその上部が絶縁フィルム
の外側に突出したインナーバンプに容易かつ確実に連ね
て形成できる。
【００２０】本発明の第１又は第２の半導体装置の製造
方法においては、前記透孔を、絶縁フィルムの表側に向
けてラッパ状に広がった形状に形成することを好適とし
ている。
【００２１】この第１の半導体装置の製造方法にあって
は、透孔に嵌挿したインナーバンプの上部を、絶縁フィ
ルムの表側に向けてラッパ状に広がった透孔の広く開口
した上部空間に位置させることができる。そして、その
透孔の広く開口した上部空間に位置させたインナーバン
プの上部にアウターバンプを、絶縁フィルムに邪魔され
ずに、容易かつ確実に連ねることができる。また、この
第２の半導体装置の製造方法にあっては、絶縁フィルム
の表側に向けてラッパ状に広がった透孔の底部に露出し
た導体パッドにアウターバンプの下部を、絶縁フィルム
に邪魔されずに、胴太く容易かつ確実に連ねることがで
きる。
【００２２】
【発明の実施の形態】次に、本発明の実施の形態を図面
に従い説明する。図１ないし図３は本発明の第１の半導
体装置の好適な実施の形態を示し、図１はその構造説明
図、図２は図１の一部拡大図、図３はその一部拡大構造
説明図である。以下に、この第１の半導体装置を説明す
る。
【００２３】図の第１の半導体装置では、半導体チップ
１０の能動面が、ポリイミド樹脂等の薄い絶縁層１００
により覆われて保護されている。絶縁層１００の表面に
は、半導体チップ１０の能動面の電極（図示せず）に電
気的に接続されたＣｕ等を主体とする再配線回路１２０
が形成されている。再配線回路１２０の一部には、円板
状等をした導体パッド１２２が形成されている。
【００２４】導体パッド１２２には、図２に示したよう
に、高融点部材の導体からなるほぼ半球状をした小径の
インナーバンプ１４０が突出形成されている。又は、図
３に示したように、高融点部材の導体めっき層からなる
ほぼ円柱状をした小径のインナーバンプ１４０が突出形
成されている。インナーバンプ１４０は、例えばＳｎを
１０重量％を含みＰｂを９０重量％を含むはんだを用い
て形成されている。
【００２５】再配線回路１２０及び該再配線回路の周囲
の絶縁層１００の表面には、絶縁フィルム１６０が連続
して被着されている。絶縁フィルム１６０には、例えば
ポリイミド樹脂フィルム等の裏面に絶縁性の接着剤が塗
布された絶縁体からなる接着フィルムが用いられてい
る。
【００２６】絶縁フィルム１６０には、透孔１８０が設
けられていて、その透孔１８０に導体パッド１２２に突
出形成されたインナーバンプ１４０が嵌挿されている。
そして、インナーバンプ１４０の上部が、絶縁フィルム
１６０の表面近くに達したり、又は絶縁フィルム１６０
の外側に突出したりしている。
【００２７】絶縁フィルム１６０の透孔１８０が設けら
れた部分には、低融点部材の導体からなるほぼ半球状を
した大径のアウターバンプ２００が、その上部を絶縁フ
ィルム１６０の外側に突出させて、インナーバンプ１４
０に連ねて形成されている。アウターバンプ２００は、
例えばＳｎを６３重量％含みＰｂを３７重量％含む共晶
はんだを用いて形成されている。
【００２８】図１ないし図３に示した第１の半導体装置
は、以上のように構成されていて、この半導体装置にお
いては、図１に示したように、半導体チップ１０の能動
面に小ピッチで並ぶ複数の電極を、再配線回路１２０及
びインナーバンプ１４０を介して、透孔１８０が格子状
などに大ピッチで設けられた絶縁フィルム１６０の外側
に格子状などに大ピッチで突出させて形成された複数の
アウターバンプ２００に電気的に接続できる。そして、
その複数の各アウターバンプ２００を、それに対応する
メイン配線基板５０上面に格子状などに大ピッチで並ぶ
複数の各接続端子５２に容易かつ確実に電気的に接続で
きる。そして、半導体チップ１０の能動面の複数の各電
極を、それに対応するメイン配線基板５０上面の複数の
各接続端子５２に電気的に接続できる。それと共に、半
導体チップ１０の能動面の所定の電極間を、再配線回路
１２０を介して電気的に接続できる。
【００２９】次に、この第１の半導体装置の製造方法で
あって、本発明の第１の半導体装置の製造方法の好適な
実施の形態を図面に従い説明する。図４ないし図８は本
発明の第１の半導体装置の製造方法の好適な実施の形態
を示し、図４ないし図８はその工程説明図である。以下
に、この第１の半導体装置の製造方法を説明する。
【００３０】図の第１の半導体装置の製造方法では、図
４ないし図６に示したように、半導体チップ１０の能動
面を絶縁層１００で覆っている。具体的には、半導体チ
ップ１０の能動面に、ポリイミド樹脂等を薄く層状に塗
布して硬化させている。
【００３１】絶縁層１００の表面には、再配線回路１２
０を形成している。半導体チップ１０の能動面の電極直
上の絶縁層１００には、穴（図示せず）を設けていて、
その穴の底部に半導体チップ１０の電極を露出させてい
る。そして、その穴の底部に露出させた半導体チップ１
０の電極に、上記の再配線回路１２０の一部を連ねてい
る。そして、上記の再配線回路１２０を半導体チップ１
０の電極に電気的に接続している。
【００３２】再配線回路１２０の一部には、図４ないし
図６に示したように、円形状等をした導体パッド１２２
を形成している。そして、その導体パッド１２２に、図
５又は図６に示したような、高融点部材の導体からなる
インナーバンプ１４０を突出形成している。図５に示し
たインナーバンプ１４０は、例えばＳｎを１０重量％含
みＰｂを９０重量％含むはんだめっき層からなり、ほぼ
円柱状をしている。図６に示したインナーバンプ１４０
は、上記のはんだめっき層をリフローして形成してい
て、ほぼ半球状をしている。
【００３３】その後、図７又は図８に示したように、再
配線回路１２０及び該再配線回路の周囲の絶縁層１００
の表面に、絶縁フィルム１６０を連続して被着してい
る。そして、その絶縁フィルム１６０に格子状などに大
ピッチで設けた複数の各透孔１８０に、複数の各導体パ
ッド１２２に形成したインナーバンプ１４０を嵌挿して
いる。絶縁フィルム１６０には、例えばポリイミド樹脂
フィルムの裏面に絶縁性の接着剤を塗布してなる接着フ
ィルムを用いている。
【００３４】次いで、絶縁フィルム１６０の複数の各透
孔１８０が設けられた部分に、図１ないし図３に示した
ように、低融点部材の導体からなるほぼ半球状をした大
径のアウターバンプ２００を、その上部を絶縁フィルム
１６０の外側に突出させて、複数の各透孔１８０に嵌挿
したインナーバンプ１４０に連ねて形成している。アウ
ターバンプ２００は、例えばＳｎを６３重量％含みＰｂ
を３７重量％含む共晶はんだを用いて形成している。そ
して、図１ないし図３に示したような、第１の半導体装
置を形成している。
【００３５】図４ないし図８に示した第１の半導体装置
の製造方法は、以上の工程からなり、この第１の半導体
装置の製造方法においては、絶縁フィルム１６０の透孔
１８０が設けられた部分にアウターバンプ２００をその
上部を絶縁フィルム１６０の外側に突出させて形成する
際に、そのアウターバンプ２００が半導体チップ１０の
能動面を覆う絶縁層１００表面の形成した再配線回路１
２０の一部に接触した状態となるのを、絶縁フィルム１
６０により防ぐことができる。そして、そのアウターバ
ンプ２００を介して、再配線回路１２０の一部が電気的
に短絡した状態になるのを防ぐことができる。
【００３６】また、インナーバンプ１４０を高融点部材
から形成しているため、低融点部材からなるアウターバ
ンプ２００を透孔１８０に嵌挿したインナーバンプ１４
０に連ねて形成した際に、高融点部材からなるインナー
バンプ１４０が溶けて、そのインナーバンプ１４０の形
状が崩れたり、そのインナーバンプ１４０がアウターバ
ンプ２００に混入して消失したりするのを防ぐことがで
きる。
【００３７】また、導体パッド１２２に突出形成したイ
ンナーバンプ１４０を絶縁フィルム１６０に設けた透孔
１８０に嵌挿して、そのインナーバンプ１４０の上部を
絶縁フィルム１６０の表面近くに配置したり絶縁フィル
ム１６０の外側に突出させたりしているため、絶縁フィ
ルム１６０の透孔１８０が設けられた部分に形成するア
ウターバンプ２００を、絶縁フィルム１６０に邪魔され
ずに、インナーバンプ１４０に容易かつ確実に連ねるこ
とができる。
【００３８】上述の第１の半導体装置において、透孔１
８０は、図９又は図１０に示したように、絶縁フィルム
１６０の外側に向けてラッパ状に広がった形状のもので
あることが好ましい。また、上述の第１の半導体装置の
製造方法において、透孔１８０は、図９又は図１０に示
したように、絶縁フィルム１６０の外側に向けてラッパ
状に広がった形状に形成することが好ましい。透孔１８
０が、このような形状をしていると、図９又は図１０に
示したように、その透孔１８０に嵌挿したインナーバン
プ１４０の上部を、絶縁フィルム１６０の外側に向けて
ラッパ状に広がった透孔１８０の広く開口した上部空間
に位置させることができる。そして、その透孔１８０の
上部空間に位置させたインナーバンプ１４０の上部にア
ウターバンプ２００を、絶縁フィルム１６０に邪魔され
ずに、容易かつ確実に胴太く連ねることができる。
【００３９】図１１は本発明の第２の半導体装置の好適
な実施の形態を示し、図１１はその構造説明図である。
以下に、この第２の半導体装置を説明する。
【００４０】図の第２の半導体装置では、再配線回路１
２０及び該再配線回路の周囲の絶縁層１００の表面を連
続して覆う絶縁フィルム１６０に設けられた透孔１８０
の底部に、再配線回路１２０の一部に形成された導体パ
ッド１２２が露出されている。
【００４１】絶縁フィルム１６０の透孔１８０が設けら
れた部分には、高融点部材の導体からなるほぼ半球状の
大径のアウターバンプ２００が、その上部を絶縁フィル
ム１６０の外側に突出させて、透孔１８０の底部に露出
した導体パッド１２２に直接に連ねて形成されている。
【００４２】その他は、図１ないし図３に示した前述の
第１の半導体装置と同様に構成されていて、その作用
も、アウターバンプ２００がインナーバンプ１４０を介
して導体パッド１２２に連ねて形成されていることから
生ずる作用を除いて、図１ないし図３に示した前述の第
１の半導体装置と同様である。
【００４３】図１２は本発明の第２の半導体装置の製造
方法の好適な実施の形態を示し、図１２はその工程説明
図である。以下に、この第２の半導体装置の製造方法を
説明する。
【００４４】図の第２の半導体装置の製造方法において
は、図１２に示したように、透孔１８０が設けられた絶
縁フィルム１６０の外側部分に、アウターバンプ２００
形成用のはんだ等の導体からなるボール２１０を搭載し
ている。
【００４５】次いで、そのボール２１０を加熱して溶融
させている。そして、その溶融させたボール２１０の下
部を、該ボールに加わる重力を用いて、絶縁フィルム１
６０に設けられた透孔１８０の底部に露出した導体パッ
ド１２２に連ねている。そして、図１１に示したよう
に、絶縁フィルム１６０の透孔１８０が設けられた部分
に、ほぼ半球状をした大径のアウターバンプ２００を、
その上部を絶縁フィルム１６０の外側に突出させて、透
孔１８０の底部に露出した導体パッド１２２に連ねて形
成している。そして、図１１に示したような、第２の半
導体装置を形成している。
【００４６】その他は、図４ないし図８に示した前述の
第１の半導体装置の製造方法と同様であり、その作用
も、アウターバンプ２００をインナーバンプ１４０を介
して導体パッド１２２に連ねて形成することから生ずる
作用を除いて、図４ないし図８に示した前述の第１の半
導体装置の製造方法と同様である。
【００４７】上述の第２の半導体装置において、透孔１
８０は、図１３に示したように、絶縁フィルム１６０の
外側に向けてラッパ状に広がった形状のものであること
が好ましい。また、上述の第２の半導体装置の製造方法
において、透孔１８０は、図１３に示したように、絶縁
フィルム１６０の外側に向けてラッパ状に広がった形状
に形成することが好ましい。透孔１８０が、このような
形状をしていると、図１３に示したように、絶縁フィル
ム１６０の透孔１８０が設けられた部分に形成するアウ
ターバンプ２００を、絶縁フィルム１６０に邪魔されず
に、透孔１８０の底部に露出した導体パッド１２２に容
易かつ確実に胴太く連ねることができる。そして、その
アウターバンプ２００を、導体パッド１２２に容易かつ
確実に電気的に接続できる。
【００４８】
【発明の効果】以上説明したように、本発明の第１又は
第２の半導体装置及び本発明の第１又は第２の半導体装
置の製造方法によれば、従来の半導体装置において必要
としていたサブ配線基板を、専有体積の極めて少ない形
成の容易な絶縁層と再配線回路と絶縁フィルムとに置き
換えることができる。そして、半導体装置の大幅な小型
化とその半導体装置の製造の容易化及びその半導体装置
の製造コストの大幅な低廉化とが図れる。
【図面の簡単な説明】
【図１】本発明の第１の半導体装置の構造説明図であ
る。
【図２】本発明の第１の半導体装置の一部拡大構造説明
図である。
【図３】本発明の第１の半導体装置の一部拡大構造説明
図である。
【図４】本発明の第１の半導体装置の製造方法を示す工
程説明図である。
【図５】本発明の第１の半導体装置の製造方法を示す工
程説明図である。
【図６】本発明の第１の半導体装置の製造方法を示す工
程説明図である。
【図７】本発明の第１の半導体装置の製造方法を示す工
程説明図である。
【図８】本発明の第１の半導体装置の製造方法を示す工
程説明図である。
【図９】本発明の第１の半導体装置の一部拡大構造説明
図である。
【図１０】本発明の第１の半導体装置の一部拡大構造説
明図である。
【図１１】本発明の第２の半導体装置の構造説明図であ
る。
【図１２】本発明の第２の半導体装置の製造方法を示す
工程説明図である。
【図１３】本発明の第２の半導体装置の一部拡大構造説
明図である。
【図１４】従来の半導体装置の構造説明図である。
【符号の説明】
１０ 半導体チップ ２０ インナーバンプ ３０ サブ配線基板 ３２ 接続端子 ３４ 導体パッド ４０ アンダーフィル材 ５０ メイン配線基板 ５２ 接続端子 ６０ アウターバンプ １００ 絶縁層 １２０ 再配線回路 １２２ 導体パッド １４０ インナーバンプ １６０ 絶縁フィルム １８０ 透孔 ２００ アウターバンプ ２１０ ボール

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップの能動面を覆う絶縁層の表
    面に、その半導体チップの能動面の電極に電気的に接続
    された再配線回路が形成され、その再配線回路の一部に
    形成された導体パッドにインナーバンプが突出形成さ
    れ、前記再配線回路及び該再配線回路の周囲の絶縁層の
    表面に絶縁フィルムが連続して被着されて、その絶縁フ
    ィルムに設けられた透孔に前記インナーバンプが嵌挿さ
    れ、さらに、前記絶縁フィルムの透孔が設けられた部分
    にアウターバンプがその上部を絶縁フィルムの外側に突
    出させて前記インナーバンプに連ねて形成されたことを
    特徴とする半導体装置。
  2. 【請求項２】 半導体チップの能動面を覆う絶縁層の表
    面に、その半導体チップの能動面の電極に電気的に接続
    された再配線回路が形成され、その再配線回路及び該再
    配線回路の周囲の絶縁層の表面に絶縁フィルムが連続し
    て被着されて、その絶縁フィルムに設けられた透孔の底
    部に前記再配線回路の一部に形成された導体パッドが露
    出され、前記絶縁フィルムの透孔が設けられた部分にア
    ウターバンプがその上部を絶縁フィルムの外側に突出さ
    せて前記導体パッドに連ねて形成されたことを特徴とす
    る半導体装置。
  3. 【請求項３】 前記透孔が、絶縁フィルムの表側に向け
    てラッパ状に広がった形状のものである請求項１又は２
    記載の半導体装置。
  4. 【請求項４】 半導体チップの能動面を絶縁層で覆っ
    て、その絶縁層の表面に半導体チップの能動面の電極に
    電気的に接続された再配線回路を形成し、その再配線回
    路の一部に形成した導体パッドに高融点部材からなるイ
    ンナーバンプを突出形成した後、前記再配線回路及び該
    再配線回路の周囲の絶縁層の表面に絶縁フィルムを連続
    して被着して、その絶縁フィルムに設けた透孔に前記イ
    ンナーバンプを嵌挿した状態とし、次いで、前記絶縁フ
    ィルムの透孔が設けられた部分に低融点部材からなるア
    ウターバンプをその上部を絶縁フィルムの外側に突出さ
    せて前記インナーバンプに連ねて形成することを特徴と
    する半導体装置の製造方法。
  5. 【請求項５】 半導体チップの能動面を絶縁層で覆っ
    て、その絶縁層の表面に半導体チップの能動面の電極に
    電気的に接続された再配線回路を形成した後、その再配
    線回路及び該再配線回路の周囲の絶縁層の表面に絶縁フ
    ィルムを連続して被着して、その絶縁フィルムに設けた
    透孔の底部に前記再配線回路の一部に形成した導体パッ
    ドを露出させた状態とし、次いで、前記透孔が設けられ
    た絶縁フィルムの外側部分に搭載したアウターバンプ形
    成用のボールを加熱して溶融させて、そのボールの下部
    を該ボールに加わる重力を用いて前記透孔の底部に露出
    した導体パッドに連ねることにより、前記絶縁フィルム
    の透孔が設けられた部分にアウターバンプをその上部を
    絶縁フィルムの外側に突出させて前記導体パッドに連ね
    て形成することを特徴とする半導体装置の製造方法。
  6. 【請求項６】 前記透孔を、絶縁フィルムの表側に向け
    てラッパ状に広がった形状に形成する請求項４又は５記
    載の半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004134649A (ja) * 2002-10-11 2004-04-30 Seiko Epson Corp 回路基板、バンプ付き半導体素子の実装構造、及び電気光学装置、並びに電子機器
JP2006351886A (ja) * 2005-06-17 2006-12-28 Sony Corp 半導体装置及びその製造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6569753B1 (en) * 2000-06-08 2003-05-27 Micron Technology, Inc. Collar positionable about a periphery of a contact pad and around a conductive structure secured to the contact pads, semiconductor device components including same, and methods for fabricating same
US7498196B2 (en) * 2001-03-30 2009-03-03 Megica Corporation Structure and manufacturing method of chip scale package
US20040007779A1 (en) * 2002-07-15 2004-01-15 Diane Arbuthnot Wafer-level method for fine-pitch, high aspect ratio chip interconnect
JP4104490B2 (ja) * 2003-05-21 2008-06-18 オリンパス株式会社 半導体装置の製造方法
TWI287956B (en) * 2005-04-11 2007-10-01 Phoenix Prec Technology Corp Conducting bump structure of circuit board and fabricating method thereof
US8575755B1 (en) 2010-10-19 2013-11-05 Maxim Integrated Products, Inc. Semiconductor device having mode of operation defined by inner bump assembly connection
KR20130116643A (ko) * 2012-04-16 2013-10-24 에스케이하이닉스 주식회사 범프를 갖는 기판, 반도체칩, 및 반도체 패키지와, 그 제조방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4025622A1 (de) 1990-08-13 1992-02-20 Siemens Ag Anschlusskontakthoecker und verfahren zu dessen herstellung
US5019673A (en) 1990-08-22 1991-05-28 Motorola, Inc. Flip-chip package for integrated circuits
US5075965A (en) * 1990-11-05 1991-12-31 International Business Machines Low temperature controlled collapse chip attach process
JP3160198B2 (ja) * 1995-02-08 2001-04-23 インターナショナル・ビジネス・マシーンズ・コーポレ−ション デカップリング・コンデンサが形成された半導体基板及びこれの製造方法
DE19628702A1 (de) 1995-07-25 1997-01-30 Fraunhofer Ges Forschung Flußmittelfreie Kontaktierung von Bauelementen
KR100186752B1 (ko) 1995-09-04 1999-04-15 황인길 반도체 칩 본딩방법
US6022761A (en) 1996-05-28 2000-02-08 Motorola, Inc. Method for coupling substrates and structure
US5977632A (en) * 1998-02-02 1999-11-02 Motorola, Inc. Flip chip bump structure and method of making
US5943597A (en) * 1998-06-15 1999-08-24 Motorola, Inc. Bumped semiconductor device having a trench for stress relief
JP3577419B2 (ja) * 1998-12-17 2004-10-13 新光電気工業株式会社 半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004134649A (ja) * 2002-10-11 2004-04-30 Seiko Epson Corp 回路基板、バンプ付き半導体素子の実装構造、及び電気光学装置、並びに電子機器
JP2006351886A (ja) * 2005-06-17 2006-12-28 Sony Corp 半導体装置及びその製造方法

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