JPH10340994A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10340994A JPH10340994A JP9149164A JP14916497A JPH10340994A JP H10340994 A JPH10340994 A JP H10340994A JP 9149164 A JP9149164 A JP 9149164A JP 14916497 A JP14916497 A JP 14916497A JP H10340994 A JPH10340994 A JP H10340994A
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】高容量且つ低リーク電流のキャパシタを形成し
得る半導体装置の製造方法を提供する。 【解決手段】酸素を含む雰囲気中でＲｕ膜１９を全面に
堆積し、キャパシタの下部電極として柱状に加工する。
そして、全面に、（Ｂａ，Ｓｒ）ＴｉＯ3 膜２０をＣＶ
Ｄ法又はスパッタ法を用いて全面に形成する。成膜条件
は、昇温時の酸素分圧１０-2Ｐａ以下，基板の昇温速度
５００℃／ｍｉｎ，成膜温度５５０℃，成膜速度１０ｎ
ｍ／ｍｉｎ，成膜中の酸素分圧０．１Ｐａ及び成膜中の
酸素分圧０．５Ｐａである。次いで、全面に酸素を含む
雰囲気中でＲｕ膜２１を全面に堆積し、キャパシタの上
部電極となるよう加工する。
得る半導体装置の製造方法を提供する。 【解決手段】酸素を含む雰囲気中でＲｕ膜１９を全面に
堆積し、キャパシタの下部電極として柱状に加工する。
そして、全面に、（Ｂａ，Ｓｒ）ＴｉＯ3 膜２０をＣＶ
Ｄ法又はスパッタ法を用いて全面に形成する。成膜条件
は、昇温時の酸素分圧１０-2Ｐａ以下，基板の昇温速度
５００℃／ｍｉｎ，成膜温度５５０℃，成膜速度１０ｎ
ｍ／ｍｉｎ，成膜中の酸素分圧０．１Ｐａ及び成膜中の
酸素分圧０．５Ｐａである。次いで、全面に酸素を含む
雰囲気中でＲｕ膜２１を全面に堆積し、キャパシタの上
部電極となるよう加工する。
Description
【０００１】
【発明の属する技術分野】本発明は、高誘電体膜をキャ
パシタの絶縁膜とした半導体装置の製造方法に関する。
パシタの絶縁膜とした半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路の高集積化に伴
い、回路の微細化は進む一方であり、メモリセルにおい
てはキャパシタのセル面積も非常に小さくなっている。
セル面積の縮小化に伴いキャパシタ容量も小さくなって
しまうが、感度やソフトエラー等の点からキャパシタ容
量はそれほど小さくできないという要請がある。キャパ
シタ容量の低下を防ぐ方法として、キャパシタを三次元
的に形成してセル面積をできるだけ広くしてキャパシタ
容量を稼ぐ方法と、キャパシタ絶縁膜に誘電率の高い物
質を用いる方法が検討されている。誘電率の高い絶縁膜
として、例えば（Ｂａ，Ｓｒ）ＴｉＯ3 膜をキャパシタ
絶縁膜として用いることが検討されている。
い、回路の微細化は進む一方であり、メモリセルにおい
てはキャパシタのセル面積も非常に小さくなっている。
セル面積の縮小化に伴いキャパシタ容量も小さくなって
しまうが、感度やソフトエラー等の点からキャパシタ容
量はそれほど小さくできないという要請がある。キャパ
シタ容量の低下を防ぐ方法として、キャパシタを三次元
的に形成してセル面積をできるだけ広くしてキャパシタ
容量を稼ぐ方法と、キャパシタ絶縁膜に誘電率の高い物
質を用いる方法が検討されている。誘電率の高い絶縁膜
として、例えば（Ｂａ，Ｓｒ）ＴｉＯ3 膜をキャパシタ
絶縁膜として用いることが検討されている。
【０００３】高い誘電率の（Ｂａ，Ｓｒ）ＴｉＯ3 膜を
得るには、４５０℃以下の基板温度でアモルファス膜を
成膜した後にアニールして結晶化させる方法と、６００
℃以上の基板温度で多結晶の（Ｂａ，Ｓｒ）ＴｉＯ3 を
形成して得る方法がある。これら二つの方法を比べる
と、結晶化温度以上の温度で成膜した（Ｂａ，Ｓｒ）Ｔ
ｉＯ3 の方が結晶粒が大きく、誘電率も高いことが実験
より判明している。
得るには、４５０℃以下の基板温度でアモルファス膜を
成膜した後にアニールして結晶化させる方法と、６００
℃以上の基板温度で多結晶の（Ｂａ，Ｓｒ）ＴｉＯ3 を
形成して得る方法がある。これら二つの方法を比べる
と、結晶化温度以上の温度で成膜した（Ｂａ，Ｓｒ）Ｔ
ｉＯ3 の方が結晶粒が大きく、誘電率も高いことが実験
より判明している。
【０００４】（Ｂａ，Ｓｒ）ＴｉＯ3 膜は、酸素を含む
雰囲気中で形成しなければならないため、キャパシタの
下部電極として高温でも酸化されにくいプラチナの使用
が検討されていた。しかし、Ｐｔは加工性が悪いため、
現在では、酸化されても金属導電性を示すＲｕ膜やＩｒ
膜を用いることが検討されている。
雰囲気中で形成しなければならないため、キャパシタの
下部電極として高温でも酸化されにくいプラチナの使用
が検討されていた。しかし、Ｐｔは加工性が悪いため、
現在では、酸化されても金属導電性を示すＲｕ膜やＩｒ
膜を用いることが検討されている。
【０００５】ところが、下部電極にＰｔを用いていた時
と同様に、（Ｂａ，Ｓｒ）ＴｉＯ3膜を６００℃以上の
基板温度で形成し結晶化させて高い誘電率を得ようとす
ると、図１３に示すように、（Ｂａ，Ｓｒ）ＴｉＯ3 膜
４１の成膜時に下部電極であるＲｕ膜４２の表面の酸化
が著しくＲｕＯ2 ４３が形成される。ＲｕＯ2 ４３の形
成に伴い、体積膨張が起こりＲｕ膜４２表面のモフォロ
ジーが悪化する。下部電極表面のモフォロジーが劣化す
ると、キャパシタ絶縁膜中に発生するクラックによる上
部電極と下部電極でのショート、あるいは凹凸部での電
界集中によるリーク電流の増大という問題がある。
と同様に、（Ｂａ，Ｓｒ）ＴｉＯ3膜を６００℃以上の
基板温度で形成し結晶化させて高い誘電率を得ようとす
ると、図１３に示すように、（Ｂａ，Ｓｒ）ＴｉＯ3 膜
４１の成膜時に下部電極であるＲｕ膜４２の表面の酸化
が著しくＲｕＯ2 ４３が形成される。ＲｕＯ2 ４３の形
成に伴い、体積膨張が起こりＲｕ膜４２表面のモフォロ
ジーが悪化する。下部電極表面のモフォロジーが劣化す
ると、キャパシタ絶縁膜中に発生するクラックによる上
部電極と下部電極でのショート、あるいは凹凸部での電
界集中によるリーク電流の増大という問題がある。
【０００６】一方、４５０℃以下の温度で（Ｂａ，Ｓ
ｒ）ＴｉＯ3 膜を成膜した後にアニールした場合は、Ｒ
ｕ表面のモフォロジー劣化は見られず、良好なリーク電
流特性が得られるものの、誘電率が低く小さなキャパシ
タ容量しか得られないという問題がある。
ｒ）ＴｉＯ3 膜を成膜した後にアニールした場合は、Ｒ
ｕ表面のモフォロジー劣化は見られず、良好なリーク電
流特性が得られるものの、誘電率が低く小さなキャパシ
タ容量しか得られないという問題がある。
【０００７】また、図１４に示すように、Ｒｕ膜４２を
堆積した後にＲｕＯ2 ４４を形成された積層構造の下部
電極を用いる場合、６００℃以上の温度で（Ｂａ，Ｓ
ｒ）ＴｉＯ3 膜４１を成膜すると、ＲｕＯ2 ４４／Ｒｕ
膜４２界面のＲｕ膜４２の酸化によりモフォロジーの劣
化が生じ、Ｒｕ電極を用いた場合と同様にリーク電流が
生じるという問題がある。また、Ｒｕの代わりにＩｒ、
ＲｕＯ2 の代わりにＩｒＯ2 を用いた場合も同様の問題
が生じる。
堆積した後にＲｕＯ2 ４４を形成された積層構造の下部
電極を用いる場合、６００℃以上の温度で（Ｂａ，Ｓ
ｒ）ＴｉＯ3 膜４１を成膜すると、ＲｕＯ2 ４４／Ｒｕ
膜４２界面のＲｕ膜４２の酸化によりモフォロジーの劣
化が生じ、Ｒｕ電極を用いた場合と同様にリーク電流が
生じるという問題がある。また、Ｒｕの代わりにＩｒ、
ＲｕＯ2 の代わりにＩｒＯ2 を用いた場合も同様の問題
が生じる。
【０００８】
【発明が解決しようとする課題】上記したように、キャ
パシタのＲｕ，ＲｕＯ2 ，Ｉｒ或いはＩｒＯ2 上にＳｒ
ＴｉＯ3 或いは（Ｂａ，Ｓｒ）ＴｉＯ3 を形成するとシ
ョートの発生，リーク電流の増加若しくは誘電率の低下
が生じるという問題がある。本発明の目的は、高容量且
つ低リーク電流のキャパシタを形成し得る半導体装置の
製造方法を提供することにある。
パシタのＲｕ，ＲｕＯ2 ，Ｉｒ或いはＩｒＯ2 上にＳｒ
ＴｉＯ3 或いは（Ｂａ，Ｓｒ）ＴｉＯ3 を形成するとシ
ョートの発生，リーク電流の増加若しくは誘電率の低下
が生じるという問題がある。本発明の目的は、高容量且
つ低リーク電流のキャパシタを形成し得る半導体装置の
製造方法を提供することにある。
【０００９】
［構成］本発明は、上記目的を達成するために以下のよ
うに構成されている。 （１） 本発明（請求項１）は、Ｒｕ，Ｉｒ，ＲｕとＲ
ｕＯ2 との積層構造或いはＩｒとＩｒＯ2 との積層構造
からなるキャパシタの下部電極上に、該キャパシタの絶
縁膜としてペロブスカイト構造の絶縁体を形成する半導
体装置の製造方法であって、前記絶縁体を結晶化温度以
上６００℃未満の基板温度で形成することを特徴とす
る。
うに構成されている。 （１） 本発明（請求項１）は、Ｒｕ，Ｉｒ，ＲｕとＲ
ｕＯ2 との積層構造或いはＩｒとＩｒＯ2 との積層構造
からなるキャパシタの下部電極上に、該キャパシタの絶
縁膜としてペロブスカイト構造の絶縁体を形成する半導
体装置の製造方法であって、前記絶縁体を結晶化温度以
上６００℃未満の基板温度で形成することを特徴とす
る。
【００１０】本発明の好ましい実施態様を以下に記す。
前記絶縁体として（Ｂａ，Ｓｒ）ＴｉＯ3 膜を形成する
場合、前記基板温度が４７０℃以上６００℃未満であ
る。
前記絶縁体として（Ｂａ，Ｓｒ）ＴｉＯ3 膜を形成する
場合、前記基板温度が４７０℃以上６００℃未満であ
る。
【００１１】前記絶縁体としてＳｒＴｉＯ3 膜を形成す
る場合、前記基板温度が４３０℃以上６００℃未満であ
る。前記絶縁体の成膜時間が５分以内である。
る場合、前記基板温度が４３０℃以上６００℃未満であ
る。前記絶縁体の成膜時間が５分以内である。
【００１２】前記基板温度まで加熱する際、昇温速度が
１００℃／ｍｉｎ以上である。 ［作用］本発明は、上記構成によって以下の作用・効果
を有する。
１００℃／ｍｉｎ以上である。 ［作用］本発明は、上記構成によって以下の作用・効果
を有する。
【００１３】発明者の研究により、下部電極の表面粗さ
が３．５ｎｍ以上になると、リーク電流が増加すること
が判明した。下部電極の表面は、上部にＳｒＴｉＯ3 若
しくは（Ｂａ，Ｓｒ）ＴｉＯ3 膜絶縁膜を成膜する際の
酸素によって荒らされる。従って、ＳｒＴｉＯ3 若しく
は（Ｂａ，Ｓｒ）ＴｉＯ3 膜の成膜の際に、下部電極の
表面粗さを３．５ｎｍ以下に抑える必要がある。
が３．５ｎｍ以上になると、リーク電流が増加すること
が判明した。下部電極の表面は、上部にＳｒＴｉＯ3 若
しくは（Ｂａ，Ｓｒ）ＴｉＯ3 膜絶縁膜を成膜する際の
酸素によって荒らされる。従って、ＳｒＴｉＯ3 若しく
は（Ｂａ，Ｓｒ）ＴｉＯ3 膜の成膜の際に、下部電極の
表面粗さを３．５ｎｍ以下に抑える必要がある。
【００１４】そこで、本発明のプロセス条件を用いて、
Ｒｕ，Ｒｕ／ＲｕＯ2 ，Ｉｒ，Ｉｒ／ＩｒＯ2 からなる
下部電極上に、ＳｒＴｉＯ3 若しくは（Ｂａ，Ｓｒ）Ｔ
ｉＯ3 膜を形成することによって、表面粗さが少なくリ
ーク電流が少ないキャパシタを形成することができる。
Ｒｕ，Ｒｕ／ＲｕＯ2 ，Ｉｒ，Ｉｒ／ＩｒＯ2 からなる
下部電極上に、ＳｒＴｉＯ3 若しくは（Ｂａ，Ｓｒ）Ｔ
ｉＯ3 膜を形成することによって、表面粗さが少なくリ
ーク電流が少ないキャパシタを形成することができる。
【００１５】また、基板温度範囲において形成されるＳ
ｒＴｉＯ3 若しくは（Ｂａ，Ｓｒ）ＴｉＯ3 膜の誘電率
は十分高いので、容量の大きいキャパシタを形成するこ
とができる。
ｒＴｉＯ3 若しくは（Ｂａ，Ｓｒ）ＴｉＯ3 膜の誘電率
は十分高いので、容量の大きいキャパシタを形成するこ
とができる。
【００１６】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。 ［第１実施形態］（Ｂａ，Ｓｒ）ＴｉＯ3 膜の成膜時の
パラメータを変えて成膜を行い、表面粗さをＡＦＭで測
定した。以下に、Ｒｕ下部電極上に３５０ｎｍの（Ｂ
ａ，Ｓｒ）ＴｉＯ3 膜を堆積した場合の各種パラーメー
タ依存性に関して説明する。
を参照して説明する。 ［第１実施形態］（Ｂａ，Ｓｒ）ＴｉＯ3 膜の成膜時の
パラメータを変えて成膜を行い、表面粗さをＡＦＭで測
定した。以下に、Ｒｕ下部電極上に３５０ｎｍの（Ｂ
ａ，Ｓｒ）ＴｉＯ3 膜を堆積した場合の各種パラーメー
タ依存性に関して説明する。
【００１７】図１は、昇温時の酸素分圧を０．０１Ｐ
ａ，昇温速度を５００℃／ｍｉｎ，成膜中の酸素分圧を
０．１Ｐａ及び成膜速度を１０ｎｍ／ｍｉｎで成膜した
場合の表面粗さの基板温度依存性を示す特性図である。
６００℃以上で成膜すると、表面粗さは４ｎｍを超える
ことがわかる。従って、リーク電流を抑えるためには、
基板温度を６００℃未満にしてキャパシタ絶縁膜を成膜
する必要があることがわかる。
ａ，昇温速度を５００℃／ｍｉｎ，成膜中の酸素分圧を
０．１Ｐａ及び成膜速度を１０ｎｍ／ｍｉｎで成膜した
場合の表面粗さの基板温度依存性を示す特性図である。
６００℃以上で成膜すると、表面粗さは４ｎｍを超える
ことがわかる。従って、リーク電流を抑えるためには、
基板温度を６００℃未満にしてキャパシタ絶縁膜を成膜
する必要があることがわかる。
【００１８】また、図２にＳｒＴｉＯ3 膜及び（Ｂａ，
Ｓｒ）ＴｉＯ3 膜の誘電率の基板温度依存性を示す。Ｓ
ｒＴｉＯ3 膜の場合には、４３０℃以上、（Ｂａ，Ｓ
ｒ）ＴｉＯ3 膜の４７０℃以上の温度で成長させると、
結晶化が起こり高い誘電率の膜を得ることができる。
Ｓｒ）ＴｉＯ3 膜の誘電率の基板温度依存性を示す。Ｓ
ｒＴｉＯ3 膜の場合には、４３０℃以上、（Ｂａ，Ｓ
ｒ）ＴｉＯ3 膜の４７０℃以上の温度で成長させると、
結晶化が起こり高い誘電率の膜を得ることができる。
【００１９】以上の条件から、ＳｒＴｉＯ3 膜の場合に
は４３０℃以上６００℃未満、（Ｂａ，Ｓｒ）ＴｉＯ3
膜の場合には４７０℃以上６００℃未満の温度で形成す
ることによって、容量が大きくリーク電流の少ないキャ
パシタを形成することができる。
は４３０℃以上６００℃未満、（Ｂａ，Ｓｒ）ＴｉＯ3
膜の場合には４７０℃以上６００℃未満の温度で形成す
ることによって、容量が大きくリーク電流の少ないキャ
パシタを形成することができる。
【００２０】また、基板温度以外にも、以下に記すよう
な好ましい成膜条件がある。図３は昇温時の酸素分圧
０．０１Ｐａ、成膜時の基板温度５５０℃、成膜時の酸
素分圧０．１Ｐａとした場合の成膜時間に関するグラフ
である。なお、（Ｂａ，Ｓｒ）ＴｉＯ3 膜の膜厚は３０
ｎｍである。成膜速度が遅い場合は所望の膜厚を得るた
めに長時間酸化性雰囲気にさらされるため、表面モフォ
ロジーの劣化が起きる。そのため、表面粗さを３ｎｍ以
下にするために、成膜時間を５分以下にすることが好ま
しい。
な好ましい成膜条件がある。図３は昇温時の酸素分圧
０．０１Ｐａ、成膜時の基板温度５５０℃、成膜時の酸
素分圧０．１Ｐａとした場合の成膜時間に関するグラフ
である。なお、（Ｂａ，Ｓｒ）ＴｉＯ3 膜の膜厚は３０
ｎｍである。成膜速度が遅い場合は所望の膜厚を得るた
めに長時間酸化性雰囲気にさらされるため、表面モフォ
ロジーの劣化が起きる。そのため、表面粗さを３ｎｍ以
下にするために、成膜時間を５分以下にすることが好ま
しい。
【００２１】図４は、昇温時の酸素分圧を成膜時の酸素
分圧と同じにした場合の成膜時酸素分圧依存性を示すグ
ラフである。表面粗さが少なく良好なリーク電流特性を
有するキャパシタを得るためには、成膜時の酸素分圧を
０．５Ｐａ以下にすることが好ましい。
分圧と同じにした場合の成膜時酸素分圧依存性を示すグ
ラフである。表面粗さが少なく良好なリーク電流特性を
有するキャパシタを得るためには、成膜時の酸素分圧を
０．５Ｐａ以下にすることが好ましい。
【００２２】図５は、昇温時の酸素分圧０．０１Ｐａ、
成膜中の酸素分圧０．１Ｐａ、成膜時の基板温度５５０
℃、成膜速度１０ｎｍ／ｍｉｎとした場合の基板の昇温
速度依存性に関するグラフである。この図から、基板の
昇温速度は１００ｎｍ／ｍｉｎ以上にすると、表面粗さ
が３ｎｍ以下になることが分かる。従って、昇温温度を
１００ｎｍ／ｍｉｎ以上にすることが好ましい。
成膜中の酸素分圧０．１Ｐａ、成膜時の基板温度５５０
℃、成膜速度１０ｎｍ／ｍｉｎとした場合の基板の昇温
速度依存性に関するグラフである。この図から、基板の
昇温速度は１００ｎｍ／ｍｉｎ以上にすると、表面粗さ
が３ｎｍ以下になることが分かる。従って、昇温温度を
１００ｎｍ／ｍｉｎ以上にすることが好ましい。
【００２３】また、図６は成膜条件を昇温速度１００℃
／ｍｉｎ，成膜中の酸素分圧１．０Ｐａ，成膜時の基板
温度５５０℃及び成膜速度１０ｍ／ｍｉｎとした場合の
基板昇温時の酸素分圧依存性に関するグラフである。こ
の場合は違いが顕著に見られるように基板の昇温速度を
遅く、また、成膜中の酸素分圧を高めにしてある。グラ
フより、昇温時の酸素分圧は１０-2Ｐａ以下の酸素分圧
が望ましいことがわかる。
／ｍｉｎ，成膜中の酸素分圧１．０Ｐａ，成膜時の基板
温度５５０℃及び成膜速度１０ｍ／ｍｉｎとした場合の
基板昇温時の酸素分圧依存性に関するグラフである。こ
の場合は違いが顕著に見られるように基板の昇温速度を
遅く、また、成膜中の酸素分圧を高めにしてある。グラ
フより、昇温時の酸素分圧は１０-2Ｐａ以下の酸素分圧
が望ましいことがわかる。
【００２４】なお、本実施形態では、下部電極としてＲ
ｕ膜を用いたが、Ｒｕ／ＲｕＯ2 膜，Ｉｒ或いはＩｒ／
ＩｒＯ2 膜を下部電極として用いた場合も同様な結果が
得られた。
ｕ膜を用いたが、Ｒｕ／ＲｕＯ2 膜，Ｉｒ或いはＩｒ／
ＩｒＯ2 膜を下部電極として用いた場合も同様な結果が
得られた。
【００２５】［第２実施形態］本実施形態では、下部電
極としてＲｕ膜を用い、絶縁膜として（Ｂａ，Ｓｒ）Ｔ
ｉＯ3 膜を用いたキャパシタの形成について説明する。
極としてＲｕ膜を用い、絶縁膜として（Ｂａ，Ｓｒ）Ｔ
ｉＯ3 膜を用いたキャパシタの形成について説明する。
【００２６】図７，８は本発明の第２実施形態に係わる
キャパシタの製造工程を示す工程断面図である。先ず、
ｐタイプシリコン基板１０上に素子を分離する素子分離
領域１１を形成した後、トランジスタのゲート絶縁膜１
２，ゲート電極（ワード線）１３，ｎ+拡散層１４（１
４ａ，１４ｂ）を形成する。そして、全面に第１の層間
絶縁膜１５を堆積する。その後、ｎ+ 拡散層１４ａに接
続するコンタクトホールを第１の層間絶縁膜１５に形成
する。そして、コンタクトホールを通してｎ+ 拡散層１
４ａに電気的に接続するビット線１６を形成する。そし
て、全面に第２の層間絶縁膜１７を形成する。第１及び
第２の層間絶縁膜１５，１７にｎ+ 拡散層１４ｂに接続
するコンタクトホールを開孔した後、全面にｎ+ 多結晶
シリコン１８を堆積する。そして、エッチバック法若し
くはＣＭＰ法を用いてｎ+ 多結晶シリコンを後退させ、
コンタクトホール内にのみｎ+ 多結晶シリコン１８を埋
め込む（図７（ａ））。
キャパシタの製造工程を示す工程断面図である。先ず、
ｐタイプシリコン基板１０上に素子を分離する素子分離
領域１１を形成した後、トランジスタのゲート絶縁膜１
２，ゲート電極（ワード線）１３，ｎ+拡散層１４（１
４ａ，１４ｂ）を形成する。そして、全面に第１の層間
絶縁膜１５を堆積する。その後、ｎ+ 拡散層１４ａに接
続するコンタクトホールを第１の層間絶縁膜１５に形成
する。そして、コンタクトホールを通してｎ+ 拡散層１
４ａに電気的に接続するビット線１６を形成する。そし
て、全面に第２の層間絶縁膜１７を形成する。第１及び
第２の層間絶縁膜１５，１７にｎ+ 拡散層１４ｂに接続
するコンタクトホールを開孔した後、全面にｎ+ 多結晶
シリコン１８を堆積する。そして、エッチバック法若し
くはＣＭＰ法を用いてｎ+ 多結晶シリコンを後退させ、
コンタクトホール内にのみｎ+ 多結晶シリコン１８を埋
め込む（図７（ａ））。
【００２７】次いで、酸素を含む雰囲気中でＲｕ膜１９
を全面に堆積し（図７（ｂ））、キャパシタの下部電極
として柱状に加工する（図７（ｃ））。そして、全面
に、（Ｂａ，Ｓｒ）ＴｉＯ3 膜２０をＣＶＤ法を用いて
全面に形成する（図８（ｄ））。成膜条件は、昇温時の
酸素分圧１０-3Ｐａ以下，基板の昇温速度５００℃／ｍ
ｉｎ，成膜温度５５０℃，成膜速度１０ｎｍ／ｍｉｎ，
成膜中の酸素分圧０．１Ｐａ及び成膜圧力０．５Ｐａで
ある。なお、基板の構造によってはスパッタ法で成膜し
て良い。
を全面に堆積し（図７（ｂ））、キャパシタの下部電極
として柱状に加工する（図７（ｃ））。そして、全面
に、（Ｂａ，Ｓｒ）ＴｉＯ3 膜２０をＣＶＤ法を用いて
全面に形成する（図８（ｄ））。成膜条件は、昇温時の
酸素分圧１０-3Ｐａ以下，基板の昇温速度５００℃／ｍ
ｉｎ，成膜温度５５０℃，成膜速度１０ｎｍ／ｍｉｎ，
成膜中の酸素分圧０．１Ｐａ及び成膜圧力０．５Ｐａで
ある。なお、基板の構造によってはスパッタ法で成膜し
て良い。
【００２８】次いで、全面に酸素を含む雰囲気中でＲｕ
膜２１を全面に堆積し、キャパシタの上部電極となるよ
う加工する（図８（ｅ））。図９に従来の製造方法と本
実施形態で説明した製造方法で形成されたキャパシタの
リーク電流特性を示す。キャパシタ絶縁膜である（Ｂ
ａ，Ｓｒ）ＴｉＯ3 膜の膜厚は３０ｎｍである。なお、
従来例の成膜条件は酸素分圧１．０Ｐａ、成膜温度６０
０℃、成膜速度３ｎｍ／ｍｉｎである。なお、両者と
も、昇温時の酸素分圧は０．０１Ｐａ、基板の昇温速度
は５００℃／ｍｉｎとした。図から明らかなように、本
発明により、リーク電流は大幅に滅少していることがわ
かる。なお、（Ｂａ，Ｓｒ）ＴｉＯ3 膜のＳｉＯ2 換算
膜厚は、従来例で０．３１ｎｍ、本発明で０．３２ｎｍ
の値が得られた。
膜２１を全面に堆積し、キャパシタの上部電極となるよ
う加工する（図８（ｅ））。図９に従来の製造方法と本
実施形態で説明した製造方法で形成されたキャパシタの
リーク電流特性を示す。キャパシタ絶縁膜である（Ｂ
ａ，Ｓｒ）ＴｉＯ3 膜の膜厚は３０ｎｍである。なお、
従来例の成膜条件は酸素分圧１．０Ｐａ、成膜温度６０
０℃、成膜速度３ｎｍ／ｍｉｎである。なお、両者と
も、昇温時の酸素分圧は０．０１Ｐａ、基板の昇温速度
は５００℃／ｍｉｎとした。図から明らかなように、本
発明により、リーク電流は大幅に滅少していることがわ
かる。なお、（Ｂａ，Ｓｒ）ＴｉＯ3 膜のＳｉＯ2 換算
膜厚は、従来例で０．３１ｎｍ、本発明で０．３２ｎｍ
の値が得られた。
【００２９】以上説明したように、本実施形態によれ
ば、（Ｂａ，Ｓｒ）ＴｉＯ3 膜を形成する際に、基板の
昇温速度を５００℃／ｍｉｎ、昇温時の酸素分圧を１０
-3Ｐａとすることによって昇温時に下部Ｒｕ電極が酸化
されてモフォロジーが劣化することを防止している。ま
た、成膜中の基板温度を５５０℃とすることで多結晶の
（Ｂａ，Ｓｒ）ＴｉＯ3 膜を得ることができ、高い誘電
率を得ることができる。また、成膜中の酸素分圧を０．
１Ｐａ、成膜速度を１０ｎｍ／ｍｉｎとすることによっ
て成膜時のＲｕ膜の酸化を抑制することができ、良好な
リーク電流特性が得られる。
ば、（Ｂａ，Ｓｒ）ＴｉＯ3 膜を形成する際に、基板の
昇温速度を５００℃／ｍｉｎ、昇温時の酸素分圧を１０
-3Ｐａとすることによって昇温時に下部Ｒｕ電極が酸化
されてモフォロジーが劣化することを防止している。ま
た、成膜中の基板温度を５５０℃とすることで多結晶の
（Ｂａ，Ｓｒ）ＴｉＯ3 膜を得ることができ、高い誘電
率を得ることができる。また、成膜中の酸素分圧を０．
１Ｐａ、成膜速度を１０ｎｍ／ｍｉｎとすることによっ
て成膜時のＲｕ膜の酸化を抑制することができ、良好な
リーク電流特性が得られる。
【００３０】また、昇温温度が１００℃／ｍｉｎ以上昇
温時の酸素分圧を１０-2Ｐａ以下にすることでも、昇温
時に下部のＲｕ電極が酸化されてモフォロジーの劣化を
抑えることができる。また、成膜中の酸素分圧を０．５
Ｐａ以下，基板温度が４７０〜６００℃，成膜時間を５
分以内にすることでも同様にリーク電流が少なく、容量
の高いキャパシタを形成することができる。
温時の酸素分圧を１０-2Ｐａ以下にすることでも、昇温
時に下部のＲｕ電極が酸化されてモフォロジーの劣化を
抑えることができる。また、成膜中の酸素分圧を０．５
Ｐａ以下，基板温度が４７０〜６００℃，成膜時間を５
分以内にすることでも同様にリーク電流が少なく、容量
の高いキャパシタを形成することができる。
【００３１】［第３実施形態］本実施形態では、下部電
極としてＲｕ膜とＲｕＯ2 膜の積層構造を用い、絶縁膜
としてＳｒＴｉＯ3 膜を用いたキャパシタの形成につい
て説明する。
極としてＲｕ膜とＲｕＯ2 膜の積層構造を用い、絶縁膜
としてＳｒＴｉＯ3 膜を用いたキャパシタの形成につい
て説明する。
【００３２】図１０〜１２は本発明の第２実施形態に係
わるキャパシタの製造工程を示す工程断面図である。先
ず、第２実施形態と同様に、ｐタイプシリコン基板１０
に素子分離領域１１を形成した後、ゲート絶縁膜１２，
ゲート電極（ワード線）１３，ｎ+ 拡散層１４（１４
ａ，１４ｂ）からなるトランジスタを形成する。その
後、全面に第１の層間絶縁膜１５を堆積し、ｎ+ 拡散層
１４ａに接続するビット線１６を形成する。そして、全
面に第２の層間絶縁膜１７を堆積した後、ｎ+ 拡散層１
４ｂに接続するｎ+ 多結晶シリコン１８を形成する（図
１０（ａ））。
わるキャパシタの製造工程を示す工程断面図である。先
ず、第２実施形態と同様に、ｐタイプシリコン基板１０
に素子分離領域１１を形成した後、ゲート絶縁膜１２，
ゲート電極（ワード線）１３，ｎ+ 拡散層１４（１４
ａ，１４ｂ）からなるトランジスタを形成する。その
後、全面に第１の層間絶縁膜１５を堆積し、ｎ+ 拡散層
１４ａに接続するビット線１６を形成する。そして、全
面に第２の層間絶縁膜１７を堆積した後、ｎ+ 拡散層１
４ｂに接続するｎ+ 多結晶シリコン１８を形成する（図
１０（ａ））。
【００３３】次いで、酸素を含む雰囲気中でＲｕ膜１９
を全面に堆積した後、雰囲気中の酸素量を増やして第１
のＲｕＯ2 膜３１を堆積し、Ｒｕ膜１９と第１のＲｕＯ
2 膜３１との積層膜を形成する（図１０（ｂ））。次い
で、Ｒｕ膜１９と第１のＲｕＯ2 膜３１との積層膜を柱
状に加工する（図１０（ｃ））。その後、全面に第２の
ＲｕＯ2 膜３２を堆積する（図１１（ｄ））。さらに、
反応性イオンエッチング法を用いて第２のＲｕＯ2 膜３
２を後退させ、Ｒｕ膜１９の表面がＲｕＯ2 膜３１，３
２で被覆された構造を形成する（図１１（ｅ））。
を全面に堆積した後、雰囲気中の酸素量を増やして第１
のＲｕＯ2 膜３１を堆積し、Ｒｕ膜１９と第１のＲｕＯ
2 膜３１との積層膜を形成する（図１０（ｂ））。次い
で、Ｒｕ膜１９と第１のＲｕＯ2 膜３１との積層膜を柱
状に加工する（図１０（ｃ））。その後、全面に第２の
ＲｕＯ2 膜３２を堆積する（図１１（ｄ））。さらに、
反応性イオンエッチング法を用いて第２のＲｕＯ2 膜３
２を後退させ、Ｒｕ膜１９の表面がＲｕＯ2 膜３１，３
２で被覆された構造を形成する（図１１（ｅ））。
【００３４】次いで、全面にＳｒＴｉＯ3 膜３３をＣＶ
Ｄ法で成膜する（図１２（ｆ））。ＳｒＴｉＯ3 膜３３
の成膜条件は、昇温時の酸素分圧１０-2Ｐａ以下，基板
の昇温速度５００℃／ｍｉｎ，成膜温度５００℃，成膜
速度１０ｎｍ／ｍｉｎ，成膜中の酸素分圧１Ｐａ、及び
成膜圧力０．５Ｐａである。なお、構造によってはスパ
ッタ法を用いてＳｒＴｉＯ3 膜３３を成膜しても良い。
Ｄ法で成膜する（図１２（ｆ））。ＳｒＴｉＯ3 膜３３
の成膜条件は、昇温時の酸素分圧１０-2Ｐａ以下，基板
の昇温速度５００℃／ｍｉｎ，成膜温度５００℃，成膜
速度１０ｎｍ／ｍｉｎ，成膜中の酸素分圧１Ｐａ、及び
成膜圧力０．５Ｐａである。なお、構造によってはスパ
ッタ法を用いてＳｒＴｉＯ3 膜３３を成膜しても良い。
【００３５】そして、全面に酸素を含む雰囲気中でＲｕ
膜２１を全面に堆積し、上部電極となるよう加工する
（図１２（ｇ））。本実施形態が第２実施形態と異なる
点は下部電極にＲｕＯ2 ／Ｒｕ積層構造を採用した点と
ＳｒＴｉＯ3 膜をキャパシタ絶縁膜に採用した点であ
る。（Ｂａ，Ｓｒ）ＴｉＯ3 膜よりも結晶化温度の低い
ＳｒＴｉＯ3 膜を用いていることより、成膜温度を４５
０℃まで下げても多結晶ＳｒＴｉＯ3 膜を得ることがで
きる。
膜２１を全面に堆積し、上部電極となるよう加工する
（図１２（ｇ））。本実施形態が第２実施形態と異なる
点は下部電極にＲｕＯ2 ／Ｒｕ積層構造を採用した点と
ＳｒＴｉＯ3 膜をキャパシタ絶縁膜に採用した点であ
る。（Ｂａ，Ｓｒ）ＴｉＯ3 膜よりも結晶化温度の低い
ＳｒＴｉＯ3 膜を用いていることより、成膜温度を４５
０℃まで下げても多結晶ＳｒＴｉＯ3 膜を得ることがで
きる。
【００３６】Ｒｕ膜とＲｕＯ2 膜との積層膜を下部電極
として用いた場合も第２実施形態と同様、高容量且つ低
リーク電流であるキャパシタを形成することが可能であ
ることが確認された。
として用いた場合も第２実施形態と同様、高容量且つ低
リーク電流であるキャパシタを形成することが可能であ
ることが確認された。
【００３７】また、昇温温度が１００℃／ｍｉｎ以上昇
温時の酸素分圧を１０-2Ｐａ以下にすることでも、昇温
時に下部のＲｕ電極が酸化されてモフォロジーの劣化を
抑えることができる。また、成膜中の酸素分圧を０．５
Ｐａ以下，基板温度が４３０〜６００℃，成膜時間を５
分以内にするこでも同様にリーク電流が少なく、容量の
高いキャパシタを形成することができる。
温時の酸素分圧を１０-2Ｐａ以下にすることでも、昇温
時に下部のＲｕ電極が酸化されてモフォロジーの劣化を
抑えることができる。また、成膜中の酸素分圧を０．５
Ｐａ以下，基板温度が４３０〜６００℃，成膜時間を５
分以内にするこでも同様にリーク電流が少なく、容量の
高いキャパシタを形成することができる。
【００３８】なお、本発明は、上記実施形態に限定され
るものではない。例えば、Ｒｕ系電極に関して説明した
が、ＲｕをＩｒに置き換えても同様に本発明を実施する
ことができる。この場合はＲｕ電極の代わりにＩｒ電
極、表面がＲｕＯ2 に被覆されたＲｕ電極の代わりに、
表面がＩｒＯ2 に被覆されたＩｒ電極にすれば良い。ま
た、容易に類推できるように、Ｒｕ電極表面にＲｕＯ2
が被覆されている場合やＩｒ電極表面にＲｕＯ2 が被覆
されている場合にも同様に本発明を実施することができ
る。その他、本発明は、その要旨を逸脱しない範囲で、
種々変形して実施することが可能である。
るものではない。例えば、Ｒｕ系電極に関して説明した
が、ＲｕをＩｒに置き換えても同様に本発明を実施する
ことができる。この場合はＲｕ電極の代わりにＩｒ電
極、表面がＲｕＯ2 に被覆されたＲｕ電極の代わりに、
表面がＩｒＯ2 に被覆されたＩｒ電極にすれば良い。ま
た、容易に類推できるように、Ｒｕ電極表面にＲｕＯ2
が被覆されている場合やＩｒ電極表面にＲｕＯ2 が被覆
されている場合にも同様に本発明を実施することができ
る。その他、本発明は、その要旨を逸脱しない範囲で、
種々変形して実施することが可能である。
【００３９】
【発明の効果】以上説明したように本発明によれば、表
面粗さが少なくなり、誘電率の高い膜が得られるプロセ
ス条件でキャパシタの絶縁膜を形成することによって、
リーク電流が低く、容量が大きいキャパシタを形成する
ことができる。
面粗さが少なくなり、誘電率の高い膜が得られるプロセ
ス条件でキャパシタの絶縁膜を形成することによって、
リーク電流が低く、容量が大きいキャパシタを形成する
ことができる。
【図１】Ｒｕ膜の表面粗さの基板温度依存性を示す特性
図。
図。
【図２】比誘電率の成膜温度依存性を示す特性図。
【図３】表面粗さの成膜時の酸素分圧依存性を示す特性
図。
図。
【図４】表面粗さの成膜速度依存性を示す特性図。
【図５】表面粗さの基板昇温時の酸素分圧依存性を示す
特性図。
特性図。
【図６】表面粗さの基板の昇温速度依存性を示す特性
図。
図。
【図７】第２実施形態に係わるキャパシタの製造工程を
示す工程断面図。
示す工程断面図。
【図８】第２実施形態に係わるキャパシタの製造工程を
示す工程断面図。
示す工程断面図。
【図９】キャパシタのリーク電流特性を示す特性図。
【図１０】第３実施形態に係わるキャパシタの製造工程
を示す工程断面図。
を示す工程断面図。
【図１１】第３実施形態に係わるキャパシタの製造工程
を示す工程断面図。
を示す工程断面図。
【図１２】第３実施形態に係わるキャパシタの製造工程
を示す工程断面図。
を示す工程断面図。
【図１３】従来の問題点を説明する図。
【図１４】従来の問題点を説明する図。
１０…ｐタイプシリコン基板 １１…素子分離領域 １２…ゲート絶縁膜 １３…ゲート電極 １４…ｎ+ 拡散層 １５…第１の層間絶縁膜 １６…ビット線 １７…第２の層間絶縁膜 １８…ｎ+ 多結晶シリコン １９…Ｒｕ膜 ２０…（Ｂａ，Ｓｒ）ＴｉＯ3 膜 ２１…Ｒｕ膜 ３１…第１のＲｕＯ2 膜 ３２…第２のＲｕＯ2 膜 ３３…ＳｒＴｉＯ3 膜
Claims (6)
- 【請求項１】Ｒｕ，Ｉｒ，ＲｕとＲｕＯ2 との積層構造
或いはＩｒとＩｒＯ2 との積層構造からなるキャパシタ
の下部電極上に、該キャパシタの絶縁膜としてペロブス
カイト構造の絶縁体を形成する半導体装置の製造方法で
あって、 前記絶縁体を結晶化温度以上６００℃未満の基板温度で
形成することを特徴とする半導体装置の製造方法。 - 【請求項２】前記絶縁体として（Ｂａ，Ｓｒ）ＴｉＯ3
膜を形成する場合、 前記基板温度が４７０℃以上６００℃未満であることを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】前記絶縁体としてＳｒＴｉＯ3 膜を形成す
る場合、 前記基板温度が４３０℃以上６００℃未満であることを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項４】前記絶縁体の成膜中の酸素分圧が０．５Ｐ
ａ以下であることを特徴とする請求項１記載の半導体装
置の製造方法。 - 【請求項５】前記絶縁体の成膜時間が５分以内であるこ
とを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項６】前記基板温度まで加熱する際、昇温速度が
１００℃／ｍｉｎ以上であることを特徴とする請求項１
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9149164A JPH10340994A (ja) | 1997-06-06 | 1997-06-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9149164A JPH10340994A (ja) | 1997-06-06 | 1997-06-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10340994A true JPH10340994A (ja) | 1998-12-22 |
Family
ID=15469204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9149164A Pending JPH10340994A (ja) | 1997-06-06 | 1997-06-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10340994A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003056612A1 (en) * | 2001-12-28 | 2003-07-10 | Genitech Co., Ltd. | Method of forming copper interconnections for semiconductor integrated circuits on a substrate |
| US8927403B2 (en) | 2005-03-15 | 2015-01-06 | Asm International N.V. | Selective deposition of noble metal thin films |
| US9129897B2 (en) | 2008-12-19 | 2015-09-08 | Asm International N.V. | Metal silicide, metal germanide, methods for making the same |
| US9379011B2 (en) | 2008-12-19 | 2016-06-28 | Asm International N.V. | Methods for depositing nickel films and for making nickel silicide and nickel germanide |
| US9587307B2 (en) | 2005-03-15 | 2017-03-07 | Asm International N.V. | Enhanced deposition of noble metals |
| US9607842B1 (en) | 2015-10-02 | 2017-03-28 | Asm Ip Holding B.V. | Methods of forming metal silicides |
-
1997
- 1997-06-06 JP JP9149164A patent/JPH10340994A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003056612A1 (en) * | 2001-12-28 | 2003-07-10 | Genitech Co., Ltd. | Method of forming copper interconnections for semiconductor integrated circuits on a substrate |
| US8927403B2 (en) | 2005-03-15 | 2015-01-06 | Asm International N.V. | Selective deposition of noble metal thin films |
| US9469899B2 (en) | 2005-03-15 | 2016-10-18 | Asm International N.V. | Selective deposition of noble metal thin films |
| US9587307B2 (en) | 2005-03-15 | 2017-03-07 | Asm International N.V. | Enhanced deposition of noble metals |
| US9129897B2 (en) | 2008-12-19 | 2015-09-08 | Asm International N.V. | Metal silicide, metal germanide, methods for making the same |
| US9379011B2 (en) | 2008-12-19 | 2016-06-28 | Asm International N.V. | Methods for depositing nickel films and for making nickel silicide and nickel germanide |
| US9634106B2 (en) | 2008-12-19 | 2017-04-25 | Asm International N.V. | Doped metal germanide and methods for making the same |
| US10553440B2 (en) | 2008-12-19 | 2020-02-04 | Asm International N.V. | Methods for depositing nickel films and for making nickel silicide and nickel germanide |
| US10043880B2 (en) | 2011-04-22 | 2018-08-07 | Asm International N.V. | Metal silicide, metal germanide, methods for making the same |
| US9607842B1 (en) | 2015-10-02 | 2017-03-28 | Asm Ip Holding B.V. | Methods of forming metal silicides |
| US10199234B2 (en) | 2015-10-02 | 2019-02-05 | Asm Ip Holding B.V. | Methods of forming metal silicides |
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