JP5030349B2

JP5030349B2 - 誘電体膜の作製方法

Info

Publication number: JP5030349B2
Application number: JP2001303360A
Authority: JP
Inventors: 径夫谷村; 勲木村; 紅コウ鄒; 道夫石川; 典明谷
Original assignee: Ulvac Inc
Current assignee: Ulvac Inc
Priority date: 2001-09-28
Filing date: 2001-09-28
Publication date: 2012-09-19
Anticipated expiration: 2021-09-28
Also published as: JP2003109952A

Description

【０００１】
【発明の属する技術分野】
本発明は、誘電体膜の作製方法に関し、特にＤＲＡＭ、システムＬＳＩ等の半導体メモリ素子、又は薄膜コンデンサ等に用いられるキャパシタ絶縁膜の作製方法に関する。
【０００２】
【従来の技術】
従来、半導体メモリ素子の微細化に伴い、高い誘電率を有するＢＳＴ膜や、ＰＺＴ膜等の強誘電体膜を該素子のキャパシタ絶縁膜として導入すること、及び薄膜コンデンサ用絶縁膜等において、大容量を確保する為にこのＢＳＴ膜等をキャパシタ絶縁膜として導入することが提案されている。このようなＢＳＴ膜等は、通常のＲＦマグネトロンスパッタ装置を用い、スパッタガスとしてＡｒ及びＯ_２のみを用いてスパッタ成膜することにより作製されていたが、未だ誘電特性に優れた誘電体膜（例えば、キャパシタ絶縁膜）は提供されていない。
【０００３】
【発明が解決しようとする課題】
上記のようにして得られた従来のＢＳＴ膜等には、薄膜化に伴って誘電率の低下や、リーク電流及び誘電損失の増加が観測されることから、このＢＳＴ膜等を半導体メモリ素子や薄膜コンデンサに利用することは困難であった。すなわち、通常のＲＦマグネトロンスパッタ装置を用い、スパッタガスとしてＡｒ及びＯ_２を用いて得られたＢＳＴ膜等においては、その膜厚が薄くなるにつれて、サイズ効果と呼ばれる、誘電率の減少並びにリーク電流及び誘電損失の増加が観測されることから、半導体メモリ素子や薄膜コンデンサにＢＳＴ膜等を直接導入し、利用することは困難であるという問題があった。従来のＢＳＴ膜等では、半導体メモリ素子や薄膜コンデンサにキャパシタ絶縁膜として適用するための要求特性である、高い誘電率、極めて低いリーク電流及び誘電損失に関する特性を満たすように構成することが困難であったからである。
【０００４】
本発明の課題は、上記従来技術の問題点を解決することにあり、ＢＳＴ膜、ＳＴＯ膜、ＰＺＴ膜等をスパッタ成膜により作製する際に、薄膜の場合にも高い誘電率が確保され、且つ、リーク電流及び誘電損失の増加が抑制された誘電体膜（例えば、キャパシタ絶縁膜）の作製方法を提供することにある。これらの高い誘電特性を有するＢＳＴ膜等は、前述の素子等の高速化、微細化に寄与し得る。
【０００５】
【課題を解決するための手段】
前述のように、スパッタガスとしてＡｒ及びＯ_２ガスのみを用いて作製したＢＳＴ膜等においては、キャパシタ膜として適用できる誘電率、リーク電流及び誘電損失に関する誘電特性を満たすことが困難であったことから、本発明者らは、優れた誘電特性を有する誘電体膜を提供するために、種々の研究・開発を鋭意行ってきた。その結果、ＲＦマグネトロンスパッタ装置を利用し、従来のスパッタガスの代わりに特定の混合ガスを用い、２層構造のＢＳＴ膜等を作製することにより、薄膜においても誘電特性が大幅に改善された誘電体膜を得ることに成功し、本発明を完成するに至った。
【０００７】
本発明は、誘電体膜の作製方法において、ＲＦマグネトロンスパッタ装置のチャンバ内に基板を配置し、ＢＳＴ[(Ｂａ，Ｓr)ＴｉＯ_３−ｘ]、ＳＴＯ[ＳｒＴｉＯ_３−ｙ］、又はＰＺＴ[Ｐｂ（Ｚｒ,Ｔｉ）Ｏ_３−ｚ]からなるターゲットを用い、前記チャンバ内にスパッタガスとしてＮｅ及びＯ_２を導入して、ＢＳＴ膜、ＳＴＯ膜、又はＰＺＴ膜の第１層をスパッタ成膜し、次いで、ｉｎ−ｓｉｔｕにて前記第１層の上に、前記第１層の成膜に用いたターゲットと同じターゲットを用い、スパッタガスとしてＡｒ及びＯ_２を導入して、ＢＳＴ膜、ＳＴＯ膜、又はＰＺＴ膜の第２層をスパッタ成膜して２層構造の誘電体膜を作製する。半導体メモリ素子、薄膜コンデンサ等に用いられる有用なキャパシタ絶縁膜も同様にして作製できる。
【０００８】
上記したように、ＢＳＴ膜等からなる誘電体膜（キャパシタ絶縁膜）を２層構造として作製することにより、所期の目的を達成することに成功したのである。そのために、第１層をスパッタ成膜する際に、従来のようなＡｒ及びＯ_２ガスを用いるのではなく、Ｎｅ及びＯ_２ガスを用いることによって、スパッタプロセスにより下部Ｐｔ電極にダメージを与えることなく、ＢＳＴ膜等を形成している。これは、第一に、Ａｒガスの代わりにＮｅガスを使用することにより、ＲＦマグネトロンスパッタ法においてスパッタ粒子の運動エネルギーを減少せしめることができたことに寄因するものである。第二に、Ｎｅ及びＯ_２ガスを使用してスパッタ成膜することにより、ＢＳＴ膜等が酸素欠陥に起因するｎ型半導性を有することにある。
【０００９】
【実施例】
以下、本発明を、実施例に基づき添付図面を参照して詳細に説明する。
図１に、本発明の一実施例により作製されたＢＳＴキャパシタ絶縁膜の概略構造の断面図を示す。本実施例では、シリコン熱酸化膜（ＳｉＯ_２膜）を形成したシリコン（Ｓｉ）基板上に公知のＲＦマグネトロンスパッタ装置を使用して成膜したキャパシタ絶縁膜について説明する。
【００１０】
図１に示したように、Ｓｉ基板１上にＳｉＯ_２膜２（膜厚：１０００Å）を形成し、その上に、順次、極めて良好な酸素バリア特性を有するＴｉＡｌＮ膜３（膜厚：５０Å）、下部Ｐｔ電極膜４（膜厚：１０００Å）、２層のＢＳＴ膜（第１層のＢＳＴ[(Ｂａ，Ｓr)ＴｉＯ_３−ｘ]膜５、及び第２層のＢＳＴ[(Ｂａ，Ｓr)ＴｉＯ_３−ｘ]膜６からなり、これらの膜厚の和は３００Åである。）、及び上部Ｐｔ電極膜７（膜厚：１０００Å）を公知の条件下でスパッタ法により形成し、ＢＳＴキャパシタ絶縁膜を作製した。
上記のＢＳＴ膜の第１層及びＢＳＴ膜の第２層について、そのスパッタ成膜条件を以下に示す。
【００１１】
上記のように下部Ｐｔ電極膜４の形成された被処理基板を基板ホルダー上に載置し、組成[(Ｂａ_０．５，Ｓr_０．５)ＴｉＯ_３−ｘ]からなるターゲットを用い、ＲＦ電力（１３．５６ＭＨｚ）を１４００Ｗ印加し、プロセスガスとしてＡｒ又はＮｅを１０ｓｃｃｍ、また、Ｏ_２を１０ｓｃｃｍ導入し、圧力０．１３Ｐａとし、該被処理基板の温度を４００℃とし、ＲＦマグネトロンスパッタリング法により２層のＢＳＴ膜を形成した。この場合、ＢＳＴ膜の第１層５はＮｅ及びＯ_２ガスを用い、また、ＢＳＴ膜の第２層６はＡｒ及びＯ_２ガスを用い、各々専用のプロセスチャンバ内でｉｎ‐ｓｉｔｕにてスパッタ成膜した。この第２層のＢＳＴ膜６上に上部Ｐｔ電極膜７を通常の方法で形成した。電気特性を測定する為の上部電極７はφ１ｍｍであり、別装置にて、メタルマスクを用いてスパッタ成膜により形成した。
【００１２】
上記のようにして形成された誘電体膜５、６の誘電特性を下部Ｐｔ電極４と上部Ｐｔ電極７との間で測定した、すなわち、誘電体膜の誘電率ｋ及び誘電損失ｔａｎδを図２に示したインピーダンスアナライザ８を使用して測定し、また、そのリーク電流を図３に示したピコアンペアメータ９を使用して測定したところ、図４、図５、図６に示す特性が得られた。この時の第１層の膜厚は３０Åであった。誘電率ｋについては、基板温度と誘電率ｋとの関係を、本実施例で得られた誘電体膜（スパッタガス：第１層−Ｎｅ及びＯ_２ガス、第２層−Ａｒ及びＯ_２ガス）と従来プロセスによる膜（スパッタガス：Ａｒ及びＯ_２ガスのみ）とを比較して示す（図４）。１Ｖバイアス時のリーク電流（Ａ／ｃｍ^２）については、基板温度４００℃で成膜した上記本実施例の誘電体膜と従来プロセスの誘電体膜とを比較して示す（図５）。また、誘電損失ｔａｎδについては、基板温度４００℃で成膜した上記本実施例の誘電体膜と従来プロセスの誘電体膜とを比較して示す（図６）。
【００１３】
図４〜６から明らかなように、第１層をＮｅ及びＯ_２ガスを使用してスパッタ成膜し、次いで、ｉｎ‐ｓｉｔｕにて第２層をＡｒ及びＯ_２ガスを使用してスパッタ成膜する本発明の成膜方法によれば、Ａｒ及びＯ_２ガスのみを用いて成膜していた従来プロセスと比較して、良好な電気特性を有する誘電体膜を作製することが可能となった。これは、下部Ｐｔ電極へのスパッタによるダメージを低減し、且つ、第１層において膜中に存するペロブスカイト結晶中酸素欠陥を第２層の成膜において補償したことに寄因するものである。
【００１４】
本実施例では、誘電体材料として（Ｂａ，Ｓｒ）ＴｉＯ_３−ｘ膜を用いたが、ＳｒＴｉＯ_３−ｘ、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３−ｘ等のチタン酸系酸化膜を用いた場合でも、上記と同様な電気特性が得られる。２層からなる誘電体膜の膜厚は、半導体メモリ素子や薄膜コンデンサが構造上許容され得る容量値を満足する厚さであれば足りるものであり、第１層及び第２層の膜厚の和は１００Å〜１０００Åとすることが製作上は好ましい。第１層の膜厚は、第２層の成膜時にその酸素欠陥が補償されることが可能な膜厚であれば、薄いものであっても、上記と同様の電気特性が得られる。
【００１５】
また、下部電極として、Ｐｔ以外にＲｕ、Ｉｒ、ＲｕＯ_２、ＩｒＯ_２、ＳｒＲｕＯ_３等のような通常誘電体膜に使用される材料を用いても、上記と同様な電気特性が得られる。その膜厚も、表面ラフネスが大きくなり、誘電体膜の電気特性に影響を与えることのない厚さであれば、上記１０００Åの厚さに制限されるものではない。さらに、バリア膜についても、ＴｉＡｌＮ膜に限らず、ＴｉＳｉＮ膜、ＴａＮ膜、又はＴｉＯ_２膜等の酸素バリア性を有する膜であれば、使用することができる。
【００１６】
【発明の効果】
本発明によれば、被処理基板上に形成される誘電体膜を第１層と第２層とに分けて成膜することにより、すなわち、第１層をＮｅ及びＯ_２ガスによってスパッタ成膜し、第２層をＡｒ及びＯ_２ガスによってスパッタ成膜することにより、高誘電率、低誘電損失（ｔａｎδ）及び低リーク電流の誘電体膜を基板及び下部電極等を損傷させない成膜温度で作製できる等の効果がある。
【図面の簡単な説明】
【図１】本発明の方法により得られた誘電体膜の膜構成を模式的に示す断面図。
【図２】誘電体膜の誘電率及び誘電損失（ｔａｎδ）の測定法を説明するために、膜構成を模式的に示す断面図。
【図３】誘電体膜のリーク電流の測定法を説明するために、膜構成を模式的に示す断面図。
【図４】本発明の方法及び従来プロセスにより得られた誘電体膜の誘電率ｋと基板温度との関係について、両者を比較して示すグラフ。
【図５】本発明の方法及び従来プロセスにより得られた誘電体膜のリーク電流について、両者を比較して示すグラフ。
【図６】本発明の方法及び従来プロセスにより得られた誘電体膜のｔａｎδについて、両者を比較して示すグラフ。
【符号の説明】
１シリコン基板２シリコン熱酸化膜
３ＴｉＡｌＮ膜４下部Ｐｔ電極膜
５第１層のＢＳＴ膜６第２層のＢＳＴ膜
７上部Ｐｔ電極膜８インピーダンスアナライザ
９ピコアンペアメータ

Claims

誘電体膜の作製方法において、
ＲＦマグネトロンスパッタ装置のチャンバ内に基板を配置し、ＢＳＴ、ＳＴＯ、又はＰＺＴからなるターゲットを用い、前記チャンバ内にスパッタガスとしてＮｅ及びＯ_２を導入して、ＢＳＴ膜、ＳＴＯ膜、又はＰＺＴ膜の第１層をスパッタ成膜し、次いで、ｉｎ−ｓｉｔｕにて前記第１層の上に、前記第１層の成膜に用いたターゲットと同じターゲットを用い、スパッタガスとしてＡｒ及びＯ_２を導入して、ＢＳＴ膜、ＳＴＯ膜、又はＰＺＴ膜の第２層をスパッタ成膜して２層構造の誘電体膜を作製することを特徴とする誘電体膜の作製方法。
前記誘電体膜が、半導体メモリ素子、薄膜コンデンサに用いられるキャパシタ絶縁膜であることを特徴とする請求項１記載の誘電体膜の作製方法。