JPH10335614A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10335614A JPH10335614A JP9142280A JP14228097A JPH10335614A JP H10335614 A JPH10335614 A JP H10335614A JP 9142280 A JP9142280 A JP 9142280A JP 14228097 A JP14228097 A JP 14228097A JP H10335614 A JPH10335614 A JP H10335614A
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- contactor
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- gate
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】高速化に適した面積の小さな半導体装置を提供
する。 【解決手段】トランジスタ２１に備えられ、２つに分割
されて平行に配置されたゲート配線２２，２３に対して
ソースコンタクタ２８，２９及びドレインコンタクタ２
７がゲート配線２２，２３に沿ってソースコンタクタ２
８，ドレインコンタクタ２７，ソースコンタクタ２９の
順番で配列される。各コンタクタ２７〜２９に接続され
るソース配線３２，３３及びドレイン配線３１はゲート
配線２２，２３よりも上層であって直交する方向に沿っ
て形成され、その配線の形成方向においてソースコンタ
クタ２８，２９がドレインコンタクタ２７に近づけて配
置される。そして、各ゲート配線２２，２３がそれぞれ
該ゲート配線２２，２３の両側に形成されたコンタクタ
２８，２７間２７，２９間で２回折り曲げられてドレイ
ンコンタクタ２７を囲むよう配置される。
する。 【解決手段】トランジスタ２１に備えられ、２つに分割
されて平行に配置されたゲート配線２２，２３に対して
ソースコンタクタ２８，２９及びドレインコンタクタ２
７がゲート配線２２，２３に沿ってソースコンタクタ２
８，ドレインコンタクタ２７，ソースコンタクタ２９の
順番で配列される。各コンタクタ２７〜２９に接続され
るソース配線３２，３３及びドレイン配線３１はゲート
配線２２，２３よりも上層であって直交する方向に沿っ
て形成され、その配線の形成方向においてソースコンタ
クタ２８，２９がドレインコンタクタ２７に近づけて配
置される。そして、各ゲート配線２２，２３がそれぞれ
該ゲート配線２２，２３の両側に形成されたコンタクタ
２８，２７間２７，２９間で２回折り曲げられてドレイ
ンコンタクタ２７を囲むよう配置される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
詳しくは半導体装置のチップ上に形成されるＭＯＳ型ト
ランジスタ（ＭＯＳ−ＦＥＴ）のレイアウトに関する。
詳しくは半導体装置のチップ上に形成されるＭＯＳ型ト
ランジスタ（ＭＯＳ−ＦＥＴ）のレイアウトに関する。
【０００２】近年の半導体集積回路装置においては、高
集積化及び高速化が進められ、半導体装置のチップ上に
形成されるトランジスタ数も多くなっている。多くのト
ランジスタは、半導体装置のチップ面積を増大させてコ
ストアップとなることから、面積の小さなＭＯＳ−ＦＥ
Ｔが要求されている。
集積化及び高速化が進められ、半導体装置のチップ上に
形成されるトランジスタ数も多くなっている。多くのト
ランジスタは、半導体装置のチップ面積を増大させてコ
ストアップとなることから、面積の小さなＭＯＳ−ＦＥ
Ｔが要求されている。
【０００３】
【従来の技術】図８は、従来の半導体集積回路装置のチ
ップ上に形成されるトランジスタ１１のレイアウト図で
ある。トランジスタ１１は、２つのゲート配線１２を備
える。両ゲート配線１２に挟まれた領域がトランジスタ
１１のドレイン１３となり、両ゲート配線１２に対して
ドレイン１３の反対側の領域がそれぞれソース１４とな
る。ドレイン１３は、コンタクタ１５を介してゲート配
線１２と平行に形成されたドレイン配線１６と接続され
ている。また、両ソース１４は、それぞれコンタクタ１
７を介して同じくゲート配線１２と平行に形成されたソ
ース配線１８とそれぞれ接続されている。
ップ上に形成されるトランジスタ１１のレイアウト図で
ある。トランジスタ１１は、２つのゲート配線１２を備
える。両ゲート配線１２に挟まれた領域がトランジスタ
１１のドレイン１３となり、両ゲート配線１２に対して
ドレイン１３の反対側の領域がそれぞれソース１４とな
る。ドレイン１３は、コンタクタ１５を介してゲート配
線１２と平行に形成されたドレイン配線１６と接続され
ている。また、両ソース１４は、それぞれコンタクタ１
７を介して同じくゲート配線１２と平行に形成されたソ
ース配線１８とそれぞれ接続されている。
【０００４】さて、図８に示すトランジスタ１１は、例
えば２つのゲート配線１２及びに２つのソース配線１８
対して共通な信号が供給されて使用される。そして、ト
ランジスタ１１は、ドレイン１３に接続されるコンタク
タ１５を挟んでゲート配線１２を配置することにより、
ドレイン１３の接合面積を小さくしてドレイン容量を少
なくし、負荷容量の低減を図る上で有効である。また、
トランジスタ１１の分割して配置された２つのゲート配
線１２は、ゲート配線長を長くして実効ゲート幅を大き
くし、トランジスタ１１のオン抵抗の低減を図る上で有
効である。
えば２つのゲート配線１２及びに２つのソース配線１８
対して共通な信号が供給されて使用される。そして、ト
ランジスタ１１は、ドレイン１３に接続されるコンタク
タ１５を挟んでゲート配線１２を配置することにより、
ドレイン１３の接合面積を小さくしてドレイン容量を少
なくし、負荷容量の低減を図る上で有効である。また、
トランジスタ１１の分割して配置された２つのゲート配
線１２は、ゲート配線長を長くして実効ゲート幅を大き
くし、トランジスタ１１のオン抵抗の低減を図る上で有
効である。
【０００５】
【発明が解決しようとする課題】ところで、半導体集積
回路装置は、益々高集積化及び高速化が進められ、高速
に動作するトランジスタが要求されている。そのため、
トランジスタ１１は、例えば、サイズを大きくして実効
ゲート幅を大きくすることにより、オン抵抗を小さくし
て高速化が図られる。しかしながら、トランジスタ１１
のサイズを大きくすると、両ゲート配線１２に挟まれた
ドレイン１３の接合面積が大きくなってトランジスタ１
１自身の容量成分（ドレイン容量）が大きくなるため、
オン抵抗を小さくした効果を十分に生かせないという問
題がある。また、半導体集積回路装置が高集積化される
と、チップ上に搭載されるトランジスタ数が多くなって
チップ面積が増大するため、装置のコスト上昇を招くと
いう問題がある。
回路装置は、益々高集積化及び高速化が進められ、高速
に動作するトランジスタが要求されている。そのため、
トランジスタ１１は、例えば、サイズを大きくして実効
ゲート幅を大きくすることにより、オン抵抗を小さくし
て高速化が図られる。しかしながら、トランジスタ１１
のサイズを大きくすると、両ゲート配線１２に挟まれた
ドレイン１３の接合面積が大きくなってトランジスタ１
１自身の容量成分（ドレイン容量）が大きくなるため、
オン抵抗を小さくした効果を十分に生かせないという問
題がある。また、半導体集積回路装置が高集積化される
と、チップ上に搭載されるトランジスタ数が多くなって
チップ面積が増大するため、装置のコスト上昇を招くと
いう問題がある。
【０００６】本発明は上記問題点を解決するためになさ
れたものであって、その目的は高速化に適した面積の小
さな半導体装置を提供することにある。
れたものであって、その目的は高速化に適した面積の小
さな半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明は上記目的を達成
するため、請求項１に記載の発明は、２つに分割された
ゲート配線を備え、平行に配置されたゲート配線に挟ま
れた領域をドレインとし、前記ゲート配線に対してドレ
インの反対側の領域をソースとし、前記ソース，ドレイ
ンに信号を供給するためのソースコンタクタ，ドレイン
コンタクタをそれぞれ形成してなる半導体装置におい
て、前記コンタクタを前記ゲート配線に沿ってソースコ
ンタクタ，ドレインコンタクタ，ソースコンタクタの順
番で配列し、前記ゲート配線よりも上層に形成され、前
記各コンタクタにそれぞれ接続されてソース，ドレイン
に信号を供給するソース配線，ドレイン配線を前記ゲー
ト配線と直交する方向に沿って形成してその配線の形成
方向において前記ソースコンタクタをドレインコンタク
タに近づけて配置し、前記各ゲート配線をそれぞれ該ゲ
ート配線の両側に形成されたコンタクタ間で２回折り曲
げて前記ドレインコンタクタを囲むよう配置した。
するため、請求項１に記載の発明は、２つに分割された
ゲート配線を備え、平行に配置されたゲート配線に挟ま
れた領域をドレインとし、前記ゲート配線に対してドレ
インの反対側の領域をソースとし、前記ソース，ドレイ
ンに信号を供給するためのソースコンタクタ，ドレイン
コンタクタをそれぞれ形成してなる半導体装置におい
て、前記コンタクタを前記ゲート配線に沿ってソースコ
ンタクタ，ドレインコンタクタ，ソースコンタクタの順
番で配列し、前記ゲート配線よりも上層に形成され、前
記各コンタクタにそれぞれ接続されてソース，ドレイン
に信号を供給するソース配線，ドレイン配線を前記ゲー
ト配線と直交する方向に沿って形成してその配線の形成
方向において前記ソースコンタクタをドレインコンタク
タに近づけて配置し、前記各ゲート配線をそれぞれ該ゲ
ート配線の両側に形成されたコンタクタ間で２回折り曲
げて前記ドレインコンタクタを囲むよう配置した。
【０００８】請求項２に記載の発明は、２つに分割され
たゲート配線を備え、平行に配置されたゲート配線に挟
まれた領域をドレインとし、前記ゲート配線に対してド
レインの反対側の領域をソースとし、前記ソース，ドレ
インに信号を供給するためのソースコンタクタ，ドレイ
ンコンタクタをそれぞれ形成してなる半導体装置におい
て、前記コンタクタを前記ゲート配線に沿ってソースコ
ンタクタ，ドレインコンタクタ，ソースコンタクタの順
番で配列し、前記ゲート配線よりも上層に形成され、前
記ソースに信号を供給するソース配線と、前記ドレイン
に信号を供給するドレイン配線を前記ゲート配線に沿っ
て形成し、前記ソース配線，ドレイン配線と前記各コン
タクタを接続する配線を前記ゲート配線と直交して形成
し、その接続配線の形成方向において前記ソースコンタ
クタをドレインコンタクタに近づけて配置し、前記各ゲ
ート配線をそれぞれ該ゲート配線の両側に形成されたコ
ンタクタ間で２回折り曲げて前記ドレインコンタクタを
囲むよう配置した。
たゲート配線を備え、平行に配置されたゲート配線に挟
まれた領域をドレインとし、前記ゲート配線に対してド
レインの反対側の領域をソースとし、前記ソース，ドレ
インに信号を供給するためのソースコンタクタ，ドレイ
ンコンタクタをそれぞれ形成してなる半導体装置におい
て、前記コンタクタを前記ゲート配線に沿ってソースコ
ンタクタ，ドレインコンタクタ，ソースコンタクタの順
番で配列し、前記ゲート配線よりも上層に形成され、前
記ソースに信号を供給するソース配線と、前記ドレイン
に信号を供給するドレイン配線を前記ゲート配線に沿っ
て形成し、前記ソース配線，ドレイン配線と前記各コン
タクタを接続する配線を前記ゲート配線と直交して形成
し、その接続配線の形成方向において前記ソースコンタ
クタをドレインコンタクタに近づけて配置し、前記各ゲ
ート配線をそれぞれ該ゲート配線の両側に形成されたコ
ンタクタ間で２回折り曲げて前記ドレインコンタクタを
囲むよう配置した。
【０００９】請求項３に記載の発明は、請求項１又は２
に記載の半導体装置において、前記各コンタクタを複数
設けると共に、該複数のソースコンタクタ及びドレイン
コンタクタを、前記ゲート配線に沿って交互に配置し
た。
に記載の半導体装置において、前記各コンタクタを複数
設けると共に、該複数のソースコンタクタ及びドレイン
コンタクタを、前記ゲート配線に沿って交互に配置し
た。
【００１０】請求項４に記載の発明は、請求項１又は２
に記載の半導体装置において、前記各コンタクタを複数
設けると共に、該複数のソースコンタクタ及びドレイン
コンタクタを、前記ゲート配線に沿ってソースコンタク
タ−ドレインコンタクタ−ソースコンタクタの組を繰り
返し配置した。
に記載の半導体装置において、前記各コンタクタを複数
設けると共に、該複数のソースコンタクタ及びドレイン
コンタクタを、前記ゲート配線に沿ってソースコンタク
タ−ドレインコンタクタ−ソースコンタクタの組を繰り
返し配置した。
【００１１】請求項５に記載の発明は、請求項１乃至４
のうちのいずれか１項に記載の半導体装置よりなるトラ
ンジスタを、前記コンタクタに接続される配線の形成方
向に沿って同一領域内に複数形成した。
のうちのいずれか１項に記載の半導体装置よりなるトラ
ンジスタを、前記コンタクタに接続される配線の形成方
向に沿って同一領域内に複数形成した。
【００１２】請求項６に記載の発明は、２つに分割され
平行に配置されたゲート配線を備え、前記各ゲートによ
り分割された領域の一方の領域をソースとし、他方の領
域をドレインとし、前記ドレイン，ソースに信号を供給
するためのドレインコンタクタ，ソースコンタクタをそ
れぞれ形成し、前記コンタクタを前記ゲート配線に沿っ
て交互に配列し、前記ゲート配線よりも上層に形成さ
れ、前記各コンタクタにそれぞれ接続されてドレイン，
ソースに信号を供給する配線を前記ゲート配線と直交す
る方向に沿って形成してその配線の形成方向において前
記ドレインコンタクタをソースコンタクタに近づけて配
置し、前記各ゲート配線をそれぞれ該ゲート配線の両側
に形成されたコンタクタ間で２回折り曲げて前記ソース
コンタクタを囲むよう配置してなるトランジスタを、前
記コンタクタに接続された配線の形成方向に沿って複数
隣接して形成した。
平行に配置されたゲート配線を備え、前記各ゲートによ
り分割された領域の一方の領域をソースとし、他方の領
域をドレインとし、前記ドレイン，ソースに信号を供給
するためのドレインコンタクタ，ソースコンタクタをそ
れぞれ形成し、前記コンタクタを前記ゲート配線に沿っ
て交互に配列し、前記ゲート配線よりも上層に形成さ
れ、前記各コンタクタにそれぞれ接続されてドレイン，
ソースに信号を供給する配線を前記ゲート配線と直交す
る方向に沿って形成してその配線の形成方向において前
記ドレインコンタクタをソースコンタクタに近づけて配
置し、前記各ゲート配線をそれぞれ該ゲート配線の両側
に形成されたコンタクタ間で２回折り曲げて前記ソース
コンタクタを囲むよう配置してなるトランジスタを、前
記コンタクタに接続された配線の形成方向に沿って複数
隣接して形成した。
【００１３】（作用）従って、請求項１に記載の発明に
よれば、２つに分割されて平行に配置されたゲート配線
に対してソースコンタクタ及びドレインコンタクタがゲ
ート配線に沿ってソースコンタクタ，ドレインコンタク
タ，ソースコンタクタの順番で配列される。各コンタク
タに接続されるソース配線及びドレイン配線はゲート配
線よりも上層であって直交する方向に沿って形成され、
その配線の形成方向においてソースコンタクタがドレイ
ンコンタクタに近づけて配置される。そして、各ゲート
配線がそれぞれ該ゲート配線の両側に形成されたコンタ
クタ間で２回折り曲げられてドレインコンタクタを囲む
よう配置される。従って、ドレイン容量が小さく実効ゲ
ート幅が大きくなってオン抵抗の小さくなり、面積の小
さい半導体装置が形成される。
よれば、２つに分割されて平行に配置されたゲート配線
に対してソースコンタクタ及びドレインコンタクタがゲ
ート配線に沿ってソースコンタクタ，ドレインコンタク
タ，ソースコンタクタの順番で配列される。各コンタク
タに接続されるソース配線及びドレイン配線はゲート配
線よりも上層であって直交する方向に沿って形成され、
その配線の形成方向においてソースコンタクタがドレイ
ンコンタクタに近づけて配置される。そして、各ゲート
配線がそれぞれ該ゲート配線の両側に形成されたコンタ
クタ間で２回折り曲げられてドレインコンタクタを囲む
よう配置される。従って、ドレイン容量が小さく実効ゲ
ート幅が大きくなってオン抵抗の小さくなり、面積の小
さい半導体装置が形成される。
【００１４】請求項２に記載の発明によれば、２つに分
割されて平行に配置されたゲート配線に対してソースコ
ンタクタ及びドレインコンタクタがゲート配線に沿って
ソースコンタクタ，ドレインコンタクタ，ソースコンタ
クタの順番で配列される。各コンタクタに接続されるソ
ース配線及びドレイン配線はゲート配線よりも上層であ
ってゲート配線に沿って形成されるとともに、ソース配
線、ゲート配線とコンタクトを接続する配線がゲート配
線と直行して形成される。その接続配線の形成方向にお
いてソースコンタクタがドレインコンタクタに近づけて
配置される。そして、各ゲート配線がそれぞれ該ゲート
配線の両側に形成されたコンタクタ間で２回折り曲げら
れてドレインコンタクタを囲むよう配置される。従っ
て、ドレイン容量が小さく実効ゲート幅が大きくなって
オン抵抗の小さくなり、面積の小さい半導体装置が形成
される。
割されて平行に配置されたゲート配線に対してソースコ
ンタクタ及びドレインコンタクタがゲート配線に沿って
ソースコンタクタ，ドレインコンタクタ，ソースコンタ
クタの順番で配列される。各コンタクタに接続されるソ
ース配線及びドレイン配線はゲート配線よりも上層であ
ってゲート配線に沿って形成されるとともに、ソース配
線、ゲート配線とコンタクトを接続する配線がゲート配
線と直行して形成される。その接続配線の形成方向にお
いてソースコンタクタがドレインコンタクタに近づけて
配置される。そして、各ゲート配線がそれぞれ該ゲート
配線の両側に形成されたコンタクタ間で２回折り曲げら
れてドレインコンタクタを囲むよう配置される。従っ
て、ドレイン容量が小さく実効ゲート幅が大きくなって
オン抵抗の小さくなり、面積の小さい半導体装置が形成
される。
【００１５】請求項３に記載の発明によれば、複数のソ
ースコンタクタ及びドレインコンタクタがゲート配線に
沿って交互に配置されて構成される複数のトランジスの
実効チャネル幅が大きくなりオン対抗が小さくなる。
ースコンタクタ及びドレインコンタクタがゲート配線に
沿って交互に配置されて構成される複数のトランジスの
実効チャネル幅が大きくなりオン対抗が小さくなる。
【００１６】請求項４に記載の発明によれば、複数のソ
ースコンタクタ及びドレインコンタクタがゲート配線に
沿ってソースコンタクタ−ドレインコンタクタ−ソース
コンタクタの組を繰り返し配置されて構成される複数の
トランジスタの実効チャネル幅が大きくなってオン抵抗
が小さくなる。
ースコンタクタ及びドレインコンタクタがゲート配線に
沿ってソースコンタクタ−ドレインコンタクタ−ソース
コンタクタの組を繰り返し配置されて構成される複数の
トランジスタの実効チャネル幅が大きくなってオン抵抗
が小さくなる。
【００１７】請求項５に記載の発明によれば、請求項１
乃至４のうちのいずれか１項に記載の半導体装置よりな
るトランジスタがコンタクトに接続される配線の形成方
向に沿って同一領域内に複数備えられ、面積の半導体装
置が形成される。
乃至４のうちのいずれか１項に記載の半導体装置よりな
るトランジスタがコンタクトに接続される配線の形成方
向に沿って同一領域内に複数備えられ、面積の半導体装
置が形成される。
【００１８】請求項６に記載の半導体装置によれば、２
つに分割され平行に配置されたゲート配線によって分割
された領域の一方の領域がソース、他方の領域がゲート
とされる。ソース・ゲートには信号を供給するためのソ
ースコンタクタ・ドレインコンタクタがそれぞれ形成さ
れる。それらコンタクタはゲート配線に沿って交互に配
列される。また、ゲート配線よりも上層には、各コンタ
クタに接続されて信号を供給する配線がゲート配線と直
行する方向に沿って形成される。そして、その接続配線
の形成方向においてドレインコンタクタがソースコンタ
クタに近づけて配置される。更に、ゲート配線は、ゲー
ト配線の両側に形成されたコンタクト間で２回折り曲げ
られ、ソースコンタクトを囲むように配置してトランジ
スタが形成される。そのトランジスタをコンタクタに接
続された配線の形成方向に沿って複数隣接して形成さ
れ、ドレイン，ソースが共通化されて面積の小さな半導
体装置が形成される。
つに分割され平行に配置されたゲート配線によって分割
された領域の一方の領域がソース、他方の領域がゲート
とされる。ソース・ゲートには信号を供給するためのソ
ースコンタクタ・ドレインコンタクタがそれぞれ形成さ
れる。それらコンタクタはゲート配線に沿って交互に配
列される。また、ゲート配線よりも上層には、各コンタ
クタに接続されて信号を供給する配線がゲート配線と直
行する方向に沿って形成される。そして、その接続配線
の形成方向においてドレインコンタクタがソースコンタ
クタに近づけて配置される。更に、ゲート配線は、ゲー
ト配線の両側に形成されたコンタクト間で２回折り曲げ
られ、ソースコンタクトを囲むように配置してトランジ
スタが形成される。そのトランジスタをコンタクタに接
続された配線の形成方向に沿って複数隣接して形成さ
れ、ドレイン，ソースが共通化されて面積の小さな半導
体装置が形成される。
【００１９】
【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図１〜図３に従って説明する。図１に示すよう
に、ＭＯＳ型トランジスタ（ＭＯＳ−ＦＥＴ、以下、単
にトランジスタという）２１は、分割された２つのゲー
ト配線２２，２３を備える。ゲート配線２２，２３は、
略長方形状の領域に対して長手方向（図１において上下
方向）に沿って形成されている。
の形態を図１〜図３に従って説明する。図１に示すよう
に、ＭＯＳ型トランジスタ（ＭＯＳ−ＦＥＴ、以下、単
にトランジスタという）２１は、分割された２つのゲー
ト配線２２，２３を備える。ゲート配線２２，２３は、
略長方形状の領域に対して長手方向（図１において上下
方向）に沿って形成されている。
【００２０】トランジスタ２１は、両ゲート配線２２，
２３に挟まれた領域をドレイン２４とし、ゲート配線２
２，２３に対してドレイン２４と反対側の領域とソース
２５，２６としている。ドレイン２４、ソース２５，２
６には、それぞれドレインコンタクタ２７、ソースコン
タクタ２８，２９が形成されている。
２３に挟まれた領域をドレイン２４とし、ゲート配線２
２，２３に対してドレイン２４と反対側の領域とソース
２５，２６としている。ドレイン２４、ソース２５，２
６には、それぞれドレインコンタクタ２７、ソースコン
タクタ２８，２９が形成されている。
【００２１】また、トランジスタ２１は、ドレイン配線
３１、ソース配線３２，３３を備える。ドレイン・ソー
ス配線３１〜３３は、互いに平行に形成されると共に、
ゲート配線２２，２３と直交する方向（図１において左
右方向）に沿って延びるように形成されている。従っ
て、ドレイン・ソース配線３１〜３３は、前記ゲート配
線２２，２３よりも上層に形成されている。
３１、ソース配線３２，３３を備える。ドレイン・ソー
ス配線３１〜３３は、互いに平行に形成されると共に、
ゲート配線２２，２３と直交する方向（図１において左
右方向）に沿って延びるように形成されている。従っ
て、ドレイン・ソース配線３１〜３３は、前記ゲート配
線２２，２３よりも上層に形成されている。
【００２２】前記ドレイン２４は、ドレインコンタクタ
２７を介してドレイン配線３１に接続される。前記ソー
ス２５，２６は、それぞれソースコンタクタ２８，２９
を介してソース配線３２，３３に接続される。
２７を介してドレイン配線３１に接続される。前記ソー
ス２５，２６は、それぞれソースコンタクタ２８，２９
を介してソース配線３２，３３に接続される。
【００２３】前記各コンタクタ２７〜２９は、ゲート配
線２２，２３に沿って、ソースコンタクタ２８、ドレイ
ンコンタクタ２７、ソースコンタクタ２９の順番に配列
されている。ドレインコンタクタ２７は、トランジスタ
２１の略中央に形成され、ソースコンタクタ２８，２９
は、ドレインコンタクタ２７を挟んでトランジスタ２１
の略対角線上に形成されている。
線２２，２３に沿って、ソースコンタクタ２８、ドレイ
ンコンタクタ２７、ソースコンタクタ２９の順番に配列
されている。ドレインコンタクタ２７は、トランジスタ
２１の略中央に形成され、ソースコンタクタ２８，２９
は、ドレインコンタクタ２７を挟んでトランジスタ２１
の略対角線上に形成されている。
【００２４】そして、ソースコンタクタ２８，２９は、
ドレイン・ソース配線３１〜３３が左右方向に沿って形
成されているため、図８に示す従来のトランジスタ１１
に比べて中央より、即ち、ドレイン・ソース配線３１〜
３３の形成方向においてドレインコンタクタ２７に近づ
けて配置されている。従って、本実施形態のトランジス
タ２１の左右方向の幅は、従来のトランジスタ１１に比
べて狭い。
ドレイン・ソース配線３１〜３３が左右方向に沿って形
成されているため、図８に示す従来のトランジスタ１１
に比べて中央より、即ち、ドレイン・ソース配線３１〜
３３の形成方向においてドレインコンタクタ２７に近づ
けて配置されている。従って、本実施形態のトランジス
タ２１の左右方向の幅は、従来のトランジスタ１１に比
べて狭い。
【００２５】ゲート配線２２，２３は、ドレインコンタ
クタ２７を挟んで配置されている。両ゲート配線２２，
２３は、それぞれ各ゲート配線を挟むコンタクタ２８，
２７とコンタクタ２７，２９間でそれぞれ２回折り曲げ
たクランク状に形成され、ドレインコンタクタ２７を囲
むように配置されているとともに、両ゲート配線に挟ま
れた領域であるドレイン２４の面積が最小となるように
配置されている。
クタ２７を挟んで配置されている。両ゲート配線２２，
２３は、それぞれ各ゲート配線を挟むコンタクタ２８，
２７とコンタクタ２７，２９間でそれぞれ２回折り曲げ
たクランク状に形成され、ドレインコンタクタ２７を囲
むように配置されているとともに、両ゲート配線に挟ま
れた領域であるドレイン２４の面積が最小となるように
配置されている。
【００２６】両ゲート配線２２，２３のうちの一方のゲ
ート配線２２は、ドレインコンタクタ２７より上側で他
方のゲート配線２３に向かって直角に折り曲げて形成さ
れている。更に、一方のゲート配線２２は、ドレインコ
ンタクタ２７の上方で上下方向に延びる他方のゲート配
線２３に沿うように直角に折り曲げて形成されている。
ート配線２２は、ドレインコンタクタ２７より上側で他
方のゲート配線２３に向かって直角に折り曲げて形成さ
れている。更に、一方のゲート配線２２は、ドレインコ
ンタクタ２７の上方で上下方向に延びる他方のゲート配
線２３に沿うように直角に折り曲げて形成されている。
【００２７】また、他方のゲート配線２３は、ドレイン
コンタクタ２７より下側で一方のゲート配線２２に向か
って直角に折り曲げて形成されている。更に、他方のゲ
ート配線２３は、ドレインコンタクタ２７の下方で上下
方向に延びる一方のゲート配線２２に沿うように直角に
折り曲げ形成されている。
コンタクタ２７より下側で一方のゲート配線２２に向か
って直角に折り曲げて形成されている。更に、他方のゲ
ート配線２３は、ドレインコンタクタ２７の下方で上下
方向に延びる一方のゲート配線２２に沿うように直角に
折り曲げ形成されている。
【００２８】即ち、それぞれ２回ずつ直角に折り曲げて
形成された２つのゲート配線２２，２３は、ドレインコ
ンタクタ２７を囲むように配置されている。そして、両
ゲート配線２２，２３の間隔、両ゲート配線２２，２３
とドレインコンタクタ２７との間隔は、それぞれ予め設
定されたデザインルールを満足する最小間隔に設定され
ている。従って、両ゲート配線２２，２３により挟まれ
た領域であるドレイン２４の接合面積は最小となり、ド
レイン容量は従来のトランジスタ１１に比べて少ない。
形成された２つのゲート配線２２，２３は、ドレインコ
ンタクタ２７を囲むように配置されている。そして、両
ゲート配線２２，２３の間隔、両ゲート配線２２，２３
とドレインコンタクタ２７との間隔は、それぞれ予め設
定されたデザインルールを満足する最小間隔に設定され
ている。従って、両ゲート配線２２，２３により挟まれ
た領域であるドレイン２４の接合面積は最小となり、ド
レイン容量は従来のトランジスタ１１に比べて少ない。
【００２９】また、両ゲート配線２２，２３は、それぞ
れ２回折り曲げて形成されているので、両ゲート配線２
２，２３による実効ゲート幅は、トランジスタ２１の図
１における上下方向の長さよりもそれぞれ長くなる。従
って、本実施形態のトランジスタ２１を図６に示す従来
のトランジスタ１１と上下方向に同じ長さに形成した場
合、両ゲート配線２２，２３による実効ゲート長は従来
のトランジスタ１１に比べて長い。逆に言えば、実効ゲ
ート長を同じにした場合、本実施形態のトランジスタ２
１は従来のトランジスタ１１に比べて上下方向に小さ
い。
れ２回折り曲げて形成されているので、両ゲート配線２
２，２３による実効ゲート幅は、トランジスタ２１の図
１における上下方向の長さよりもそれぞれ長くなる。従
って、本実施形態のトランジスタ２１を図６に示す従来
のトランジスタ１１と上下方向に同じ長さに形成した場
合、両ゲート配線２２，２３による実効ゲート長は従来
のトランジスタ１１に比べて長い。逆に言えば、実効ゲ
ート長を同じにした場合、本実施形態のトランジスタ２
１は従来のトランジスタ１１に比べて上下方向に小さ
い。
【００３０】即ち、トランジスタ２１は、ドレイン・ソ
ース配線３１〜３３をゲート配線２２，２３と直交して
形成することにより、ソースコンタクタ２８，２９を配
線３１〜３３の形成方向においてドレインコンタクタ２
７に近づけて配置でき、占有面積が小さくなる。また、
２回折り曲げたゲート配線２２，２３をドレインコンタ
クタ２７を囲むように配置することにより、ドレイン２
４の接合面積が小さくなってドレイン容量が低減する。
更にゲート配線２２，２３を２回折り曲げて形成するこ
とにより、ゲート配線２２，２３が長くなって実効チャ
ネル幅が大きくなり、トランジスタ２１のオン抵抗が低
くなる。
ース配線３１〜３３をゲート配線２２，２３と直交して
形成することにより、ソースコンタクタ２８，２９を配
線３１〜３３の形成方向においてドレインコンタクタ２
７に近づけて配置でき、占有面積が小さくなる。また、
２回折り曲げたゲート配線２２，２３をドレインコンタ
クタ２７を囲むように配置することにより、ドレイン２
４の接合面積が小さくなってドレイン容量が低減する。
更にゲート配線２２，２３を２回折り曲げて形成するこ
とにより、ゲート配線２２，２３が長くなって実効チャ
ネル幅が大きくなり、トランジスタ２１のオン抵抗が低
くなる。
【００３１】ところで、図６に示す従来のトランジスタ
１１において、ゲート配線１２をそれぞれ４回折り曲げ
て、ドレインコンタクタ１５の上方及び下方にて分割し
たゲート配線１２の間隔を狭くしてドレイン面積を小さ
くしたレイアウトが考えられる。この場合にも、トラン
ジスタの占有面積及びドレイン面積を小さくすることが
できると共に、ゲート配線１２が長くなって実効チャネ
ル幅が大きくなる。
１１において、ゲート配線１２をそれぞれ４回折り曲げ
て、ドレインコンタクタ１５の上方及び下方にて分割し
たゲート配線１２の間隔を狭くしてドレイン面積を小さ
くしたレイアウトが考えられる。この場合にも、トラン
ジスタの占有面積及びドレイン面積を小さくすることが
できると共に、ゲート配線１２が長くなって実効チャネ
ル幅が大きくなる。
【００３２】しかしながら、折り曲げられたゲート配線
１２は、角の部分がゲート（チャネル）として作用しな
いので、本実施形態に比べてゲート配線２２，２３の長
さに対して実効チャネル幅はそれほど大きくならない。
そのため、４回折り曲げたゲート配線１２と、本実施形
態の２回折り曲げたゲート配線２２，２３を同じ長さに
形成した場合、本実施形態の方が実効チャネル幅が大き
くなってオン抵抗が低くなり、高速化に適している。
１２は、角の部分がゲート（チャネル）として作用しな
いので、本実施形態に比べてゲート配線２２，２３の長
さに対して実効チャネル幅はそれほど大きくならない。
そのため、４回折り曲げたゲート配線１２と、本実施形
態の２回折り曲げたゲート配線２２，２３を同じ長さに
形成した場合、本実施形態の方が実効チャネル幅が大き
くなってオン抵抗が低くなり、高速化に適している。
【００３３】例えば、図１に示されるレイアウトのトラ
ンジスタ２１は、ソース２５，２６及びドレイン２４を
Ｎ型拡散領域（アンチモン等を拡散させた領域）とする
ことにより、図２（ａ）に示すようにドレインＤが接続
された２つのＮチャネルＭＯＳトランジスタＴＮ１，Ｔ
Ｎ２と等価となる。従って、両トランジスタＴＮ１，Ｔ
Ｎ２のゲートＧ及びソースＳをそれぞれ接続する、即
ち、図１においてゲート配線２２，２３を互いに接続す
ると共にソース配線３２，３３を互いに接続することに
より、両トランジスタＴＮ１，ＴＮ２を並列接続してト
ランジスタ２１を構成する。
ンジスタ２１は、ソース２５，２６及びドレイン２４を
Ｎ型拡散領域（アンチモン等を拡散させた領域）とする
ことにより、図２（ａ）に示すようにドレインＤが接続
された２つのＮチャネルＭＯＳトランジスタＴＮ１，Ｔ
Ｎ２と等価となる。従って、両トランジスタＴＮ１，Ｔ
Ｎ２のゲートＧ及びソースＳをそれぞれ接続する、即
ち、図１においてゲート配線２２，２３を互いに接続す
ると共にソース配線３２，３３を互いに接続することに
より、両トランジスタＴＮ１，ＴＮ２を並列接続してト
ランジスタ２１を構成する。
【００３４】また、図１に示されるレイアウトのトラン
ジスタ２１は、ソース２５，２６及びドレイン２４をＰ
型拡散領域（ホウ素等を拡散させた領域）とすることに
より、図２（ｂ）に示すようにドレインＤが接続された
２つのＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２と
等価となる。従って、両トランジスタＴＰ１，ＴＰ２の
ゲートＧ及びソースＳをそれぞれ接続する、即ち、図１
においてゲート配線２２，２３を互いに接続すると共に
ソース配線３２，３３を互いに接続することにより、両
トランジスタＴＰ１，ＴＰ２を並列接続してトランジス
タ２１を構成する。
ジスタ２１は、ソース２５，２６及びドレイン２４をＰ
型拡散領域（ホウ素等を拡散させた領域）とすることに
より、図２（ｂ）に示すようにドレインＤが接続された
２つのＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２と
等価となる。従って、両トランジスタＴＰ１，ＴＰ２の
ゲートＧ及びソースＳをそれぞれ接続する、即ち、図１
においてゲート配線２２，２３を互いに接続すると共に
ソース配線３２，３３を互いに接続することにより、両
トランジスタＴＰ１，ＴＰ２を並列接続してトランジス
タ２１を構成する。
【００３５】上記のように構成されたトランジスタは、
例えば出力トランジスタとして使用される。図３に示す
ように、半導体集積回路装置の出力回路（トランジスタ
アレイ）４１は、複数のトランジスタ２１をマトリック
ス状に配列接続して構成される。図３の上下方向（列）
に配列されたトランジスタ２１はゲート配線２２，２３
を共通としており、図３の左右方向（行）に配列された
トランジスタ２１はドレイン・ソース配線３１〜３３を
共通としている。また、各行のドレイン配線３１は配線
４２に接続されて共通とされ、ソース配線３２，３３は
配線４３に接続されて共通とされている。
例えば出力トランジスタとして使用される。図３に示す
ように、半導体集積回路装置の出力回路（トランジスタ
アレイ）４１は、複数のトランジスタ２１をマトリック
ス状に配列接続して構成される。図３の上下方向（列）
に配列されたトランジスタ２１はゲート配線２２，２３
を共通としており、図３の左右方向（行）に配列された
トランジスタ２１はドレイン・ソース配線３１〜３３を
共通としている。また、各行のドレイン配線３１は配線
４２に接続されて共通とされ、ソース配線３２，３３は
配線４３に接続されて共通とされている。
【００３６】図３に示す構成により、オン抵抗が小さく
て高速に動作すると共に、電流容量の大きな出力回路を
構成することができる。更に、本実施形態のトランジス
タ２１を用いることにより、従来のトランジスタ１１に
より出力回路を構成する場合に比べて、出力回路４１全
体の面積を小さくすることができる。
て高速に動作すると共に、電流容量の大きな出力回路を
構成することができる。更に、本実施形態のトランジス
タ２１を用いることにより、従来のトランジスタ１１に
より出力回路を構成する場合に比べて、出力回路４１全
体の面積を小さくすることができる。
【００３７】半導体集積回路装置において、高集積化に
伴って搭載される出力回路４１の数が多くなるととも
に、オン抵抗の小さなトランジスタを必要としている。
従来のオン抵抗の小さなトランジスタはその面積が大き
いため、出力回路４１の数が多いほど半導体集積回路装
置を形成するチップ面積が大きくなる。しかしながら、
本実施形態のトランジスタ２１は、オン抵抗が小さい上
に面積が小さいため、出力回路４１全体の面積が小さ
い。従って、本実施形態のトランジスタ２１により構成
される出力回路４１を搭載することにより、高集積化さ
れた半導体集積回路装置のチップ面積の増加を抑えるこ
とができ、半導体集積回路装置のコスト上昇が低減され
る。
伴って搭載される出力回路４１の数が多くなるととも
に、オン抵抗の小さなトランジスタを必要としている。
従来のオン抵抗の小さなトランジスタはその面積が大き
いため、出力回路４１の数が多いほど半導体集積回路装
置を形成するチップ面積が大きくなる。しかしながら、
本実施形態のトランジスタ２１は、オン抵抗が小さい上
に面積が小さいため、出力回路４１全体の面積が小さ
い。従って、本実施形態のトランジスタ２１により構成
される出力回路４１を搭載することにより、高集積化さ
れた半導体集積回路装置のチップ面積の増加を抑えるこ
とができ、半導体集積回路装置のコスト上昇が低減され
る。
【００３８】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 ○トランジスタ２１に備えられた２つのゲート配線２
２，２３に対して、ドレイン配線３１とソース配線３
２，３３をゲート配線２２，２３と直交する方向に沿っ
て形成した。その結果、ソース配線３２，３３とソース
２５，２６を接続するソースコンタクタ２８，２９を配
線３２，３３の形成方向においてドレインコンタクタ２
７に近づけて配置でき、トランジスタ２１の幅を狭くし
てトランジスタ２１の専有面積を小さくすることができ
る。
ば、以下の効果を奏する。 ○トランジスタ２１に備えられた２つのゲート配線２
２，２３に対して、ドレイン配線３１とソース配線３
２，３３をゲート配線２２，２３と直交する方向に沿っ
て形成した。その結果、ソース配線３２，３３とソース
２５，２６を接続するソースコンタクタ２８，２９を配
線３２，３３の形成方向においてドレインコンタクタ２
７に近づけて配置でき、トランジスタ２１の幅を狭くし
てトランジスタ２１の専有面積を小さくすることができ
る。
【００３９】○トランジスタ２１に備えられた２つのゲ
ート配線２２，２３は、ドレインコンタクタ２７を囲む
ように２回折り曲げて形成され配置されている。従っ
て、両ゲート配線２２，２３により囲まれた領域よりな
るドレイン２４は、その接合面積が小さくなってドレイ
ン容量が低減される。また、ゲート配線２２，２３を２
回折り曲げて形成することにより、ゲート配線２２，２
３が長くなって実効チャネル幅が大きくなり、トランジ
スタ２１のオン抵抗が低くなる。その結果、トランジス
タ２１の特性を従来と同程度とした場合、トランジスタ
２１の面積を小さくすることができる。そして、複数の
トランジスタにより構成される出力回路を備えた半導体
集積回路装置において、各トランジスタ２１の面積を小
さくすることで出力回路４１の面積が小さくなり、高集
積化された半導体集積回路装置のチップ面積の増加を抑
えてコスト上昇を低減することができる。
ート配線２２，２３は、ドレインコンタクタ２７を囲む
ように２回折り曲げて形成され配置されている。従っ
て、両ゲート配線２２，２３により囲まれた領域よりな
るドレイン２４は、その接合面積が小さくなってドレイ
ン容量が低減される。また、ゲート配線２２，２３を２
回折り曲げて形成することにより、ゲート配線２２，２
３が長くなって実効チャネル幅が大きくなり、トランジ
スタ２１のオン抵抗が低くなる。その結果、トランジス
タ２１の特性を従来と同程度とした場合、トランジスタ
２１の面積を小さくすることができる。そして、複数の
トランジスタにより構成される出力回路を備えた半導体
集積回路装置において、各トランジスタ２１の面積を小
さくすることで出力回路４１の面積が小さくなり、高集
積化された半導体集積回路装置のチップ面積の増加を抑
えてコスト上昇を低減することができる。
【００４０】尚、本発明は上記実施形態の他、以下の態
様で実施してもよい。上記実施形態において、ゲート配
線に沿って同一領域内に複数のトランジスタ（コンタク
タ）を形成して実施してもよい。即ち、複数のトランジ
スタに対して拡散領域を共通とする。例えば、図４
（ａ）に示すように、トランジスタ５１には、ソース・
ドレイン・ソースのようにコンタクタ２８，２７，２９
が繰り返し配置されている。２つのゲート配線２２，２
３は、ドレインコンタクタ２７を挟むソースコンタクタ
２８，２９間において２回折り曲げてドレインコンタク
タ２７を囲むように配置される。すると、トランジスタ
５１は、ドレイン２４を共通とする並列接続された４個
のＭＯＳ型トランジスタにより構成される。この構成に
よっても、上記実施形態と同様にドレイン接合面積が小
さくなってドレイン容量が低く、実効チャネル幅が大き
くなってオン抵抗が小さなトランジスタ５１の面積を小
さくすることができる。
様で実施してもよい。上記実施形態において、ゲート配
線に沿って同一領域内に複数のトランジスタ（コンタク
タ）を形成して実施してもよい。即ち、複数のトランジ
スタに対して拡散領域を共通とする。例えば、図４
（ａ）に示すように、トランジスタ５１には、ソース・
ドレイン・ソースのようにコンタクタ２８，２７，２９
が繰り返し配置されている。２つのゲート配線２２，２
３は、ドレインコンタクタ２７を挟むソースコンタクタ
２８，２９間において２回折り曲げてドレインコンタク
タ２７を囲むように配置される。すると、トランジスタ
５１は、ドレイン２４を共通とする並列接続された４個
のＭＯＳ型トランジスタにより構成される。この構成に
よっても、上記実施形態と同様にドレイン接合面積が小
さくなってドレイン容量が低く、実効チャネル幅が大き
くなってオン抵抗が小さなトランジスタ５１の面積を小
さくすることができる。
【００４１】また、図４（ｂ）に示すように、トランジ
スタ５２には、ソース・ドレイン・ソース・ドレイン・
ソースのようにコンタクタ２９，２７，２８，２７，２
９が繰り返し配置されている。２つのゲート配線２２，
２３は、ドレインコンタクタ２７を挟むソースコンタク
タ２８，２９間において２回折り曲げてドレインコンタ
クタ２７を囲むように配置される。すると、トランジス
タ５２は、ドレイン２４を共通とする並列接続された４
個のＭＯＳ型トランジスタにより構成される。この構成
によっても、上記実施形態と同様にドレイン接合面積が
小さくなってドレイン容量が低く、実効チャネル幅が大
きくなってオン抵抗が小さなトランジスタ５２の面積を
小さくすることができる。更に、このようにコンタクタ
２７〜２９を配置することにより、図４（ａ）のトラン
ジスタ５１に比べて面積を小さくすることができる。
スタ５２には、ソース・ドレイン・ソース・ドレイン・
ソースのようにコンタクタ２９，２７，２８，２７，２
９が繰り返し配置されている。２つのゲート配線２２，
２３は、ドレインコンタクタ２７を挟むソースコンタク
タ２８，２９間において２回折り曲げてドレインコンタ
クタ２７を囲むように配置される。すると、トランジス
タ５２は、ドレイン２４を共通とする並列接続された４
個のＭＯＳ型トランジスタにより構成される。この構成
によっても、上記実施形態と同様にドレイン接合面積が
小さくなってドレイン容量が低く、実効チャネル幅が大
きくなってオン抵抗が小さなトランジスタ５２の面積を
小さくすることができる。更に、このようにコンタクタ
２７〜２９を配置することにより、図４（ａ）のトラン
ジスタ５１に比べて面積を小さくすることができる。
【００４２】更に、上記のトランジスタ５１，５２をド
レイン配線３１，ソース配線３２，３３に沿って同一領
域（同一拡散層）内に複数列形成して実施してもよい。
例えば、図４（ａ）に示すトランジスタ５１を、図５に
示すように、上記実施形態と同様にマトリックス状に配
列してトランジスタアレイ５３を構成する。このトラン
ジスタアレイ５３は複数のトランジスタ５１のソースを
共通にすると共に、ゲート配線２２，２３に挟まれたド
レイン領域を共通にしている。即ち、並列接続された複
数のトランジスタ５１が隙間なく並べられ、トランジス
タアレイ５３全体の面積は従来にトランジスタ１１を同
じ数だけ並べた場合に比べて小さくなる。また、図４
（ｂ）に示すトランジスタ５２を、図６に示すように、
上記実施形態と同様にマトリックス状に配列してトラン
ジスタアレイ５４を構成する。この場合、トランジスタ
５２は、図５に示されるトランジスタアレイ５３を構成
するトランジスタ５１と同じ数だけ並べられている。そ
して、各トランジスタ５２は図５に示されるトランジス
タアレイ５３を構成するトランジスタ５１に比べて面積
が小さいので、トランジスタアレイ５４の面積が更に小
さくなる。
レイン配線３１，ソース配線３２，３３に沿って同一領
域（同一拡散層）内に複数列形成して実施してもよい。
例えば、図４（ａ）に示すトランジスタ５１を、図５に
示すように、上記実施形態と同様にマトリックス状に配
列してトランジスタアレイ５３を構成する。このトラン
ジスタアレイ５３は複数のトランジスタ５１のソースを
共通にすると共に、ゲート配線２２，２３に挟まれたド
レイン領域を共通にしている。即ち、並列接続された複
数のトランジスタ５１が隙間なく並べられ、トランジス
タアレイ５３全体の面積は従来にトランジスタ１１を同
じ数だけ並べた場合に比べて小さくなる。また、図４
（ｂ）に示すトランジスタ５２を、図６に示すように、
上記実施形態と同様にマトリックス状に配列してトラン
ジスタアレイ５４を構成する。この場合、トランジスタ
５２は、図５に示されるトランジスタアレイ５３を構成
するトランジスタ５１と同じ数だけ並べられている。そ
して、各トランジスタ５２は図５に示されるトランジス
タアレイ５３を構成するトランジスタ５１に比べて面積
が小さいので、トランジスタアレイ５４の面積が更に小
さくなる。
【００４３】尚、図５（図６）において複数のトランジ
スタ５１（５２）を明確にするために図面では点線にて
区画して示したが、実際には隣接するトランジスタ５１
（５２）のソースは区別されない。その為、ソースを挟
むゲート配線２２，２３の間隔を更に狭くすることによ
り、上記トランジスタ５１，５２の幅を狭くして全体の
面積を小さくすることができる。そして、ゲート配線２
２，２３の幅を狭くすることによりソースの面積が小さ
くなる。従って、ソースとドレインとを入れ替える、即
ち、図４〜図６に示す配線３１を介して供給する信号と
配線３２，３３を介して供給する信号とを入れ替えて動
作させてもよく、上記実施形態と同様にドレイン要領の
小さいトランジスタを形成することができる。
スタ５１（５２）を明確にするために図面では点線にて
区画して示したが、実際には隣接するトランジスタ５１
（５２）のソースは区別されない。その為、ソースを挟
むゲート配線２２，２３の間隔を更に狭くすることによ
り、上記トランジスタ５１，５２の幅を狭くして全体の
面積を小さくすることができる。そして、ゲート配線２
２，２３の幅を狭くすることによりソースの面積が小さ
くなる。従って、ソースとドレインとを入れ替える、即
ち、図４〜図６に示す配線３１を介して供給する信号と
配線３２，３３を介して供給する信号とを入れ替えて動
作させてもよく、上記実施形態と同様にドレイン要領の
小さいトランジスタを形成することができる。
【００４４】上記実施形態では、ドレイン配線３１とソ
ース配線３２，３３をゲート配線と直交する方向に形成
したが、図５に示すように、主となるソース配線５５と
ドレイン配線５６をゲート配線２２，２３と平行に形成
し、各コンタクタ２７〜２９に接続される配線５５ａ，
５５ｂ、５６ａをゲート配線２２，２３と直交する方向
に形成して実施してもよい。この場合、両ソースコンタ
クタ２８，２９を１本のソース配線５５に接続すること
により、ソース配線５５の数を少なくして面積の増加を
抑える。その結果、上記実施形態に比べてソース配線５
５及びドレイン配線５６を含むトランジスタ２１の面積
が大きくなるものの、配線方向が従来と同じであるた
め、従来のトランジスタ１１と容易に置き換えることが
できる。
ース配線３２，３３をゲート配線と直交する方向に形成
したが、図５に示すように、主となるソース配線５５と
ドレイン配線５６をゲート配線２２，２３と平行に形成
し、各コンタクタ２７〜２９に接続される配線５５ａ，
５５ｂ、５６ａをゲート配線２２，２３と直交する方向
に形成して実施してもよい。この場合、両ソースコンタ
クタ２８，２９を１本のソース配線５５に接続すること
により、ソース配線５５の数を少なくして面積の増加を
抑える。その結果、上記実施形態に比べてソース配線５
５及びドレイン配線５６を含むトランジスタ２１の面積
が大きくなるものの、配線方向が従来と同じであるた
め、従来のトランジスタ１１と容易に置き換えることが
できる。
【００４５】上記実施形態では、トランジスタ２１を出
力トランジスタとして出力回路４１を構成したが、トラ
ンジスタ２１をその他の回路、例えばスイッチ回路等に
用いて実施してもよい。
力トランジスタとして出力回路４１を構成したが、トラ
ンジスタ２１をその他の回路、例えばスイッチ回路等に
用いて実施してもよい。
【００４６】上記実施形態では、図２（ａ）（ｂ）に示
されるゲートＧ及びソースＳを共通接続してトランジス
タＴＮ１，ＴＮ２（ＴＰ１，ＴＰ２）を並列接続してト
ランジスタ２１を構成したが、接続せずに別々の信号を
ゲートＧ，ソースＳに供給して動作させるようにしても
よい。
されるゲートＧ及びソースＳを共通接続してトランジス
タＴＮ１，ＴＮ２（ＴＰ１，ＴＰ２）を並列接続してト
ランジスタ２１を構成したが、接続せずに別々の信号を
ゲートＧ，ソースＳに供給して動作させるようにしても
よい。
【００４７】上記実施形態において、図３に示される複
数のトランジスタ２１のゲート配線２２，２３、ドレイ
ン配線３１、及びソース配線３２，３３を共通接続した
が、少なくとも１つを共通接続した構成として実施して
もよい。
数のトランジスタ２１のゲート配線２２，２３、ドレイ
ン配線３１、及びソース配線３２，３３を共通接続した
が、少なくとも１つを共通接続した構成として実施して
もよい。
【００４８】
【発明の効果】以上詳述したように、請求項１乃至６に
記載の発明によれば、高速化に適した面積の小さな半導
体装置を提供することができる。
記載の発明によれば、高速化に適した面積の小さな半導
体装置を提供することができる。
【図１】 一実施形態のＭＯＳ型トランジスタのレイア
ウト図。
ウト図。
【図２】 （ａ）（ｂ）はＭＯＳ型トランジスタの等価
回路図。
回路図。
【図３】 ＭＯＳ型トランジスタを用いた出力回路のレ
イアウト図。
イアウト図。
【図４】 （ａ）（ｂ）は別のＭＯＳ型トランジスタの
レイアウト図。
レイアウト図。
【図５】 図４（ａ）のＭＯＳ型トランジスタを複数配
列したレイアウト図。
列したレイアウト図。
【図６】 図４（ｂ）のＭＯＳ型トランジスタを複数配
列したレイアウト図。
列したレイアウト図。
【図７】 別のＭＯＳ型トランジスタのレイアウト図。
【図８】 従来のＭＯＳ型トランジスタのレイアウト
図。
図。
２２，２３ ゲート配線 ２４ ドレイン ２５，２６ ソース ２７ ドレインコンタクタ ２８，２９ ソースコンタクタ ３１ ドレイン配線 ３２，３３ ソース配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78
Claims (6)
- 【請求項１】 ２つに分割されたゲート配線を備え、平
行に配置されたゲート配線に挟まれた領域をドレインと
し、前記ゲート配線に対してドレインの反対側の領域を
ソースとし、前記ソース，ドレインに信号を供給するた
めのソースコンタクタ，ドレインコンタクタをそれぞれ
形成してなる半導体装置において、 前記コンタクタを前記ゲート配線に沿ってソースコンタ
クタ，ドレインコンタクタ，ソースコンタクタの順番で
配列し、 前記ゲート配線よりも上層に形成され、前記各コンタク
タにそれぞれ接続されてソース，ドレインに信号を供給
するソース配線，ドレイン配線を前記ゲート配線と直交
する方向に沿って形成してその配線の形成方向において
前記ソースコンタクタをドレインコンタクタに近づけて
配置し、 前記各ゲート配線をそれぞれ該ゲート配線の両側に形成
されたコンタクタ間で２回折り曲げて前記ドレインコン
タクタを囲むよう配置した半導体装置。 - 【請求項２】 ２つに分割されたゲート配線を備え、平
行に配置されたゲート配線に挟まれた領域をドレインと
し、前記ゲート配線に対してドレインの反対側の領域を
ソースとし、前記ソース，ドレインに信号を供給するた
めのソースコンタクタ，ドレインコンタクタをそれぞれ
形成してなる半導体装置において、 前記コンタクタを前記ゲート配線に沿ってソースコンタ
クタ，ドレインコンタクタ，ソースコンタクタの順番で
配列し、 前記ゲート配線よりも上層に形成され、前記ソースに信
号を供給するソース配線と、前記ドレインに信号を供給
するドレイン配線を前記ゲート配線に沿って形成し、前
記ソース配線，ドレイン配線と前記各コンタクタを接続
する配線を前記ゲート配線と直交して形成し、その接続
配線の形成方向において前記ソースコンタクタをドレイ
ンコンタクタに近づけて配置し、 前記各ゲート配線をそれぞれ該ゲート配線の両側に形成
されたコンタクタ間で２回折り曲げて前記ドレインコン
タクタを囲むよう配置した半導体装置。 - 【請求項３】 請求項１又は２に記載の半導体装置にお
いて、 前記各コンタクタを複数設けると共に、該複数のソース
コンタクタ及びドレインコンタクタを、前記ゲート配線
に沿って交互に配置した半導体装置。 - 【請求項４】 請求項１又は２に記載の半導体装置にお
いて、 前記各コンタクタを複数設けると共に、該複数のソース
コンタクタ及びドレインコンタクタを、前記ゲート配線
に沿ってソースコンタクタ−ドレインコンタクタ−ソー
スコンタクタの組を繰り返し配置した半導体装置。 - 【請求項５】 請求項１乃至４のうちのいずれか１項に
記載の半導体装置よりなるトランジスタを、前記コンタ
クタに接続される配線の形成方向に沿って同一領域内に
複数形成した半導体装置。 - 【請求項６】 ２つに分割され平行に配置されたゲート
配線を備え、前記各ゲートにより分割された領域の一方
の領域をソースとし、他方の領域をドレインとし、前記
ドレイン，ソースに信号を供給するためのドレインコン
タクタ，ソースコンタクタをそれぞれ形成し、 前記コンタクタを前記ゲート配線に沿って交互に配列
し、 前記ゲート配線よりも上層に形成され、前記各コンタク
タにそれぞれ接続されてドレイン，ソースに信号を供給
する配線を前記ゲート配線と直交する方向に沿って形成
してその配線の形成方向において前記ドレインコンタク
タをソースコンタクタに近づけて配置し、 前記各ゲート配線をそれぞれ該ゲート配線の両側に形成
されたコンタクタ間で２回折り曲げて前記ソースコンタ
クタを囲むよう配置してなるトランジスタを、前記コン
タクタに接続された配線の形成方向に沿って複数隣接し
て形成した半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14228097A JP3980122B2 (ja) | 1997-05-30 | 1997-05-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14228097A JP3980122B2 (ja) | 1997-05-30 | 1997-05-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10335614A true JPH10335614A (ja) | 1998-12-18 |
| JP3980122B2 JP3980122B2 (ja) | 2007-09-26 |
Family
ID=15311699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14228097A Expired - Fee Related JP3980122B2 (ja) | 1997-05-30 | 1997-05-30 | 半導体装置 |
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| Country | Link |
|---|---|
| JP (1) | JP3980122B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005159319A (ja) * | 2003-10-31 | 2005-06-16 | Semiconductor Energy Lab Co Ltd | トランジスタ |
| US8222676B2 (en) | 2003-10-31 | 2012-07-17 | Semiconductor Energy Laboratory Co., Ltd. | Transistor |
-
1997
- 1997-05-30 JP JP14228097A patent/JP3980122B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005159319A (ja) * | 2003-10-31 | 2005-06-16 | Semiconductor Energy Lab Co Ltd | トランジスタ |
| US8222676B2 (en) | 2003-10-31 | 2012-07-17 | Semiconductor Energy Laboratory Co., Ltd. | Transistor |
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| Publication number | Publication date |
|---|---|
| JP3980122B2 (ja) | 2007-09-26 |
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