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JP2001176296A - ストレス試験を行うダイナミックメモリデバイス - Google Patents

ストレス試験を行うダイナミックメモリデバイス

Info

Publication number
JP2001176296A
JP2001176296A JP35237099A JP35237099A JP2001176296A JP 2001176296 A JP2001176296 A JP 2001176296A JP 35237099 A JP35237099 A JP 35237099A JP 35237099 A JP35237099 A JP 35237099A JP 2001176296 A JP2001176296 A JP 2001176296A
Authority
JP
Japan
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bit line
data bus
sense amplifier
level
write
Prior art date
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Pending
Application number
JP35237099A
Other languages
English (en)
Inventor
Atsushi Hatakeyama
淳 畠山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP35237099A priority Critical patent/JP2001176296A/ja
Priority to TW089119515A priority patent/TW475172B/zh
Priority to US09/688,043 priority patent/US6337820B1/en
Priority to KR1020000061507A priority patent/KR100567994B1/ko
Publication of JP2001176296A publication Critical patent/JP2001176296A/ja
Pending legal-status Critical Current

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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G11C29/28—Dependent multiple arrays, e.g. multi-bit arrays
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    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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Abstract

(57)【要約】 【課題】ビット線対間の不良を顕在化するストレス試験
を短時間で行う。 【解決手段】ストレス試験モードの時に、通常の書き込
みモード時より多くのビット線対がデータバス線に同時
に接続され、データバス線に接続された書き込みアンプ
から同時接続されたビット線対にＨレベルとＬレベル電
圧を印加する。その後、通常の書き込みモード時とは異
なるタイミングで、選択されたビット線対のセンスアン
プを活性化して、上記ビット線対を駆動し十分な電圧を
印加する。更に、データバス線が、グローバルデータバ
ス線とそれに接続可能な複数のローカルデータバス線と
を有し、ビット線対は、ローカルデータバス線に選択的
に接続される構成の場合は、前記ストレス試験モード時
に、通常の書き込みモード時より多くのローカルデータ
バス線がグローバルデータバス線に接続される。そし
て、書き込みアンプはグローバルデータバス線に接続さ
れている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ダイナミックメモ
リデバイスに関し、特に、ストレス試験において、ビッ
ト線対間に有効にＨレベルとＬレベルを印加することが
できるダイナミックメモリデバイスに関する。
【０００２】
【従来の技術】ダイナミックメモリデバイス（またはＤ
ＲＡＭ）は、大容量で高速化が要求されると共に、高い
信頼性も要求されている。信頼性向上の手段として、出
荷前にデバイスにストレスを印加して、製造時に形成さ
れた欠陥を顕在化させるストレス試験が行われる。この
ストレス試験では、メモリデバイスの不良の典型例であ
る、隣接するビット線対間のショート状態を顕在化する
ために、隣接するビット線対間に交互にＨレベルとＬレ
ベルの電圧を一定時間与え、製造時にビット線対間に発
生した中途半端な欠陥を完全な欠陥に変化させて顕在化
させる。かかるストレス印加後に、動作試験をすること
により、市場に信頼性の低い不良品が出るのを防いでい
る。
【０００３】
【発明が解決しようとする課題】しかしながら、通常の
メモリデバイスでは、外部からビット線対に電圧を印加
するためには、ライトコマンドを利用して、外部端子、
書き込みアンプ、データバス線、ビット線対の経路で、
選択された１対のビット線対にＨレベルとＬレベルの電
圧を印加しなければならない。大容量のダイナミックメ
モリデバイスは、複数のメモリバンクを有し、各メモリ
バンク内が複数のメモリブロックで構成され、各メモリ
ブロック内に複数のビット線対を有するメモリセルアレ
イが設けられる。その場合、複数のメモリバンクを同時
に活性化する動作モードを利用して、各メモリバンク内
のビット線対に外部から所望の電圧を同時に印加するこ
とはできる。但し、メモリバンク内では、通常、単一の
メモリブロックしか選択できず、メモリブロック内で
も、単一のビット線対しか選択できない。
【０００４】従って、通常動作での機能を利用するかぎ
り、ストレス試験において、チップ全体のうち極少数の
ビット線対にしか、同時にＨレベル／Ｌレベルの電圧を
与えることができない。従って、ストレス試験に長い時
間がかかり、結果的に製品の試験コストが上がってしま
う。
【０００５】従来、ダイナミックメモリデバイスにおい
て、動作試験等の何らかの理由から、メモリブロック内
の複数のビット線対、または全ビット線対を選択して、
データバス線対に接続する機能が提案されている。更
に、複数のメモリブロックを選択して、グローバルデー
タバス線対を複数のメモリブロックのローカルデータバ
ス線対に接続する機能も提案されている。このような機
能を追加することにより、ストレス試験時において、同
時にＨレベルとＬレベル電圧を印加できるビット線対の
本数を増やして、ストレス試験時間を短縮することが考
えられる。
【０００６】しかし、上記の複数ビット線対選択機能や
複数メモリブロック選択機能などを利用しても、従来の
ライトコマンドを利用する限りは、複数のビット線対に
接続されるセンスアンプを全て反転させるだけのドライ
ブ能力をライトアンプに期待することは不可能である。
センスアンプを活性化することは、ビット線対を十分Ｈ
レベル及びＬレベルに駆動するためには必要であり、か
かるセンスアンプの存在は、ストレス試験において複数
のビット線対に同時にストレスを印加する場合に弊害と
なる。
【０００７】そこで、本発明の目的は、ストレス試験時
間を短縮したメモリデバイスを提供することにある。
【０００８】更に、本発明の目的は、複数のビット線対
にＨ、Ｌレベルの電圧を同時に印加することが可能なメ
モリデバイスを提供することにある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の第１の側面は、ストレス試験モードの時
に、通常の書き込みモード時より多くのビット線対がデ
ータバス線に同時に接続され、データバス線に接続され
た書き込みアンプから同時接続されたビット線対にＨレ
ベルとＬレベル電圧を印加する。その後、通常の書き込
みモード時とは異なるタイミングで、選択されたビット
線対のセンスアンプを活性化して、上記ビット線対を駆
動し十分な電圧を印加する。
【００１０】上記の第１の側面において、データバス線
が、グローバルデータバス線とそれに接続可能な複数の
ローカルデータバス線とを有し、ビット線対は、ローカ
ルデータバス線に選択的に接続される構成の場合は、前
記ストレス試験モード時に、通常の書き込みモード時よ
り多くのローカルデータバス線がグローバルデータバス
線に接続される。そして、書き込みアンプはグローバル
データバス線に接続されている。
【００１１】通常の書き込みモードでは、ワード線が駆
動された後にセンスアンプが活性化されてビット線対が
駆動され、その後、書き込みアンプからビット線対を駆
動して書き込みデータがメモリセルに書き込まれる。従
って、書き込みアンプは、選択されたビット線に接続さ
れたセンスアンプを反転させることが必要である。それ
に対して、本発明の第１の側面では、ストレス試験モー
ドにおいて、書き込みアンプでビット線対を駆動した後
に、センスアンプを駆動するので、書き込みアンプが複
数のセンスアンプを反転する必要がなく、書き込みアン
プで複数のビット線対を駆動することが可能になる。
【００１２】より好ましい実施例では、外部からストレ
ス試験モード信号を特定の信号またはコマンドによりメ
モリデバイスに与え、データ入力端子からストレス印加
のデータ信号を与えて、通常モード時よりも多い複数の
ビット線対をデータバス線に接続し、書き込みアンプか
らビット線対をＨレベルとＬレベルに駆動する。一定時
間経過後のタイミングで、外部からセンスアンプ活性化
タイミング信号を与えて、選択されたビット線対に対応
するセンスアンプを活性化し、ビット線対をＨレベルと
Ｌレベルに駆動する。上記のデータ信号とセンスアンプ
活性化タイミング信号は、内部回路によって特別に生成
されるようにしてもよい。
【００１３】上記の発明によれば、既存の書き込みアン
プを利用して、複数のビット線対に対して同時にストレ
スを印加することができるので、ストレス試験時間を短
縮することができる。
【００１４】上記の目的は、本発明の第２の側面では、
複数のビット線対と複数のワード線と、それらの交差位
置に設けられた複数のメモリセルとを有するダイナミッ
クメモリデバイスにおいて、書き込みアンプが接続され
たデータバス線と、前記ビット線対に設けられ、前記ビ
ット線対を駆動するセンスアンプとを有し、ストレス試
験モードの時に、通常書き込みモード時より多い前記ビ
ット線対が前記データバス線に同時に接続され、前記書
き込みアンプから同時接続された前記ビット線対にＨレ
ベルとＬレベルの電圧が印加され、その後、前記通常書
き込みモード時とは異なるタイミングで、前記選択され
たビット線対の前記センスアンプが活性化され、当該ビ
ット線対が駆動されることを特徴とする。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を説明する。しかしながら、かかる実施の形
態例が、本発明の技術的範囲を限定するものではない。
【００１６】図１は、本実施の形態例におけるダイナミ
ックメモリデバイスの全体構成図である。図面の左側に
チップ１が示され、図面の右側にチップ１内の１つのメ
モリバンクBNK0の構成が拡大して示される。図１に示さ
れたチップ１内には、８つのメモリバンクBNK0〜BNK7
と、周辺回路部２とが設けられる。各メモリバンク内に
は、図１の右側に示される通り、複数のメモリブロック
BLK0〜BLK3に分割され、メインワードデコーダMWDECの
列３と、サブワードデコーダSWDECの列５と、コラムデ
コーダCDECの列４とが設けられる。周辺回路部２には、
図示しないが、動作コマンドに従って種々の制御信号を
生成するタイミングジェネレータや、アドレスバッフ
ァ、データバッファ、アドレスデコーダ等が設けられ
る。
【００１７】メモリブロックBLKn内では、図示しない複
数のビット線対と、ワード線と、それらの交差位置に設
けられた複数のメモリセルとを有するメモリセルアレイ
MCAが、複数に分割して配置され、各メモリセルアレイM
CAは、サブワードデコーダSWDECによりワード線が選択
され、隣接するセンスアンプSAによりビット線対が駆動
される。
【００１８】センスアンプ回路部SAの列６は、両側にメ
モリセルアレイMCAを有し、一方のメモリセルアレイの
ビット線対がセンスアンプ回路部ＳＡに接続される場合
は、他方のメモリセルアレイのビット線対はセンスアン
プ回路部ＳＡから切断される。即ち、両側のメモリセル
アレイMCAにより共有されるシェアード型センスアンプ
である。
【００１９】従って、メモリブロックBNKnは、ローアド
レスをデコードするメインワードデコーダ、より具体的
にはビット線トランスファ信号生成回路、により生成さ
れたブロック選択信号により選択され、選択されたメモ
リセルアレイMCAのビット線対がセンスアンプSAに接続
される。従って、センスアンプの選択はブロック選択信
号に基づいて行われる。また、メモリセルアレイ内のビ
ット線対は、コラムアドレスをデコードするコラムデコ
ーダにより生成されたコラム選択信号により選択され、
図示しないデータバス線に接続される。
【００２０】図２は、メモリセルアレイとセンスアンプ
列の構成図である。図２には、図１のメモリブロックBL
K1、BLK2の一部が示される。メモリセルアレイMCAの間
に、センスアンプＳＡの列が配置される。メモリセルア
レイMCA内には、複数のビット線対BL,/BLとそれに交差
する複数のワード線WLとが設けられ、それらの交差位置
に図示されないメモリセルが配置される。例えば、セン
スアンプ回路部ＳＡ00には、両側にビット線対BL,/BLが
配置され、サブセンスアンプ制御回路SSACが生成するビ
ット線トランスファー信号BLT0X,1Xにより選択された側
のビット線対が、センスアンプ回路部ＳＡ00に接続され
る。
【００２１】ワード線WLは、ローアドレスの一部をデコ
ードするメインワードデコーダMWDECにより、メインワ
ード線MWLが選択され、更にローアドレスの別の一部を
デコードするサブワードデコーダSWDECにより、ワード
線WLが選択され、駆動される。各サーブワードデコーダ
SWDECは、対応するメモリセルアレイMCA内のワード線Ｗ
Ｌを駆動する。
【００２２】センスアンプとビット線対との接続や、セ
ンスアンプの活性化等を制御する回路は、メインセンス
アンプ制御回路MSACと、サブセンスアンプ制御回路SSAC
とで構成される。メインセンスアンプ制御回路MSACは、
メモリブロックBLKnに共通に設けられ、サブセンスアン
プ制御回路SSACは、各メモリセルアレイMCA毎に設けら
れ、それに隣接するセンスアンプ回路の列を直接制御す
る。センスアンプとビット線対との接続を制御するビッ
ト線トランスファー信号BLT0x,1xは、その論理反転信号
BLT0z,1zから生成される。また、センスアンプの活性化
を制御するセンスアンプ活性化信号PSA,NSAは、センス
アンプ活性化タイミング信号LEに応答して生成される。
本実施の形態例では、センスアンプ活性化タイミング信
号LEは、通常動作時は、内部で所定のタイミングで生成
され、ストレス試験時は、外部から適切なタイミングで
供給される。
【００２３】ストレス試験モード信号φ１、φ２は、ス
トレス試験モード時に生成され、それぞれサブセンスア
ンプ制御回路SSACと、メインセンスアンプ制御回路MSAC
とに供給され、複数のビット線対を同時にデータバス線
に接続するよう制御する。ストレス試験モード信号φ
１，φ２は、好ましくは、全ての制御回路MSAC,SSACに
供給され、全てのメモリブロックの選択、全てのセンス
アンプの活性化を可能にする。
【００２４】図２に示される通り、データバス線対は、
複数のメモリブロックBLKnに共通に設けられたグローバ
ルデータバス線対GDB,/GDBと、各センスアンプ列毎に設
けられた複数のローカルデータバス線対LDB,/LDBとを有
する。グローバルデータバス線対GDB,/GDBとローカルデ
ータバス線対LDB,/LDBとの間は、ブロック選択信号φBL
Kにより制御されるデータバスゲートDBGにより、選択的
に接続される。但し、ストレス試験モード時には、これ
らのブロック選択信号φBLKが通常動作時よりも多く選
択され、より好ましくは全て選択状態になり、データバ
スゲートDBGが全て導通し、複数のローカルデータバス
線対LDB,/LDBがグローバルデータバス線対GDB,/GDBに同
時に接続される。ブロック選択信号φBLKは、ローアド
レスの一部をデコードする図示しないビット線トランス
ファ信号発生回路により生成される。
【００２５】図３は、センスアンプ回路部SAmnと、メイ
ンセンスアンプ制御回路MSACと、サブセンスアンプ制御
回路SSACの具体的な回路図である。図中、電源VDD、電
源VDDより高い昇圧電源VPP、グランド電源VSSがそれぞ
れ示される。インバータやNORゲートなどは、特に表示
しなければ、電源VDDとグランドVSSとに接続されたCMOS
回路である。また、ＮチャネルMOSトランジスタは引用
番号Ｎで、ＰチャネルMOSトランジスタは引用番号Ｐで
それぞれ示す。
【００２６】図３の上部には、センスアンプ回路部SAmn
とその両側にメモリセルアレイMCAが示される。センス
アンプ回路部SAmn内には、（１）センスアンプ活性化信
号PSA,NSAに応答して、ビット線対間の電圧差を検出し
て駆動するセンスアンプS/Aと、（２）ビット線リセッ
ト信号BRSに応答して、ビット線対間を短絡すると共に
ビット線対をプリチャージ電圧VPRに接続するビット線
リセット回路を構成するトランジスタＮ１，Ｎ２，Ｎ３
と、（３）コラム選択信号ＣＬに応答して、ビット線対
BL,/BLとローカルデータバス線対LDB,/LDBとを接続する
コラムゲート回路のトランジスタＮ５，Ｎ６とが設けら
れる。
【００２７】センスアンプ回路部SAmnの両側には、ビッ
ト線トランスファーゲートN01,N02とN11,N12が設けら
れ、これらのビット線トランスファーゲートを介して、
左右のビット線対BL,/BLがセンスアンプ回路部に選択的
に接続される。ビット線トランスファーゲートN01,N02
とN11,N12は、サブセンスアンプ制御回路SSACが生成す
るビット線トランスファー信号BLT0x,1xによって、導通
と非導通とが制御される。
【００２８】メモリセルアレイMCA内には、複数のビッ
ト線対BL,/BLと、複数のワード線WL0,WL1と、それらの
交差位置の１トランジスタと１キャパシタからなるメモ
リセルＭＣとが設けられる。
【００２９】メインセンスアンプ制御回路MSACと、サブ
センスアンプ制御回路SSACとによりセンスアンプ回路部
を制御する制御信号群が生成される。これらの制御信号
群の、ビット線トランスファ信号BLT0x,1x、センスアン
プ活性化信号NSA,PSA、ビット線リセット信号BRSは、セ
ンスアンプ回路部SAmnが配置されるセンスアンプ列領域
上に延びるように配置され、それぞれのセンスアンプ回
路部SAmn内の動作を制御する。
【００３０】メインセンスアンプ制御回路MSACには、ロ
ーアドレスをデコードした図示しないロープリデコーダ
の出力を供給され、ビット線トランスファ信号BLT0z,1z
を生成るビット線トランスファ信号生成回路BLTGENが設
けられる。更に、メインセンスアンプ制御回路は、ビッ
ト線トランスファ信号BLToz,1zとストレス試験モード信
号φ１とが供給されるＮＯＲゲート１０と、そのＮＯＲ
ゲート１０をセンスアンプ活性化タイミング信号ＬＥに
より活性化するトランジスタＮ２０，Ｐ２１と、インバ
ータ１２，１４を有する。
【００３１】このメインセンスアンプ制御回路MSACで
は、通常動作時に、プリチャージ状態のＬ、Ｌレベルか
ら、ビット線トランスファ信号BLT0z,1zのいずれか一方
がＨレベルになる時に、ＮＯＲゲート１０の出力がＨレ
ベル可能状態になる。このＨレベル可能状態において、
その後センスアンプ活性化タイミング信号ＬＥがＨレベ
ルになるタイミングで、タイミング信号φLEがＬレベル
になる。その結果、センスアンプ活性化タイミング信号
対LEN,LEPは、Ｈレベル、Ｌレベルにそれぞれ制御され
る。つまり、ビット線トランスファ信号BLT0z,1zは、メ
モリブロックBLKが非選択状態の場合は、両方ともＬレ
ベルを維持し、メモリブロックBLKが選択状態の場合
は、一方がＨレベルになる。従って、選択されたメモリ
ブロックにおいて、センスアンプ活性化タイミング信号
対LEN,LEPがＨレベル／Ｌレベルになる。非選択のメモ
リブロックにおいては、センスアンプ活性化タイミング
信号対LEN,LEPはＬレベル／Ｈレベルである。
【００３２】このセンスアンプ活性化タイミング信号対
LEN,LEPは、サブセンスアンプ制御回路SSAC内のセンス
アンプ活性化信号生成回路２４のトランジスタN26,P23
に供給され、活性化タイミング信号対LEN,LEPがＨレベ
ル／Ｌレベルの時（メモリブロック選択状態）は、セン
スアンプ活性化信号NSAがグランドVSSレベル、PSAが電
源VDDレベルに駆動され、センスアンプS/Aが活性化され
る。逆に、信号対LEN,LEPがＬレベル／Ｈレベルの時
（メモリブロック非選択状態）は、センスアンプ活性化
信号NSA、PSAが共にプリチャージレベルVPRのままであ
り、センスアンプS/Aは活性化されない。
【００３３】サブセンスアンプ制御回路SSACでは、プリ
チャージ状態において、ビット線トランスファ信号BLT0
Z,1Zが共にＬレベルの間は、それらをインバータ１６，
１８により反転したビット線トランスファ信号BLT0x,1x
は、共にＨレベルのまま、ビット線トランスファーゲー
トN01,N02とN11,N12に供給され、それらのゲートを導通
する。この状態では、両側のビット線対がセンスアンプ
回路部のプリチャージ回路等に接続されている。NORゲ
ート２０には、ビット線トランスファ信号BLT0z,1zが供
給され、それらが共にＬレベルの間は、ビット線リセッ
ト信号BRSはＨレベルであり、トランジスタN1,N2,N3が
導通状態になり、両側のビット線対が短絡されるととも
に、プリチャージ電圧VPRに接続される。また、センス
アンプ活性化信号発生回路２４内のトランジスタN24,N2
5も導通状態になり、センスアンプ活性化信号PSA,NSAは
共にプリチャージ電圧VPRに維持され、センスアンプS/A
は非活性状態を維持する。
【００３４】プリチャージ状態からアクティブ状態にな
ると、ビット線トランスファ信号BLT0z,1zのいずれか一
方がＨレベルになり、ＮＯＲゲート２０の出力のビット
線リセット信号BRSはＬレベルになる。それに応答し
て、ビット線リセット回路のトランジスタN1,N2,N3は全
て非導通状態になり、センスアンプ活性化信号生成回路
２４内のトランジスタN24,N25も非導通状態になる。
【００３５】前述の通り、ビット線トランスファ信号BL
T0z,1zのいずれか一方がＨレベルになることは、そのメ
モリブロックが選択されたことを意味する。従って、メ
モリブロックの選択によりビット線リセット信号BRSが
Ｌレベルになると、インバータ２２を介して、ブロック
選択信号φBLKがＨレベルになり、データバスゲートDBG
を導通して、そのメモリブロックに属するローカルデー
タバス線対LDB,/LDBをグローバルデータバス線対GDB,/G
DBに接続する。
【００３６】更に、ビット線トランスファ信号BLT0z,1z
のいずれか一方がＨレベルになることにより、その反転
信号BLT0x,1xのいずれか一方がＬレベルになる。その結
果、非選択側のビット線対に対応するビット線トランス
ファーゲートN01,N02、N11,N12が非導通になり、非選択
側のビット線対がセンスアンプS/Aから分離される。
【００３７】次に、ストレス試験モード時には、ストレ
ス試験モード信号φ１，φ２が共にＨレベルになる。こ
れらの信号φ１，φ２の違いは、信号φ１のＨレベルが
昇圧電源VPPレベルであり、信号φ２のＨレベルが電源V
DDレベルであることだけであり、そのロジックは同じで
ある。ストレス試験モード信号φ１，φ２は、メモリバ
ンク内の全てのセンスアンプ制御回路MSAC,SSACに供給
される。このストレス試験モード信号φ１，φ２は、ス
トレス試験モード時に共にＨレベルになり、全てのメモ
リブロックを選択状態にし、全てのブロック選択信号φ
BLKを活性状態のＨレベルにする。
【００３８】更に、ストレス試験モード時は、センスア
ンプ活性化タイミング信号LEのＨレベルに応答して、セ
ンスアンプ活性化信号PSA,NSAが活性化状態のＬ、Ｈレ
ベルになり、センスアンプ活性化タイミング信号LEのタ
イミングで、センスアンプS/Aを活性化する。このセン
スアンプ活性化タイミング信号LEには、通常動作時は、
内部で生成されるタイミング信号LE0が、ストレス試験
モード時は、外部から供給されるタイミング信号LE1
が、それぞれ選択信号LESによって、選択される。即
ち、ストレス試験モード時は、センスアンプの活性化の
タイミングは、外部から制御される。
【００３９】ストレス試験モード時は、全てのメモリブ
ロックにおいて、ビット線トランスファ信号BLT0z,1zが
共にＬレベルのままになり、ビット線トランスファーゲ
ートは全て導通状態になる。また、ストレス試験モード
時は、全てのコラム選択信号ＣＬがＨレベルに制御され
る。従って、ストレス試験モード時は、全てのビット線
対BL,/BLが、コラムゲートN5,N6、ローカルデータバス
線対LDB,/LDB、データバスゲートDBG、グローバルデー
タバス線対GDB,/GDBを経由して、対応する書き込みアン
プWAに接続される。
【００４０】そして、センスアンプを非活性状態にした
まま、書き込みアンプWAが全てのビット線対をＨ、Ｌレ
ベルに駆動し、所定時間後に外部からのタイミング信号
に応答して、全てのセンスアンプが活性化され、ビット
線対に十分なストレス電圧を印加する。
【００４１】次に、本実施の形態例におけるダイナミッ
クメモリデバイスのアクティブモード、ライトモード、
及びストレス試験モードにおける動作を、周辺回路を示
しながら順番に説明する。尚、ここでは、同期型ＤＲＡ
Ｍ（ＳＤＲＡＭ）を例にして説明する。
【００４２】現在普及しているＳＤＲＡＭは、読み出し
動作を行う為には、最初にローアドレスと共にアクティ
ブコマンドを供給して、選択されたメモリセルに対応す
るワード線を選択して駆動し、メモリセルに記憶された
データをビット線対に読み出す。ビット線対にデータが
読み出されたタイミングで、センスアンプが活性化さ
れ、ビット線対が駆動される。アクティブコマンドに続
いて、コラムアドレスと共にリードコマンドが入力さ
れ、選択されたメモリセルに対応するコラムゲートが選
択され、ローカルデータバス線が選択され、グローバル
データバス線を経由して、出力回路から出力される。
【００４３】ＳＤＲＡＭにおける書き込み動作は、上記
と同じアクティブコマンドを入力した後に、コラムアド
レス及び書き込みデータと共にライトコマンドを供給
し、ライトアンプからグローバルデータバス線、ローカ
ルデータバス線、コラムゲートを介して、選択されたビ
ット線対を駆動する。この駆動動作により、逆相のデー
タが書き込まれる場合は、センスアンプの状態が反転さ
れる。
【００４４】本実施の形態例のメモリデバイスは、上記
のアクティブモードやリードモード、ライトモード等の
通常動作に加えて、ストレス試験モードという別の動作
モードを有する。このストレス試験モードでは、通常モ
ードとは異なる特別のコマンド等を供給し、全ビット線
対を全ローカルデータバス線とグローバルデータバス線
を経由して書き込みアンプに接続し、書き込みアンプに
より全ビット線対を所望のＨレベル、Ｌレベルに駆動
し、その後、外部から与えるセンスアンプ活性化タイミ
ング信号LE1によって、全てのセンスアンプを活性化し
て全てのビット線対をより高いＨレベルに駆動する。
【００４５】以下の説明により、上記の通常動作とスト
レス試験モードでの動作との違いが明らかになる。
【００４６】図４は、アクティブモード時の動作を説明
する為の周辺回路の構成図である。また、図５は、アク
ティブモード時の動作波形図である。図３及び図４の構
成図と図５の動作波形図に従って、アクティブモード時
の動作を説明する。
【００４７】クロックCLKの立ち上がりエッジに同期し
て、コマンド入力端子CMDからアクティブコマンドACTV
が供給されると、アドレス入力AddとしてローアドレスR
Aがローアドレスバッファ３３に取り込まれ、内部ロー
アドレスS11が出力される。内部ローアドレスS11は、ロ
ープリデコーダ３４に入力され、デコードされた結果の
ロープリデコーダ出力Ｓ１２，Ｓ１４，Ｓ１６を出力す
る。ロープリデコーダ出力の一部Ｓ１２は、ビット線ト
ランスファ信号生成回路BLTGENに供給され、ここでの例
では、ビット線トランスファ信号生成回路BLTGENが、ビ
ット線トランスファ信号BLT1ZをＨレベルに立ち上げ
る。
【００４８】即ち、図３に示される１対のビット線トラ
ンスファ信号BLT0z,1zの両方がＬレベルの状態から、こ
のアクティブコマンドにより、一方のビット線トランス
ファ信号BLT1zがＨレベルになる。このことは、図３中
の右側のビット線対群がセンスアンプ回路部から切り離
され、左側のビット線対群が選択されることを意味す
る。つまり、インバータ１８により、ビット線トランス
ファ信号BLT1xはＬレベルになり、右側のビット線トラ
ンスファゲートN11,N12が共に非導通になり、センスア
ンプS/Aと右側のビット線対BL,/BLとが切り離される。
【００４９】更に、図３に示される通り、ビット線トラ
ンスファ信号BLT1zがＨレベルになると、メインセンス
アンプ制御回路MSAC内のＮＯＲゲート１０の出力はＬレ
ベルを出力できる状態になり、サブセンスアンプ制御回
路SSAC内のＮＯＲゲート２０によりビット線リセット信
号BRSは、Ｌレベルになり、リセット回路のトランジス
タＮ１，Ｎ２，Ｎ３は全て非導通状態になる。また、リ
セット信号BRSのＬレベルにより、ブロック選択信号φB
LKがＨレベルになり、データバスゲートDBGが導通し、
選択ブロックのローカルデータバス線対LDB,/LDBが、グ
ローバルデータバス線対GDB,/GDBに接続される。更に、
リセット信号BRSがLレベルになって、センスアンプ活性
化信号生成回路２４内のトランジスタN24,N25が共に非
導通になり、センスアンプ活性化信号PSA、NSAがプリチ
ャージレベルVPRから切り離される。
【００５０】図４に示される通り、ロープリデコーダ３
４の残りの出力Ｓ１４，Ｓ１６は、メインワードデコー
ダMWDECおよびサブワードデコーダSWDECに入力され、本
例ではメインワード線MWLが選択され、ワード線WL0が選
択されＨレベルに駆動される。ワード線WL0の立ち上が
りにより、メモリセルＭＣのデータがビット線BL0に出
力し、記憶データに応じて、ビット線BL0を僅かに上昇
または下降させる。
【００５１】その後、タイミングジェネレータ３０は、
アクティブコマンドにより設定されたタイミングで、内
部センスアンプ活性化タイミング信号LE0をＨレベルに
する。この時、タイミングジェネレータ３０は、内部タ
イミング信号LE0を選択する選択信号LESを出力する。
【００５２】その結果、図３に示されたタイミング信号
選択回路LE-SWにより、内部センスアンプ活性化タイミ
ング信号LE0のタイミングで、センスアンプ活性化タイ
ミング信号ＬＥがＨレベルになり、トランジスタＮ２
０，Ｐ２１に供給され、ＮＯＲゲートの出力φLEをＬレ
ベルにする。これにより、更に別のセンスアンプ活性化
タイミング信号ＬＥＮ，ＬＥＰがそれぞれＨレベル、Ｌ
レベルになり、生成回路２４内のトランジスタＮ２６と
Ｐ２３を共に導通させる。その結果、センスアンプ活性
化信号ＮＳＡ，ＰＳＡがそれぞれグランド電圧VSSと電
源電圧VDDになり、センスアンプS/Aを駆動する。このセ
ンスアンプの活性化により、ビット線対間の微小電圧が
検出され、ビット線対がそれぞれ電源レベルとグランド
レベルに駆動される。
【００５３】以上が、アクティブコマンドによるアクテ
ィブモード時の動作である。
【００５４】図６は、ライトモード時の動作を説明する
周辺回路部のブロック図である。また、図７は、ライト
モード時の動作波形図である。ライトコマンドWRITE
は、アクティブコマンドACTV後の所定のタイミングで、
クロックCLKの立ち上がりエッジに同期して供給され
る。この時、同時にアドレス入力Addからコラムアドレ
スCA及び、データ入出力端子ＤＱから書き込みデータDi
nも、クロックCLKの立ち上がりエッジに同期して供給さ
れ、それぞれコラムアドレスバッファ３６と、ライトデ
ータバッファ４０に取り込まれる。
【００５５】内部コラムアドレスＳ３６は、コラムプリ
デコーダ３８に入力され、デコードされ、出力Ｓ３８が
コラムデコーダCDECに供給される。コラムデコーダCDEC
は、メモリバンク内の一つのコラム選択信号ＣＬをＨレ
ベルにする。この選択されたコラム選択信号ＣＬに応答
して、図３のコラム選択ゲートＮ５，Ｎ６が共に導通
し、選択されたビット線対BL,/BLが、ローカルデータバ
ス線対LDB,/LDBに接続される。この結果、選択されたビ
ット線対BL,/BLは、ローカルデータバス線対LDB,/LDB、
グローバルデータバス線対GDB,/GDBを介して、書き込み
アンプＷＡに接続される。
【００５６】一方、ライトデータDinは、ライトデータ
バッファ４０に取り込まれ、内部ライトデータＳ４０が
書き込みアンプＷＡに供給される。書き込みアンプＷＡ
は、この内部ライトデータＳ４０に従って、メモリバン
ク内で選択された１対のビット線対BL,/BLをＨレベル／
Ｌレベルに駆動する。このビット線対の駆動時に同時
に、逆相のデータを書き込む場合は、書き込みアンプが
そのセンスアンプS/Aの状態を反転する。
【００５７】尚、リードコマンドが与えられた場合は、
コラム選択信号ＣＬがＨレベルになり、センスアンプが
読み出したビット線対の状態が、データバス線対を介し
て出力回路に伝えられる。
【００５８】上記の通り、通常の書き込み動作では、少
なくともメモりバンク内において、唯一のビット線対
が、ローカルデータバス線対、グローバルデータバス線
対を介して書き込みアンプに接続され、書き込みアンプ
ＷＡは、センスアンプが活性化した状態で、選択された
ビット線対を駆動すると共に、活性化状態のセンスアン
プも反転させる。
【００５９】次に、本実施の形態例におけるストレス試
験モード時の動作について説明する。このストレス試験
モードでは、通常動作時よりも多くのビット線対（好ま
しくは全てのビット線対）を書き込みアンプに接続し、
センスアンプ非活性化状態で、書き込みアンプがそれら
のビット線対にＨレベル／Ｌレベルの電圧を印加し、所
定時間後のタイミングで、それらのビット線対に対応す
るセンスアンプを活性化する。センスアンプの活性化に
より、ビット線対には十分な電圧ストレスが印加され
る。その場合、ワード線は適宜Ｈレベルに駆動しても良
い。ワード線が駆動される場合は、ビット線対間だけで
なく、メモリセル間にもＨレベルとＬレベルの電圧を印
加してストレスを印加することができ、メモリセル間の
不良も顕在化させることができる。
【００６０】図８は、ストレス試験モード時の動作を説
明するための周辺回路部のブロック図である。また、図
９は、ストレス試験モード時の動作波形図である。
【００６１】メモリデバイスがスタンバイ状態にある状
況で、外部からストレスコマンドＳＴＲを投入すること
により、メモリデバイスはストレス試験モードにエント
リする。このストレスコマンドＳＴＲは、ウエハー状態
での試験時にのみ利用できる特別の入力端子を利用し
て、ストレスコマンド信号を与える方式でも良いし、ま
たは、通常使用時に使われるコマンドとは異なる特別の
ストレスコマンドをコマンド端子CMDから入力する方式
でも良い。
【００６２】ストレスコマンドＳＴＲと同時に、外部か
らはビット線対に与えるべきストレス方向に対応するデ
ータDinが、入出力端子DQ0に供給される。また、別の入
出力端子DQ1には、センスアンプ活性化タイミング信号L
E1が供給されるが、ストレスコマンドSTRが供給される
時点では、非活性状態（Ｌレベル）である。
【００６３】ストレスコマンドSTRが与えられると、タ
イミングジェネレータ３０がそのコマンドに応答して、
ストレス試験モード信号φ１，φ２を共にＨレベルに
し、更に、制御信号S22〜S27を所定のタイミングで生成
する。ストレス試験モード信号φ1とφ2は同じ論理の信
号であるが、信号φ1はHレベルが昇圧電源VPPレベル、
信号φ2はHレベルが電源VDDレベルである点で異なる。
【００６４】このストレス試験モード信号φ１，φ２
は、少なくともメモりバンク内で複数のメモリブロック
の制御回路MSAC,SSACに供給される。より好ましくは、
メモリバンク内の全てのメモリブロックの制御回路MSA
C,SSACに供給される。
【００６５】図３に示した通り、ストレス試験モード信
号φ1=Hにより、ビット線リセット信号BRSがLレベルに
なって、トランジスタN24,N25が非導通になり、センス
アンプ活性化信号PSA、NSAとプリチャージ電圧VPRとが
分離される。ビット線リセット信号BRSのＬレベルによ
り、更に、ブロック選択信号φBLKがＨレベルになり、
グローバルデータバス線対GDB,/GDBとローカルデータバ
ス線対LDB,/LDBとをつなぐデータバスゲートDBGが導通
し、少なくともメモリバンク内の複数のローカルデータ
バス線がグローバルデータバス線に接続される。より好
ましくは、全てのローカルデータバス線がグローバルデ
ータバス線に接続される。
【００６６】更に、ビット線リセット信号BRSのＬレベ
ルにより、トランジスタＮ１，Ｎ２，Ｎ３が非導通にな
り、メモリコア内の複数の、好ましくは全てのビット線
対が、プリチャージ電圧VPRから切り離される。
【００６７】もう一方のストレス試験モード信号φ２＝
Ｈにより、メインセンスアンプ制御回路MSACのＮＯＲゲ
ート１０の出力は、Ｌレベルになることができる状態に
なる。即ち、センスアンプ活性化タイミング信号ＬＥが
次段のタイミング信号LEP,LENに伝わる状態になる。
【００６８】コラムプリデコーダ３８は、タイミングジ
ェネレータ３０からの制御信号Ｓ２７によって、その出
力Ｓ３８が複数選択状態、好ましくは全選択状態にされ
る。それにより全コラム選択信号CLが選択状態（Ｈレベ
ル）になる。この全コラム選択信号ＣＬが選択状態にな
ることにより、メモリバンク内の全てのビット線対BL,/
BLが、対応するローカルデータバス線対LDB,/LDBに接続
され、結局、全てのビット線対BL,/BLが、ローカルデー
タバス線対LDB,/LDBとグローバルデータバス線対GDB,/G
DBとを介して、書き込みアンプWAに接続される状態にな
る。
【００６９】データ入出力端子DQ0につながるライトデ
ータバッファ４０は、制御信号Ｓ２２に応答して活性化
され、入力データDinが内部ライトデータＳ４０として
内部に転送される。この内部ライトデータＳ４０は、本
実施の形態例において、一旦データスイッチ回路D-SWに
伝えられる。このデータスイッチ回路D-SWは、通常動作
時においては、同時に入力される複数のライトデータを
それぞれ対応する書き込みアンプWAに供給するが、スト
レス試験モードでは、データ入出力端子DQ0の入力デー
タだけを、全ての書き込みアンプWAに伝える。書き込み
アンプWAに伝えられた書き込みデータは、グローバルデ
ータバス線対GDB,/GDBに送られ、結局全てのビット線対
BL,/BLに、データ入出力端子DQ0の入力データに応じた
Ｈレベル／Ｌレベルの電圧が印加される。この時、セン
スアンプは非活性状態であるので、書き込みアンプWA
は、複数のビット線対、好ましくは全ビット線対を同時
に駆動することができる。但し、この駆動には、一定の
時間を要する。図示される通り、複数のビット線対のレ
ベルは、プリチャージレベルVPR（VDD／２）から、徐々
にＨレベル、Ｌレベル側に推移している。
【００７０】通常動作時において、書き込みアンプWA
は、グローバルデータバス線GDB、ローカルデータバス
線LDBを介して、ただ1個のセンスアンプS/Aにデータを
書き込むのに対して、ストレス試験モードでは、同一グ
ローバルデータバス線GDBにつながる多数のセンスアン
プS/Aに同時に書き込みを行わなければならない。
【００７１】その場合、多数のセンスアンプS/Aが、書
き込むデータと逆相のデータを保持していると、書き込
みアンプWAの能力ではそれらの複数のセンスアンプを反
転することができず、書き込み不可能になる。従って、
ストレス試験モードでは、センスアンプS/Aを非活性状
態にしたままで、書き込みアンプWAが、複数のビット線
対にＨレベル／Ｌレベルの電圧を印加する。但し、セン
スアンプS/Aが非活性状態であっても、全てのビット線
対BL,/BLに入力データが伝えられるには非常に長い時間
がかかる。
【００７２】さらに、ビット線対BL,/BLに入力データが
伝えられても、図３に示すように、コラム選択信号CLを
受けるコラムゲートトランジスタＮ５，Ｎ６は、Ｎチャ
ネルトランジスタであるため、Ｈレベル側のビット線
は、コラム選択信号ＣＬのＨレベルである電源VDDから
トランジスタの閾値電圧Vthより低いレベル（VDD−Vt
h）までしか上がらない。
【００７３】従って、ストレス試験モードでは、書き込
みアンプが一定の長時間の間全てのビット線対にＨレベ
ル／Ｌレベルの電圧を印加した後に、センスアンプ活性
化タイミング信号LE1が、外部から入出力端子DQ1を介し
て与えられる。センスアンプS/Aの活性化は、入出力端
子DQ1をHレベルにするタイミングで行われる。
【００７４】ストレス試験モードでは、入出力端子DQ1
の入力は、タイミングジェネレータ３０により制御信号
S25を介して活性化された外部LEバッファ４２に送ら
れ、LEスイッチ回路LE-SWに伝えられる。LEスイッチ回
路LE-SWは、通常動作時においては、タイミングジェネ
レータ３０が生成する内部センスアンプ活性化タイミン
グ信号LE0を、タイミング信号ＬＥとしてメインセンス
アンプ制御回路MSACに供給する。一方、ストレス試験モ
ードでは、外部LEバッファ４２からの外部センスアンプ
活性化タイミング信号LE1をセンスアンプ活性化タイミ
ング信号LEとして、メインセンスアンプ制御回路MSACに
供給する。これにより、入出力端子DQ1の変化がセンス
アンプ活性化タイミング信号LEに伝えられ、図３に示し
たメインセンスアンプ制御回路MSACにより、タイミング
信号LEP,LENに伝えられ、結局、全てのセンスアンプS/A
が活性化される。センスアンプS/Aが活性化されると、
Ｈレベル側のビット線の電位は、電源VDDのレベルまで
上昇し、ビット線対には十分なストレスが印加される。
【００７５】以上示した方式により、メモリデバイス内
の全てのビット線対に、同時に所望の電位を印加するこ
とができる。
【００７６】尚、通常動作時は、メモリバンク内で１つ
のビット線対が書き込みアンプに接続されるのに対し
て、ストレス試験モードでは、少なくともメモりバンク
内で通常時よりも多い複数のビット線対が書き込みアン
プに接続されれば、従来例より短時間でストレス試験を
行うことができる。そして、より好ましくは、全てのビ
ット線対がそれぞれの書き込みアンプに接続されて、一
度に全てのビット線対にストレスが印加される。また、
より好ましくは、全てのワード線のＨレベルに駆動さ
れ、全てのメモリセルがビット線対に接続される。
【００７７】また、図８の例では、コラムプリデコーダ
３８や外部ＬＥバッファー４２への制御信号Ｓ２７，Ｓ
２５がタイミングジェネレータ３０から与えられている
が、これらの制御信号Ｓ２７，Ｓ２５は、ストレス試験
モード信号φ２を利用することも可能である。
【００７８】更に、上記のストレス試験モードにおい
て、全てのワード線を選択状態にすることにより、隣接
するメモリセル間での電圧ストレスを印加することがで
きる。
【００７９】更に、ストレス試験モードにおいて、セン
スアンプを活性化するタイミング信号を、内部のタイミ
ングジェネレータが、ストレス試験コマンドに応答し
て、通常動作時と異なるタイミングで生成してもよい。
【００８０】以上の実施の形態をまとめると、次の通り
である。
【００８１】１．複数のビット線対と複数のワード線
と、それらの交差位置に設けられた複数のメモリセルと
を有するダイナミックメモリデバイスにおいて、書き込
みアンプが接続されたデータバス線と、前記ビット線対
に設けられ、前記ビット線対を駆動するセンスアンプと
を有し、ストレス試験モードの時に、通常書き込みモー
ド時より多い前記ビット線対が前記データバス線に同時
に接続され、前記書き込みアンプから同時接続された前
記ビット線対にＨレベルとＬレベルの電圧が印加され、
その後、前記通常書き込みモード時とは異なるタイミン
グで、前記選択されたビット線対の前記センスアンプが
活性化され、当該ビット線対が駆動されることを特徴と
するダイナミックメモリデバイス。
【００８２】２．上記１において、前記通常書き込みモ
ード時において、前記センスアンプが活性化された後
に、前記書き込みアンプから書き込みデータに応じて選
択された前記ビット線対にＨレベルとＬレベルの電圧が
印加されることを特徴とするダイナミックメモリデバイ
ス。
【００８３】３．上記１において、更に、前記書き込み
アンプに書き込みデータを供給するデータ入力端子を有
し、前記ストレス試験モード時において、前記データ入
力端子から供給された書き込みデータに従って、前記書
き込みアンプが前記接続されたビット線対に電圧を印加
することを特徴とするダイナミックメモリデバイス。
【００８４】４．上記１において、前記ストレス試験モ
ード時において、前記センスアンプを活性化するタイミ
ングで、外部からセンスアンプ活性化タイミング信号が
供給されることを特徴とするダイナミックメモリデバイ
ス。
【００８５】５．上記１において、前記ストレス試験モ
ード時において、前記センスアンプを活性化するタイミ
ングで、内部でセンスアンプ活性化タイミング信号が供
給されることを特徴とするダイナミックメモリデバイ
ス。
【００８６】６．上記１において、更に、前記ビット線
対、ワード線、メモリセル及びセンスアンプをそれぞれ
有する複数のメモリバンクを有し、前記通常書き込みモ
ード時において、前記複数のメモリバンクそれぞれで、
ビット線対が前記データバス線に接続され、前記ストレ
ス試験モード時において、前記メモリバンク内で、前記
通常書き込みモード時よりも多いビット線対が前記デー
タバス線に同時に接続されることを特徴とするダイナミ
ックメモリデバイス。
【００８７】７．上記６において、前記ストレス試験モ
ード時において、前記メモリバンク内で、全てのビット
線対が前記データバス線に同時に接続されることを特徴
とするダイナミックメモリ。
【００８８】８．上記１において、前記データバス線
は、第１のゲートを介して前記ビット線対に接続される
複数のローカルデータバス線と、当該ローカルデータバ
ス線に第２のゲートを介して接続されるグローバルデー
タバス線とを有し、前記書き込みアンプが前記グローバ
ルデータバス線に接続され、前記通常書き込みモード時
において、選択されたローカルデータバス線が前記第２
のゲートを介して前記グローバルデータバス線に接続さ
れ、前記ストレス試験モード時において、複数のローカ
ルデータバス線が前記第２のゲートを介して前記グロー
バルデータバス線に接続され、前記書き込みアンプによ
り前記グローバルデータバス線、前記複数のローカルデ
ータバス線を介して、前記複数のビット線対にＨレベル
及びＬレベルの電圧が印加されることを特徴とするダイ
ナミックメモリデバイス。
【００８９】９．上記８において、前記ストレス試験モ
ード時において、前記メモリバンク内で、全ての前記ロ
ーカルデータバス線が前記グローバルデータバス線に接
続され、全てのビット線対が前記ローカルデータバス線
に接続され、全てのセンスアンプが活性化されることを
特徴とするダイナミックメモリデバイス。
【００９０】１０．上記１において、前記ストレス試験
モード時において、全てのワード線が選択されることを
特徴とするダイナミックメモリデバイス。
【００９１】１１．複数のビット線対と複数のワード線
と、それらの交差位置に設けられた複数のメモリセルと
を有するダイナミックメモリデバイスにおいて、書き込
みアンプが接続されたデータバス線と、前記ビット線対
に設けられ、前記ビット線対を駆動するセンスアンプと
を有し、第１の動作モード時において、前記センスアン
プが活性化された後に、選択されたビット線対が前記デ
ータバス線に接続され、前記書き込みアンプから前記選
択されたビット線対にＨレベル及びＬレベルの電圧が印
加され、第２の動作モード時において、前記第１の動作
モード時よりも多いビット線対が前記データバス線に接
続され、前記書き込みアンプから前記接続されたビット
線対にＨレベル及びＬレベルの電圧が印加された後に、
前記センスアンプが活性化されることを特徴とするダイ
ナミックメモリデバイス。
【００９２】１２．上記１１において、前記第１の動作
モードは、通常書き込みモードであり、前記第２の動作
モードは、ストレス試験モードであることを特徴とする
ダイナミックメモリデバイス。
【００９３】以上、本発明の保護範囲は、上記の実施の
形態例に限定されるものではなく、特許請求の範囲に記
載された発明とその均等物にまで及ぶものである。
【００９４】
【発明の効果】以上、本発明によれば、ストレス試験時
において、通常書き込みモード時よりも多くのビット線
対に同時に書き込みアンプからＨレベルとＬレベルの電
圧を印加することができるので、ストレス試験に要する
時間を短くすることができる。
【図面の簡単な説明】
【図１】本実施の形態例におけるダイナミックメモリデ
バイスの全体構成図である。
【図２】メモリセルアレイとセンスアンプ列の構成図で
ある。
【図３】センスアンプ回路部SAmnと、メインセンスアン
プ制御回路MSACと、サブセンスアンプ制御回路SSACの具
体的な回路図である。
【図４】アクティブモード時の動作を説明する為の周辺
回路の構成図である。
【図５】アクティブモード時の動作波形図である。
【図６】ライトモード時の動作を説明する周辺回路部の
ブロック図である。
【図７】ライトモード時の動作波形図である。
【図８】ストレス試験モード時の動作を説明するための
周辺回路部のブロック図である。
【図９】ストレス試験モード時の動作波形図である。
【符号の説明】
BL,/BL ビット線対 WL ワード線 S/A センスアンプ LDB,/LDB ローカルデータバス線 GDB,/GBD グローバルデータバス線 ＷＡ 書き込みアンプ LE0 内部センスアンプ活性化タイミング信号 LE1 外部センスアンプ活性化タイミング信号 ＬＥ センスアンプ活性化タイミング信号 PSA,NSA センスアンプ活性化信号 φ１，φ２ ストレス試験モード信号

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】複数のビット線対と複数のワード線と、そ
    れらの交差位置に設けられた複数のメモリセルとを有す
    るダイナミックメモリデバイスにおいて、 書き込みアンプが接続されたデータバス線と、 前記ビット線対に設けられ、前記ビット線対を駆動する
    センスアンプとを有し、 ストレス試験モードの時に、通常書き込みモード時より
    多い前記ビット線対が前記データバス線に同時に接続さ
    れ、前記書き込みアンプから同時接続された前記ビット
    線対にＨレベルとＬレベルの電圧が印加され、その後、
    前記選択されたビット線対の前記センスアンプの活性化
    が開始され、当該ビット線対が駆動されることを特徴と
    するダイナミックメモリデバイス。
  2. 【請求項２】請求項１において、 更に、前記書き込みアンプに書き込みデータを供給する
    データ入力端子を有し、 前記ストレス試験モード時において、前記データ入力端
    子から供給された書き込みデータに従って、前記書き込
    みアンプが前記接続されたビット線対に電圧を印加する
    ことを特徴とするダイナミックメモリデバイス。
  3. 【請求項３】請求項１において、 前記ストレス試験モード時において、前記センスアンプ
    を活性化するタイミングで、外部からセンスアンプ活性
    化タイミング信号が供給されることを特徴とするダイナ
    ミックメモリデバイス。
  4. 【請求項４】請求項１において、 更に、前記ビット線対、ワード線、メモリセル及びセン
    スアンプをそれぞれ有する複数のメモリバンクを有し、 前記通常書き込みモード時において、前記複数のメモリ
    バンクそれぞれで、選択されたビット線対が前記データ
    バス線に接続され、 前記ストレス試験モード時において、前記メモリバンク
    内で、前記通常書き込みモード時よりも多いビット線対
    が前記データバス線に同時に接続されることを特徴とす
    るダイナミックメモリデバイス。
  5. 【請求項５】請求項１において、 前記データバス線は、第１のゲートを介して前記ビット
    線対に接続される複数のローカルデータバス線と、当該
    ローカルデータバス線に第２のゲートを介して接続され
    るグローバルデータバス線とを有し、 前記書き込みアンプが前記グローバルデータバス線に接
    続され、 前記通常書き込みモード時において、選択されたローカ
    ルデータバス線が前記第２のゲートを介して前記グロー
    バルデータバス線に接続され、前記ストレス試験モード
    時において、前記通常書き込みモード時より多い複数の
    ローカルデータバス線が前記第２のゲートを介して前記
    グローバルデータバス線に接続され、前記書き込みアン
    プにより前記グローバルデータバス線、前記複数のロー
    カルデータバス線を介して、前記複数のビット線対にＨ
    レベル及びＬレベルの電圧が印加されることを特徴とす
    るダイナミックメモリデバイス。
  6. 【請求項６】複数のビット線対と複数のワード線と、そ
    れらの交差位置に設けられた複数のメモリセルとを有す
    るダイナミックメモリデバイスにおいて、 書き込みアンプが接続されたデータバス線と、 前記ビット線対に設けられ、前記ビット線対を駆動する
    センスアンプとを有し、 第１の動作モード時において、前記センスアンプが活性
    化された後に、選択されたビット線対が前記データバス
    線に接続され、前記書き込みアンプから前記選択された
    ビット線対にＨレベル及びＬレベルの電圧が印加され、 第２の動作モード時において、前記第１の動作モード時
    よりも多いビット線対が前記データバス線に接続され、
    前記書き込みアンプから前記接続されたビット線対にＨ
    レベル及びＬレベルの電圧が印加された後に、前記セン
    スアンプが活性化されることを特徴とするダイナミック
    メモリデバイス。
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