[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JPH10303089A - 張り合わせ基板の製造方法 - Google Patents

張り合わせ基板の製造方法

Info

Publication number
JPH10303089A
JPH10303089A JP10056265A JP5626598A JPH10303089A JP H10303089 A JPH10303089 A JP H10303089A JP 10056265 A JP10056265 A JP 10056265A JP 5626598 A JP5626598 A JP 5626598A JP H10303089 A JPH10303089 A JP H10303089A
Authority
JP
Japan
Prior art keywords
silicon wafer
heat treatment
bonded substrate
cleaning
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10056265A
Other languages
English (en)
Other versions
JP3902321B2 (ja
Inventor
Etsuro Morita
悦郎 森田
Yukio Kawai
幸夫 川合
Toru Taniguchi
徹 谷口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Materials Silicon Corp
Mitsubishi Materials Corp
Original Assignee
Mitsubishi Materials Silicon Corp
Mitsubishi Materials Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Materials Silicon Corp, Mitsubishi Materials Corp filed Critical Mitsubishi Materials Silicon Corp
Priority to JP05626598A priority Critical patent/JP3902321B2/ja
Publication of JPH10303089A publication Critical patent/JPH10303089A/ja
Application granted granted Critical
Publication of JP3902321B2 publication Critical patent/JP3902321B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Landscapes

  • Cleaning Or Drying Semiconductors (AREA)
  • Element Separation (AREA)

Abstract

(57)【要約】 【課題】 ボイド発生を防ぎ、張り合わせ熱処理時間を
短縮でき、過度の熱ストレス、汚染、OSFが発生しに
くい張り合わせ基板の製造方法を提供する。 【解決手段】 活性層用A板と支持用B板はともにSC
1洗浄後、希HF洗浄(HF:H2O=1:50〜40
0)を施す。希HF洗浄によりウェーハ表面がいったん
Si−F結合となる。Si−F結合は分極によりHFの
攻撃を受け易い。よって、ウェーハ表面のSiはSiF
4となって脱離し、ウェーハ表面はH基により終端され
る。次に、両鏡面を室温で重ね合わせた後、880〜1
100℃で20〜120分間張り合わせ熱処理を施す。
Si表面はH基の終端のため、張り合わせ熱処理時にH
2が生じ、その界面から抜けてしまう。張り合わせ熱処
理時間を短縮でき、かつ、基板の汚染やOSFを排除で
きる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は張り合わせ基板の
製造方法、特にパワー素子、複合素子などに使用される
張り合わせ基板の製造方法に関する。
【0002】
【従来の技術】一般に、シリコンウェーハ同士を張り合
わせるには、OH基を持った表面が必要とされている。
ウェーハ表面をこのように制御・形成するには、SC1
(Standard Cleaning 1)洗浄液を
用いて洗浄して表面に自然酸化膜を形成する。または、
この後、表面のconc.HF処理を行い、表面にSi
−F結合をいったん生じさせ、その後純水リンスにより
FをOH基に置換していた(特開平5−198549号
公報)。したがって、張り合わせ強化熱処理は、OH基
により終端されたシリコン面(張り合わせ面)に対して
行われる。よって、この熱処理時、H2Oが張り合わせ
界面から抜け出る際に凝集してウェーハ外周部にボイド
が発生し易くなり、良品基板の収率が悪くなっていた。
【0003】そこで、これを回避するために、張り合わ
せ基板を2時間近くも1200℃程度の高温の雰囲気中
に晒しておかなければならなかった。具体的には、上記
SC1洗浄処理したシリコンウェーハの鏡面同士を室温
のクリーンルーム内にて重ね合わせて密着させる。そし
て、この重ね合わされて一体化した張り合わせ基板を、
1200℃程度で2時間保持する。
【0004】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の張り合わせ基板の製造方法にあっては、重ね
合わせ後の熱処理を1100℃を越える高温度で行って
いたため、以下の不具合が生じていた。すなわち、近
時、デバイスプロセスにあっては低温化の要請が高まっ
ている。例えば誘電体分離基板、選択研磨を施した基
板、VDMOS用の基板などをこの張り合わせの方法を
用いて作製することがあった。このようなパターン付き
ウェーハを張り合わせるとき、上記高温熱処理ではパタ
ーンの伸縮量が大きくなっていたという不具合があっ
た。また、このような高温熱処理では、張り合わせ基板
の活性層部分にOSF(Oxidation Indu
ced Stacking Fault)を発生させる
おそれがあった。
【0005】
【発明の目的】そこで、この発明の目的は、低温熱処理
により張り合わせ基板を作製する方法を提供するもので
ある。また、この発明の目的は、過度の熱ストレス、例
えばパターンずれなどが生じていない張り合わせ基板を
製造することである。また、この発明の目的は、汚染お
よびOSFが生じない張り合わせ基板を提供することで
ある。さらに、この発明は、ボイド発生が少ない張り合
わせ基板を提供することを、その目的としている。ま
た、短時間の熱処理で張り合わせ基板を作製可能とする
ことを、その目的としている。
【0006】
【課題を解決するための手段】請求項1に記載の発明
は、第1のシリコンウェーハと第2のシリコンウェーハ
とを準備する工程と、これらの第1のシリコンウェーハ
および第2のシリコンウェーハの各表面に希HF洗浄を
施す工程と、第1のシリコンウェーハと第2のシリコン
ウェーハとを重ね合わせる工程と、この重ね合わせたシ
リコンウェーハ同士を880〜1100℃で20〜12
0分間熱処理することにより、張り合わせ基板を製造す
る工程とを含む張り合わせ基板の製造方法である。この
温度条件としたのは、880℃未満ではボイド発生率が
増大するからである。また、1100℃を超えると、加
熱温度が高すぎて、パターンずれなどの過度の熱ストレ
ス、炉からの汚染、OSFが発生し易くなるからであ
る。好ましい熱処理時間は20〜120分間であり、2
0分間未満では熱処理時間が短か過ぎてシリコンウェー
ハの張り合わせ界面にボイドが発生し易くなる。また、
120分間を超えるとOSFの発生が多くなる。また、
ここでいう希HF洗浄とは、一般的なシリコンウェーハ
のHF洗浄よりも低濃度のHF(フッ酸)を用いた洗浄
を意味する。
【0007】請求項2に記載の発明は、第1のシリコン
ウェーハと第2のシリコンウェーハとの間に絶縁膜を介
在させたSOI基板を張り合わせにより製造する張り合
わせ基板の製造方法において、第1のシリコンウェーハ
および第2のシリコンウェーハの各表面に希HF洗浄を
施す工程と、第1のシリコンウェーハと第2のシリコン
ウェーハとを、それらの間に絶縁膜を介在させて重ね合
わせる工程と、重ね合わせた後、880〜1100℃の
温度で、20〜120分間の条件で熱処理することによ
り、張り合わせ基板を製造する工程とを備えた張り合わ
せ基板の製造方法である。これらの温度条件、熱処理時
間については請求項1に記載の発明の場合と同じ理由に
よる。
【0008】請求項3に記載の発明は、鏡面研磨された
ポリシリコン層を表面に有する第1のシリコンウェーハ
を準備する工程と、第2のシリコンウェーハを準備する
工程と、これらの第1のシリコンウェーハおよび第2の
シリコンウェーハの各表面に希HF洗浄を施す工程と、
第1のシリコンウェーハのポリシリコン層を第2のシリ
コンウェーハの表面に重ね合わせる工程と、重ね合わせ
た後、これらを880〜1100℃で、20〜120分
間熱処理することにより張り合わせ基板を製造する工程
とを備えた張り合わせ基板の製造方法である。ここでい
うポリシリコン層を表面に有する第1のシリコンウェー
ハには、活性層用ウェーハの場合と、支持基板用ウェー
ハの場合の両方を含む。なお、第1のシリコンウェーハ
と第2のシリコンウェーハの両方が、ポリシリコン層を
有するものであってもこの発明の効果が得られる。ま
た、上記温度条件、熱処理時間とした理由は、請求項1
に記載の発明の場合と同じである。
【0009】請求項4に記載の発明は、表面にポリシリ
コン層を有する第1のシリコンウェーハを準備する工程
と、表面に絶縁膜を有する第2のシリコンウェーハを準
備する工程と、これらの第1のシリコンウェーハのポリ
シリコン層表面および第2のシリコンウェーハの絶縁膜
表面にそれぞれ希HF洗浄を施す工程と、第1のシリコ
ンウェーハのポリシリコン層と第2のシリコンウェーハ
の絶縁膜とを重ね合わせる工程と、重ね合わせた後、こ
れらを880〜1100℃で、20〜120分間熱処理
することにより張り合わせ基板を製造する工程とを備え
た張り合わせ基板の製造方法である。これらの温度条
件、熱処理時間の限定は、請求項1に記載の発明の場合
と同じ理由による。
【0010】請求項5に記載の発明は、上記第1のシリ
コンウェーハはパターン形成層をポリシリコン層で被覆
している請求項3または請求項4に記載の張り合わせ基
板の製造方法である。
【0011】請求項6に記載の発明は、上記熱処理は、
酸素雰囲気または窒素ガス雰囲気で行う請求項1〜請求
項5のいずれか1項に記載の張り合わせ基板の製造方法
である。
【0012】請求項7に記載の発明は、上記希HF洗浄
に使用される洗浄液は、HF:H2O=1:Xとしたと
き、50≦X≦400である請求項1〜請求項6のいず
れか1項に記載の張り合わせ基板の製造方法である。X
の値をこの範囲としたのは、Xが50未満では、ウェー
ハ表面のSi−F結合のFがOH基に置換した場合に、
OH基の比率が高くなりすぎて、ウェーハ外周部でのボ
イド発生率が増大するからである。また、Xが400を
越えると、自然酸化膜の除去に時間がかかりすぎるから
である。
【0013】
【作用】請求項1に記載の発明では、まず、第1のシリ
コンウェーハ(PW:鏡面ウェーハ)および第2のシリ
コンウェーハ(PW)を準備する。これらのシリコンウ
ェーハは、いずれも少なくともSC1液中に浸して洗浄
を行い、最後に希HF洗浄を施しておく。希HF洗浄す
ることにより、まずHF分子がウェーハ表面のSi−O
結合と反応して、Si−F結合を形成する。このSi−
F結合は分極しているので、HFの攻撃を受け易く、こ
れによりウェーハ表面のSiはSiF4として脱離して
Si表面はH基により終端される。次に、これらの第1
のシリコンウェーハと第2のシリコンウェーハとを例え
ば室温にて重ね合わせる。これらのシリコンウェーハの
鏡面同士を密着させるものである。そして、この重ね合
わせたウェーハを880〜1100℃の温度で20〜1
20分間熱処理する。この結果、ボイドが発生していな
い張り合わせ基板を作製することができる。H2が張り
合わせ界面から容易に離脱することができるからであ
る。これは、H2は体積が非常に小さいからである。こ
の低温熱処理の結果、張り合わせ基板において、過度の
熱ストレス、汚染が起き難く、OSFも発生しにくい。
【0014】請求項2に記載の発明では、第1のシリコ
ンウェーハと第2のシリコンウェーハとの間に絶縁膜を
介在させて重ね合わせるものとする。すなわち、まず、
これらのシリコンウェーハには、SC1、希HFの各洗
浄を施しておく。そして、これらのシリコンウェーハ
(表面は鏡面)を絶縁膜を介在させて重ね合わせた状態
で、880〜1100℃の温度で、20〜120分間の
条件で熱処理する。この結果、張り合わせによるSOI
基板を製造することができる。
【0015】請求項3に記載の発明では、まず、表面を
鏡面研磨したポリシリコン層をその表面に有する第1の
シリコンウェーハを準備する。また、表面が鏡面研磨さ
れた第2のシリコンウェーハを準備する。そして、これ
らのシリコンウェーハの表面(鏡面)には、それぞれS
C1洗浄後希HF洗浄を施しておく。次に、この第1の
シリコンウェーハのポリシリコン層を第2のシリコンウ
ェーハの表面に重ね合わせ、密着させる。鏡面同士を密
着させるものである。この重ね合わせは、例えばクリー
ンルーム内の室温で行う。そして、重ね合わせた後、こ
れを880〜1100℃で、20〜120分間熱処理す
る。この結果、ポリシリコン層をシリコン層とシリコン
層との間に介在させた張り合わせ基板を作製することが
できる。20分間未満の熱処理では、接合した界面にボ
イド(未接合部)が発生するからである。120分を越
えると、ポリシリコン層の伸縮量が大きくなり過ぎるか
らである。
【0016】請求項4に記載の発明では、まず、ポリシ
リコン層を有する第1のシリコンウェーハを準備する。
また、表面に絶縁膜を有する第2のシリコンウェーハを
準備する。そして、これらのシリコンウェーハの表面に
は、つまりポリシリコン層表面および絶縁膜表面にそれ
ぞれ希HF洗浄を施しておく。次に、この第1のシリコ
ンウェーハのポリシリコン層の表面と第2のシリコンウ
ェーハの絶縁層表面同士を重ね合わせ、例えば室温で密
着させる。そして、重ね合わせた後、これらを880〜
1100℃で、20〜120分間熱処理する。希HF洗
浄によりウェーハ表面がH基で終端されているので、張
り合わせ熱処理によりその界面にH2が生じる。ところ
が、H2は体積が非常に小さく、熱処理の時間が比較的
短くても張り合わせ界面から抜け出やすい。この結果、
ウェーハ外周部にボイドが発生しにくく、かつ、汚染や
OSFも起きにくい、ポリシリコン層を有する張り合わ
せ基板を、良好な生産性により作製することができる。
【0017】請求項5に記載の発明では、上記第1のシ
リコンウェーハにパターン層を形成しておく。このパタ
ーン層をポリシリコン層で被覆し、ポリシリコン層表面
を鏡面研磨しておく。この第1のシリコンウェーハを第
2のシリコンウェーハと重ね合わせ、熱処理する。熱処
理温度は880〜1100℃と比較的低温であり、しか
も、熱処理時間も20〜120分間と比較的短いので、
パターンずれなどの過度の熱ストレスが少ない、パター
ン形成層をシリコン層間に介在させた張り合わせ基板を
作製することができる。
【0018】請求項6に記載の発明では、上記熱処理
は、酸素雰囲気または窒素ガス雰囲気で行うものとす
る。ドライO2雰囲気でもよく、ウェットO2雰囲気でも
よい。または、N2ガス雰囲気での加熱でもよい。
【0019】請求項7に記載の発明では、上記希HF洗
浄に使用される洗浄液は、HF:H2O=1:Xとした
とき、50≦X≦400としたものである。上記第1の
シリコンウェーハと第2のシリコンウェーハとを重ね合
わせる前に、これらのシリコンウェーハの表面に上記範
囲のHF洗浄液を用いた希HF洗浄を施しておく。この
結果、通常のHF洗浄に比べて、シリコンウェーハの張
り合わせ面のOH基の密度が小さくなり、よって張り合
わせ熱処理後の張り合わせ界面に発生するH2Oの量が
少なくなる。よって、張り合わせ基板の周辺部へのボイ
ドの発生率をより低減することができることとなる。
【0020】
【発明の実施の形態】以下この発明の実施例を図面を参
照して説明する。図1はこの発明の第1実施例に係る張
り合わせ基板の製造方法を示すフローシートである。図
2は第1実施例に係る張り合わせ基板のボイド発生率を
示すグラフである。
【0021】この第1実施例では、シリコンウェーハ同
士(シリコン面同士)を直接張り合わせるものとする。
図1において示すように、この場合、2枚の鏡面研磨シ
リコンウェーハ(活性層用A板,支持層用B板)11,
12には、ともに、SC1洗後、希HF洗浄(HF:H
2O=1:50〜400)を施しておく。希HF洗浄に
より、HF分子がウェーハ表面のSi−O結合と反応
し、Si−F結合となる。このSi−F結合は分極して
いるのでHFの攻撃を受け易く、これによりウェーハ表
面のSiはSiF4 となって脱離し、ウェーハ表面は
H基により終端される。そして、これらの鏡面同士を重
ね合わせた室温での張り合わせ後、張り合わせ基板13
に対して張り合わせ熱処理を施す。この熱処理温度は8
80〜1100℃で、時間は120分とする。熱処理は
2ガス雰囲気で行った。
【0022】この際、希HF洗浄によりシリコンウェー
ハ表面がH基で終端されているので、張り合わせ熱処理
により張り合わせ界面にはH2が生じる。H2は体積が非
常に小さい。よって、この張り合わせ界面で生じたH2
は、熱処理時間が比較的短くても、その張り合わせ界面
から抜け出やすい。さらにこの後、超音波照射によるボ
イド検査を行い、また、面取り、A板の研削・研磨によ
りA板を所定厚さとし、洗浄することとなる。
【0023】図2には張り合わせ熱処理温度とボイド発
生率との関係を示している。このグラフに示すように、
880℃以上の熱処理ではボイド発生率が低減された。
このボイド発生率は上記超音波照射による検査(超音波
探傷法)に基づいている。また、熱処理温度は比較的低
温寄りの温度(880〜1100℃)に設定されている
ので、120分間という比較的短時間の熱処理であって
も、張り合わせ基板の汚染(熱処理炉からの重金属汚染
など)が起きにくい。また、OSFが発生しにくい。こ
のOSFの測定は公知の方法で行った。すなわち、セコ
エッチング等の選択的なエッチング後、顕微鏡観察する
測定方法により行った。
【0024】図3にはこの発明の第2実施例を示す。こ
の実施例では、SOI(Silicon On Ins
ulator)基板作製の手順を示す。使用するシリコ
ンウェーハは、活性層用のA板、支持用のB板のいずれ
か一方の鏡面に所定厚さの酸化膜を被着しておくものと
する。A板またはB板の表面に所定厚さのSiO2膜を
形成し、これらを重ね合わせることにより、張り合わせ
SOI基板を作製する。これらのシリコンウェーハは、
ともに、SCl洗浄、リンス、希HF洗浄(HF:H2
O=1:50〜400)、純水リンスを経て、重ね合わ
される。または、活性層用の酸化膜を有するシリコンウ
ェーハでは、SCl洗浄を施しておくこともできる。こ
のSC1洗浄で酸化膜上のパーティクルを除去しておく
ことができるからである。張り合わせは、室温で行い、
その後の熱処理は、880〜1100℃で、20〜12
0分間行うものとする。熱処理後の活性層の研削・研磨
等は上記実施例と同様とする。この実施例にあっても上
記実施例と同様にボイド発生が少ないSOI基板を作製
することができる。
【0025】図4にはこの発明の第3実施例を示す。こ
の第3実施例では間にポリシリコン膜を介在させたシリ
コンウェーハ同士の張り合わせを示す。まず、活性層用
の第1のシリコンウェーハ(A板)と、ポリシリコン膜
を被着した第2のシリコンウェーハ(B板)とを準備す
る。この第1のシリコンウェーハは一面に鏡面研磨を施
したCZウェーハとする。また、第2のシリコンウェー
ハは、例えばCVDにより所定厚さのポリシリコン膜を
鏡面ウェーハに被着しておく。次に、これらの第1のシ
リコンウェーハと第2のシリコンウェーハとを、まず、
SC1液で洗浄し、リンス後、希HF液で洗浄する。こ
の希HF洗浄液は、HF:H2O=1:(50〜40
0)とする。また、この洗浄時間はSiOXをウェーハ
表面から除去することができるまでとする。そして、こ
の後、純水による流水リンスを行った。その後の乾燥は
スピンドライで行った。
【0026】次いで、この乾燥後30分以内に、このウ
ェーハを用いて室温で所定条件下に重ね合わせて接着し
た。第1のシリコンウェーハと第2のシリコンウェーハ
とを張り合わせるものである。なお、この張り合わせは
室温で行う。そして、この張り合わせた基板を熱処理す
る。例えば880〜1100℃、20〜120分間、ド
ライO2雰囲気で加熱する。そして、この張り合わせ基
板について、例えば超音波測定などで張り合わせ界面に
ボイドが存在しないかを、検査・確認した。この実施例
にあっても上記各実施例と同様にボイド発生が低減され
た張り合わせ基板を得ることができる。
【0027】図5はこの発明の第4実施例を示してい
る。この実施例では、ウェーハ表面にパターンを形成
し、これをポリシリコン層21で被覆したA板22(ポ
リシリコン層表面は鏡面研磨しておく)を、B板23に
張り合わせる。SC1洗浄、リンス、希HF洗浄、リン
スの後、室温で重ね合わせるものとする。鏡面同士を重
ね合わせるものである。さらに、880〜1100℃で
120分間の熱処理を施した後、公知の方法(超音波、
IRなど)でボイド検査を行った。
【0028】図6はこの発明の第4実施例に係る張り合
わせ基板でのパターン伸縮率を示すグラフである。この
グラフからわかるように、1100℃を越えた熱処理で
は伸縮率が上昇する。測定は公知の方法で行った。
【0029】
【発明の効果】この発明によれば、以下の効果を有す
る。 (1)張り合わせ基板に大きな熱ストレスが生じること
がない。 (2)パターンずれなどが生じていない張り合わせ基板
を製造することができる。 (3)張り合わせ基板の汚染も低減される。 (4)OSFが生じない張り合わせ基板を作製すること
ができる。 (5)張り合わせ基板の張り合わせ界面の濃度プロファ
イルを急峻に変化させることができる。 (6)張り合わせ基板のウェーハ外周部でのボイドの発
生を防止することができる。 (7)熱処理時間も短縮することができる。 (8)生産性の向上を図ることができる。
【図面の簡単な説明】
【図1】この発明の第1実施例に係る張り合わせ基板の
製造方法を示すフローシートである。
【図2】この発明の第1実施例に係る張り合わせ基板の
ボイド発生率、OSF発生率を示すグラフである。
【図3】この発明の第2実施例に係る張り合わせ基板の
製造方法を示すフローシートである。
【図4】この発明の第3実施例に係る張り合わせ基板の
製造方法を示すフローシートである。
【図5】この発明の第4実施例に係る張り合わせ基板の
製造方法を示すフローシートである。
【図6】この発明の第4実施例に係る張り合わせ基板で
のパターンの伸縮率を示すグラフである。
【符号の説明】
11 第1のシリコンウェーハ、 12 第2のシリコンウェーハ、 13 張り合わせ基板、 21 ポリシリコン膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 谷口 徹 東京都千代田区大手町1丁目5番1号 三 菱マテリアルシリコン株式会社内

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 第1のシリコンウェーハと第2のシリコ
    ンウェーハとを準備する工程と、 これらの第1のシリコンウェーハおよび第2のシリコン
    ウェーハの各表面に希HF洗浄を施す工程と、 第1のシリコンウェーハと第2のシリコンウェーハとを
    重ね合わせる工程と、 この重ね合わせたシリコンウェーハ同士を880〜11
    00℃で20〜120分間熱処理することにより、張り
    合わせ基板を製造する工程とを含む張り合わせ基板の製
    造方法。
  2. 【請求項2】 第1のシリコンウェーハと第2のシリコ
    ンウェーハとの間に絶縁膜を介在させたSOI基板を張
    り合わせにより製造する張り合わせ基板の製造方法にお
    いて、 第1のシリコンウェーハおよび第2のシリコン
    ウェーハの各表面に希HF洗浄を施す工程と、 第1のシリコンウェーハと第2のシリコンウェーハと
    を、それらの間に絶縁膜を介在させて重ね合わせる工程
    と、 重ね合わせた後、880〜1100℃の温度で、20〜
    120分間の条件で熱処理することにより、張り合わせ
    基板を製造する工程とを備えた張り合わせ基板の製造方
    法。
  3. 【請求項3】 鏡面研磨されたポリシリコン層を表面に
    有する第1のシリコンウェーハを準備する工程と、 第2のシリコンウェーハを準備する工程と、 これらの第1のシリコンウェーハおよび第2のシリコン
    ウェーハの各表面に希HF洗浄を施す工程と、 第1のシリコンウェーハのポリシリコン層を第2のシリ
    コンウェーハの表面に重ね合わせる工程と、 重ね合わせた後、これらを880〜1100℃で、20
    〜120分間熱処理することにより張り合わせ基板を製
    造する工程とを備えた張り合わせ基板の製造方法。
  4. 【請求項4】 表面にポリシリコン層を有する第1のシ
    リコンウェーハを準備する工程と、 表面に絶縁膜を有する第2のシリコンウェーハを準備す
    る工程と、 これらの第1のシリコンウェーハのポリシリコン層表面
    および第2のシリコンウェーハの絶縁膜表面にそれぞれ
    希HF洗浄を施す工程と、 第1のシリコンウェーハのポリシリコン層と第2のシリ
    コンウェーハの絶縁膜とを重ね合わせる工程と、 重ね合わせた後、これらを880〜1100℃で、20
    〜120分間熱処理することにより張り合わせ基板を製
    造する工程とを備えた張り合わせ基板の製造方法。
  5. 【請求項5】 上記第1のシリコンウェーハはパターン
    形成層をポリシリコン層で被覆している請求項3または
    請求項4に記載の張り合わせ基板の製造方法。
  6. 【請求項6】 上記熱処理は、酸素雰囲気または窒素ガ
    ス雰囲気で行う請求項1〜請求項5のいずれか1項に記
    載の張り合わせ基板の製造方法。
  7. 【請求項7】 上記希HF洗浄に使用される洗浄液は、
    HF:H2O=1:Xとしたとき、50≦X≦400で
    ある請求項1〜請求項6のいずれか1項に記載の張り合
    わせ基板の製造方法。
JP05626598A 1997-02-27 1998-02-20 張り合わせ基板の製造方法 Expired - Lifetime JP3902321B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP05626598A JP3902321B2 (ja) 1997-02-27 1998-02-20 張り合わせ基板の製造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP6186397 1997-02-27
JP9-61863 1997-02-27
JP05626598A JP3902321B2 (ja) 1997-02-27 1998-02-20 張り合わせ基板の製造方法

Publications (2)

Publication Number Publication Date
JPH10303089A true JPH10303089A (ja) 1998-11-13
JP3902321B2 JP3902321B2 (ja) 2007-04-04

Family

ID=26397218

Family Applications (1)

Application Number Title Priority Date Filing Date
JP05626598A Expired - Lifetime JP3902321B2 (ja) 1997-02-27 1998-02-20 張り合わせ基板の製造方法

Country Status (1)

Country Link
JP (1) JP3902321B2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000286174A (ja) * 1999-03-30 2000-10-13 Mitsubishi Materials Silicon Corp 張り合わせ基板およびその製造方法
JP2000315634A (ja) * 1999-04-30 2000-11-14 Mitsubishi Materials Silicon Corp 張り合わせ用シリコンウェーハおよび張り合わせ基板の製造方法
JP2005079109A (ja) * 2003-08-29 2005-03-24 Sumitomo Mitsubishi Silicon Corp 貼合せsoiウェーハの製造方法及び該方法により製造された貼合せsoiウェーハ
JP2009152248A (ja) * 2007-12-18 2009-07-09 Seiko Epson Corp 接合方法、接合体、半導体装置および光電変換素子
US7781309B2 (en) 2005-12-22 2010-08-24 Sumco Corporation Method for manufacturing direct bonded SOI wafer and direct bonded SOI wafer manufactured by the method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04162630A (ja) * 1990-10-25 1992-06-08 Mitsubishi Materials Shilicon Corp 半導体基板
JPH05198549A (ja) * 1991-08-26 1993-08-06 Nippondenso Co Ltd 半導体基板の製造方法
JPH08250688A (ja) * 1995-03-13 1996-09-27 Mitsubishi Materials Corp Soi基板及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04162630A (ja) * 1990-10-25 1992-06-08 Mitsubishi Materials Shilicon Corp 半導体基板
JPH05198549A (ja) * 1991-08-26 1993-08-06 Nippondenso Co Ltd 半導体基板の製造方法
JPH08250688A (ja) * 1995-03-13 1996-09-27 Mitsubishi Materials Corp Soi基板及びその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000286174A (ja) * 1999-03-30 2000-10-13 Mitsubishi Materials Silicon Corp 張り合わせ基板およびその製造方法
JP2000315634A (ja) * 1999-04-30 2000-11-14 Mitsubishi Materials Silicon Corp 張り合わせ用シリコンウェーハおよび張り合わせ基板の製造方法
JP2005079109A (ja) * 2003-08-29 2005-03-24 Sumitomo Mitsubishi Silicon Corp 貼合せsoiウェーハの製造方法及び該方法により製造された貼合せsoiウェーハ
JP4581349B2 (ja) * 2003-08-29 2010-11-17 株式会社Sumco 貼合せsoiウェーハの製造方法
US7781309B2 (en) 2005-12-22 2010-08-24 Sumco Corporation Method for manufacturing direct bonded SOI wafer and direct bonded SOI wafer manufactured by the method
US7855129B2 (en) 2005-12-22 2010-12-21 Sumco Corporation Method for manufacturing direct bonded SOI wafer and direct bonded SOI wafer manufactured by the method
JP2009152248A (ja) * 2007-12-18 2009-07-09 Seiko Epson Corp 接合方法、接合体、半導体装置および光電変換素子

Also Published As

Publication number Publication date
JP3902321B2 (ja) 2007-04-04

Similar Documents

Publication Publication Date Title
JP3635200B2 (ja) Soiウェーハの製造方法
JP2856030B2 (ja) 結合ウエーハの製造方法
JP3134391B2 (ja) シリコン基板の接合方法
JPH08181210A (ja) 半導体装置の製造方法
WO2002086975A1 (fr) Procede de production de substrats colles
JPH0391227A (ja) 半導体基板の接着方法
JPH0574803A (ja) 半導体装置の製造方法
JP3902321B2 (ja) 張り合わせ基板の製造方法
JPH11354761A (ja) Soi基板及びその製造方法
JP2858383B2 (ja) 半導体装置の製造方法
WO2013026277A1 (zh) 多层半导体衬底的制备方法
JPH0964319A (ja) Soi基板およびその製造方法
JPH05275300A (ja) 半導体ウェーハの貼合わせ方法
JP4239324B2 (ja) 張り合わせsoiウェーハの製造方法
WO2000001009A1 (en) Dielectric separation wafer and production method thereof
JP2000315635A (ja) 張り合わせ用シリコンウェーハおよびこれを用いた張り合わせ基板の製造方法
JP2000315634A (ja) 張り合わせ用シリコンウェーハおよび張り合わせ基板の製造方法
JP3611142B2 (ja) 張り合わせウェーハおよびその製造方法
JP2003151987A (ja) 半導体基板、及び、半導体基板の製造方法
JP3030545B2 (ja) 接合ウエーハの製造方法
JPH07245382A (ja) 複合素子および貼り合わせ基板の製造方法
JP3986581B2 (ja) 貼り合わせ半導体ウェーハの製造方法
JPH07130590A (ja) 半導体基板の製造方法
JP2796666B2 (ja) Copを低減した張り合わせ半導体基板およびその製造方法
JP4750065B2 (ja) 貼り合わせ半導体ウェーハの製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050204

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061010

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061124

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20061215

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20061228

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110112

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120112

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130112

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term