JPH10289597A - メモリ試験装置 - Google Patents
メモリ試験装置Info
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- JPH10289597A JPH10289597A JP9095679A JP9567997A JPH10289597A JP H10289597 A JPH10289597 A JP H10289597A JP 9095679 A JP9095679 A JP 9095679A JP 9567997 A JP9567997 A JP 9567997A JP H10289597 A JPH10289597 A JP H10289597A
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- Japan
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- memory
- defect
- test
- defective
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/72—Masking faults in memories by using spares or by reconfiguring with optimized replacement algorithms
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 複数の機能試験を繰返し実行し、各機能試験
終了毎にメモリ救済解析を行なうか否かを判定し、その
判定結果に従ってメモリ救済解析を行なうメモリ試験装
置において、マスクメモリを用いることなく、メモリ救
済解析を行なうか否かを判定可能としたメモリ試験装置
を提供する。 【解決手段】 機能試験終了毎に不良解析メモリの中の
不良セル数を計数し、その計数値が前回の不良セル数と
同数の場合はメモリ救済解析をせず、前回の不良セル数
より今回の不良セルの数が増加した場合に限ってメモリ
救済解析を実行させる。
終了毎にメモリ救済解析を行なうか否かを判定し、その
判定結果に従ってメモリ救済解析を行なうメモリ試験装
置において、マスクメモリを用いることなく、メモリ救
済解析を行なうか否かを判定可能としたメモリ試験装置
を提供する。 【解決手段】 機能試験終了毎に不良解析メモリの中の
不良セル数を計数し、その計数値が前回の不良セル数と
同数の場合はメモリ救済解析をせず、前回の不良セル数
より今回の不良セルの数が増加した場合に限ってメモリ
救済解析を実行させる。
Description
【０００１】
【発明の属する技術分野】この発明は半導体集積回路で
構成されるメモリを試験するメモリ試験装置に関する。
構成されるメモリを試験するメモリ試験装置に関する。
【０００２】
【従来の技術】図４に従来のメモリ試験装置の概略の構
成を示す。図中ＴＳはメモリ試験装置、ＣＰはコンピュ
ータによって構成される主制御器を示す。メモリ試験装
置ＴＳはパターン発生器１０と、波形生成器１１、論理
比較器１２、不良解析メモリ１３、マスクメモリ１４と
を具備して構成される。
成を示す。図中ＴＳはメモリ試験装置、ＣＰはコンピュ
ータによって構成される主制御器を示す。メモリ試験装
置ＴＳはパターン発生器１０と、波形生成器１１、論理
比較器１２、不良解析メモリ１３、マスクメモリ１４と
を具備して構成される。
【０００３】パターン発生器１０は試験パターンデータ
を出力し、波形生成器１１はこの試験パターンデータに
より被試験メモリＭＵＴに印加する試験パターン信号を
生成し、この試験パターン信号を被試験メモリＭＵＴに
印加し、被試験メモリＭＵＴの各アドレスに試験パター
ン信号を書き込む。論理比較器１２は被試験メモリＭＵ
Ｔから読み出されるデータと、パターン発生器１０から
出力される期待値データとを比較し、不一致が発生する
毎に不良セル位置を不良解析メモリ１３に記憶させる。
これと共に主制御器ＣＰに不良の発生を知らせる。
を出力し、波形生成器１１はこの試験パターンデータに
より被試験メモリＭＵＴに印加する試験パターン信号を
生成し、この試験パターン信号を被試験メモリＭＵＴに
印加し、被試験メモリＭＵＴの各アドレスに試験パター
ン信号を書き込む。論理比較器１２は被試験メモリＭＵ
Ｔから読み出されるデータと、パターン発生器１０から
出力される期待値データとを比較し、不一致が発生する
毎に不良セル位置を不良解析メモリ１３に記憶させる。
これと共に主制御器ＣＰに不良の発生を知らせる。
【０００４】メモリ試験装置ＴＳでは同一の被試験メモ
リＭＵＴに対して例えば試験パターン信号の振幅値を変
えたり、電源電圧を変更した各種の機能試験（ファンク
ションテスト）を実施する。機能試験毎に不良セルの発
生の有無を検出し、機能試験毎に新たに不良セルが検出
される毎にその被試験メモリを救済することが不能か否
かを判定するメモリ救済解析を実行する。
リＭＵＴに対して例えば試験パターン信号の振幅値を変
えたり、電源電圧を変更した各種の機能試験（ファンク
ションテスト）を実施する。機能試験毎に不良セルの発
生の有無を検出し、機能試験毎に新たに不良セルが検出
される毎にその被試験メモリを救済することが不能か否
かを判定するメモリ救済解析を実行する。
【０００５】メモリ救済解析を実行すると時間が掛るた
め、その実行は必要最小限度に制限する必要がある。こ
のため従来より不良解析メモリ１３の他に、マスクメモ
リ１４を設け、マスクメモリ１４に前回の機能試験で不
良と判定した不良セルを記憶させ、次の機能試験では、
この不良セル位置では論理比較動作をマスクさせ、この
マスク動作によって新たに不良セルを検出しない場合
は、主制御器ＣＰに不良セルの検出なしと判定させ、そ
の場合はメモリ救済解析の実行を省略し、次の機能試験
にジャンプするようにしている。
め、その実行は必要最小限度に制限する必要がある。こ
のため従来より不良解析メモリ１３の他に、マスクメモ
リ１４を設け、マスクメモリ１４に前回の機能試験で不
良と判定した不良セルを記憶させ、次の機能試験では、
この不良セル位置では論理比較動作をマスクさせ、この
マスク動作によって新たに不良セルを検出しない場合
は、主制御器ＣＰに不良セルの検出なしと判定させ、そ
の場合はメモリ救済解析の実行を省略し、次の機能試験
にジャンプするようにしている。
【０００６】この様子を図５を用いて説明する。図５に
示すＬＵ１は第１機能試験ルーチン、ＬＵ２は第２機能
試験ルーチン、ＬＵ３は第３機能試験ルーチンを示す。
各機能試験ルーチンＬＵ１〜ＬＵ３に不良解析メモリ１
３とマスクメモリ１４の記憶の様子を示す。第１機能試
験の開始時点で不良解析メモリ１３とマスクメモリ１４
の記憶はクリアされ、全ての記憶は消去される。
示すＬＵ１は第１機能試験ルーチン、ＬＵ２は第２機能
試験ルーチン、ＬＵ３は第３機能試験ルーチンを示す。
各機能試験ルーチンＬＵ１〜ＬＵ３に不良解析メモリ１
３とマスクメモリ１４の記憶の様子を示す。第１機能試
験の開始時点で不良解析メモリ１３とマスクメモリ１４
の記憶はクリアされ、全ての記憶は消去される。
【０００７】第１機能試験中に論理比較器１２で不一致
を検出すると、不良解析メモリ１３には不良セルが存在
する、アドレスに不良を表わす例えば１論理を記憶させ
る。図５の例では３個のメモリセルに不良が発生した場
合を示す。ステップＳＰ１で示す第１機能試験中に１個
でもメモリセルに不良が発生すると、主制御器ＣＰはそ
の機能試験中に不良セルが発生したことを認識する。主
制御器ＣＰは第１機能試験ルーチンＬＵ１で不良の発生
があったことを認識しているから、その認識データによ
りパス／フェイル判別ステップＳＰ２でフェイルと判定
し、メモリ救済解析（ステップＳＰ３）を実行する。
を検出すると、不良解析メモリ１３には不良セルが存在
する、アドレスに不良を表わす例えば１論理を記憶させ
る。図５の例では３個のメモリセルに不良が発生した場
合を示す。ステップＳＰ１で示す第１機能試験中に１個
でもメモリセルに不良が発生すると、主制御器ＣＰはそ
の機能試験中に不良セルが発生したことを認識する。主
制御器ＣＰは第１機能試験ルーチンＬＵ１で不良の発生
があったことを認識しているから、その認識データによ
りパス／フェイル判別ステップＳＰ２でフェイルと判定
し、メモリ救済解析（ステップＳＰ３）を実行する。
【０００８】メモリ救済解析ステップＳＰ３では不良解
析メモリ１３に取り込んだ不良セル数を計数し、この不
良セルを他の代替用メモリセルに置換できるか否かを判
定する。置換可能であれば第２機能試験ルーチンＬＵ２
に進む。第２機能試験ルーチンＬＵ２ではフェイルメモ
リ１３の記憶をマスクメモリ１４に転送し、第１機能試
験で検出した不良セル位置情報を不良解析メモリ１３か
らマスクメモリ１４にコピーする。
析メモリ１３に取り込んだ不良セル数を計数し、この不
良セルを他の代替用メモリセルに置換できるか否かを判
定する。置換可能であれば第２機能試験ルーチンＬＵ２
に進む。第２機能試験ルーチンＬＵ２ではフェイルメモ
リ１３の記憶をマスクメモリ１４に転送し、第１機能試
験で検出した不良セル位置情報を不良解析メモリ１３か
らマスクメモリ１４にコピーする。
【０００９】第２機能試験ではマスクメモリ１４の記憶
内容を論理比較器１２にマスクデータとして与え、論理
比較器１２の比較動作をマスクし、前回の機能試験時に
不良と判定したメモリセルを試験する場合は、その論理
比較動作をマスクする。従って第２機能試験時に、前回
検出した不良セル以外のメモリセルが不良と判定されな
ければ、主制御器ＣＰは第２機能試験では不良と判定さ
れるメモリセルは「全く無かった」と認定する。この結
果、不良のメモリセルの数は第１機能試験の結果と同一
であるから、ステップＳＰ５で行なうパス／フェイル判
定はパスと判定され、メモリ救済解析ステップＳＰ６を
実行することなく、次の第３機能試験ルーチンＬＵ３に
進む。
内容を論理比較器１２にマスクデータとして与え、論理
比較器１２の比較動作をマスクし、前回の機能試験時に
不良と判定したメモリセルを試験する場合は、その論理
比較動作をマスクする。従って第２機能試験時に、前回
検出した不良セル以外のメモリセルが不良と判定されな
ければ、主制御器ＣＰは第２機能試験では不良と判定さ
れるメモリセルは「全く無かった」と認定する。この結
果、不良のメモリセルの数は第１機能試験の結果と同一
であるから、ステップＳＰ５で行なうパス／フェイル判
定はパスと判定され、メモリ救済解析ステップＳＰ６を
実行することなく、次の第３機能試験ルーチンＬＵ３に
進む。
【００１０】第３機能試験ルーチンＬＵ３では第３機能
試験中に新たに２個の不良メモリセルが発生した場合を
示す。この新たに不良メモリセルが発生したことによ
り、主制御器ＣＰは不良メモリセルの発生を認識するか
ら、第３機能試験終了後に、ステップＳＰ８でフェイル
と判定し、メモリ救済解析ステップＳＰ９を実行する。
試験中に新たに２個の不良メモリセルが発生した場合を
示す。この新たに不良メモリセルが発生したことによ
り、主制御器ＣＰは不良メモリセルの発生を認識するか
ら、第３機能試験終了後に、ステップＳＰ８でフェイル
と判定し、メモリ救済解析ステップＳＰ９を実行する。
【００１１】
【発明が解決しようとする課題】上述したように、従来
は過去に実施した機能試験で不良と判定したメモリセル
の位置情報をマスクメモリ１４に持たせ、マスクメモリ
１４に記憶した不良位置情報により論理比較器１２の比
較動作をマスクし、過去に不良と判定したメモリセルの
位置では論理比較動作を実行しないようにして、過去に
不良と判定したメモリセルの位置では不一致を発生させ
ないようにし、新たなメモリセルに不良が検出された場
合に限ってメモリ救済解析を実行させ、メモリ救済解析
の実行回数を可及的に制限し試験が短時間に済むような
構成としているが、この場合の欠点として不良解析メモ
リ１３に加えてマスクメモリ１４を必要とする欠点があ
る。つまり、マスクメモリ１４は不良解析メモリ１３と
同一の記憶容量を必要とし、これが大容量であるためコ
スト高になる欠点がある。
は過去に実施した機能試験で不良と判定したメモリセル
の位置情報をマスクメモリ１４に持たせ、マスクメモリ
１４に記憶した不良位置情報により論理比較器１２の比
較動作をマスクし、過去に不良と判定したメモリセルの
位置では論理比較動作を実行しないようにして、過去に
不良と判定したメモリセルの位置では不一致を発生させ
ないようにし、新たなメモリセルに不良が検出された場
合に限ってメモリ救済解析を実行させ、メモリ救済解析
の実行回数を可及的に制限し試験が短時間に済むような
構成としているが、この場合の欠点として不良解析メモ
リ１３に加えてマスクメモリ１４を必要とする欠点があ
る。つまり、マスクメモリ１４は不良解析メモリ１３と
同一の記憶容量を必要とし、これが大容量であるためコ
スト高になる欠点がある。
【００１２】この発明の目的はマスクメモリが無くて
も、各機能試験終了時にメモリ救済解析を行なうか、否
かを判定することができるメモリ試験装置を提供しよう
とするものである。
も、各機能試験終了時にメモリ救済解析を行なうか、否
かを判定することができるメモリ試験装置を提供しよう
とするものである。
【００１３】
【課題を解決するための手段】この発明では、複数の機
能試験を繰返し実行するメモリ試験装置において、各機
能試験終了毎に、不良解析メモリに取り込んだ不良セル
数を計数させ、前回の機能試験時の不良セル数より今回
の機能試験時の不良セルの数が増加した場合に限って、
メモリ救済解析を実行させる構成としたものである。
能試験を繰返し実行するメモリ試験装置において、各機
能試験終了毎に、不良解析メモリに取り込んだ不良セル
数を計数させ、前回の機能試験時の不良セル数より今回
の機能試験時の不良セルの数が増加した場合に限って、
メモリ救済解析を実行させる構成としたものである。
【００１４】従って、この発明によれば今回実施した機
能試験で検出した不良セルの数が過去に不良と判定した
メモリセルの数と同数の場合は、新たに不良と判定した
メモリセルは存在しないと判定し、今回の機能試験で検
出した不良セルの数が過去に検出した不良セルの数を越
えた場合は、新たに不良と判定されたセルが存在すると
判定し、メモリ救済解析を実行させる。
能試験で検出した不良セルの数が過去に不良と判定した
メモリセルの数と同数の場合は、新たに不良と判定した
メモリセルは存在しないと判定し、今回の機能試験で検
出した不良セルの数が過去に検出した不良セルの数を越
えた場合は、新たに不良と判定されたセルが存在すると
判定し、メモリ救済解析を実行させる。
【００１５】従ってマスクメモリを設けなくても各機能
試験毎にメモリ救済解析を行なうか否かを判定できるこ
とになる。
試験毎にメモリ救済解析を行なうか否かを判定できるこ
とになる。
【００１６】
【発明の実施の形態】図１はこの発明の一実施例を示
す。図４と対応する部分には同一符号を付して示す。こ
の発明では不良解析メモリ１３に附随して不良セルカウ
ンタ１５を設け、各機能試験を終了する毎に、この不良
セルカウンタ１５により不良解析メモリ１３に記憶した
不良セルの個数を計数させる。
す。図４と対応する部分には同一符号を付して示す。こ
の発明では不良解析メモリ１３に附随して不良セルカウ
ンタ１５を設け、各機能試験を終了する毎に、この不良
セルカウンタ１５により不良解析メモリ１３に記憶した
不良セルの個数を計数させる。
【００１７】不良セルの個数が前回行なった機能試験で
検出した不良セルの数と一致している場合は、メモリ救
済解析を実行することなく、次の機能試験に移り、今回
行なった機能試験で検出した不良セルの数が前回の機能
試験で検出した不良セルの数より多い場合は、新たに不
良セルが検出されたと判定し、メモリ救済解析を実施さ
せる。これらの制御動作は主制御器ＣＰで実行される。
検出した不良セルの数と一致している場合は、メモリ救
済解析を実行することなく、次の機能試験に移り、今回
行なった機能試験で検出した不良セルの数が前回の機能
試験で検出した不良セルの数より多い場合は、新たに不
良セルが検出されたと判定し、メモリ救済解析を実施さ
せる。これらの制御動作は主制御器ＣＰで実行される。
【００１８】この様子を図２及び図３を用いて説明す
る。図２及び図３において、ＬＵ１，ＬＵ２，ＬＵ３は
それぞれ第１機能試験ルーチン、第２機能試験ルーチ
ン、第３機能試験ルーチンをそれぞれ示す。第１機能試
験ルーチンＬＵ１では直ちにステップＳＰ１で第１機能
試験を実行する。第１機能試験で不良セルが検出される
と、不良解析メモリ１３にはその不良発生アドレスに不
良を表わす例えば１論理のフェイルデータを書き込む。
これと共に、論理比較器１２は主制御器ＣＰに不良セル
を検出したことを知らせ、主制御器ＣＰに不良セルが存
在することを認識させる。図２の例では第１機能試験で
３個の不良セルを検出した場合を示す。
る。図２及び図３において、ＬＵ１，ＬＵ２，ＬＵ３は
それぞれ第１機能試験ルーチン、第２機能試験ルーチ
ン、第３機能試験ルーチンをそれぞれ示す。第１機能試
験ルーチンＬＵ１では直ちにステップＳＰ１で第１機能
試験を実行する。第１機能試験で不良セルが検出される
と、不良解析メモリ１３にはその不良発生アドレスに不
良を表わす例えば１論理のフェイルデータを書き込む。
これと共に、論理比較器１２は主制御器ＣＰに不良セル
を検出したことを知らせ、主制御器ＣＰに不良セルが存
在することを認識させる。図２の例では第１機能試験で
３個の不良セルを検出した場合を示す。
【００１９】尚、第１機能試験において不良セルが検出
されない場合はステップＳＰ２ではパスと判定し直ちに
第２機能試験ルーチンＬＵ２に進む。第１機能試験を終
了すると、主制御器ＣＰは不良セルが存在したことを認
識しているから、ステップＳＰ２ではフェイルと判定
し、ステップＳＰ３に進む。ステップＳＰ３では不良セ
ルカウンタ１５を起動させ不良解析メモリ１３に記憶し
た不良セルの数を計数させる。第１機能試験では前回の
不良セルカウンタ１５の計数値は０であるから、不良セ
ルが発生した場合はそのままステップＳＰ４に進み、不
良セルカウンタ１５の計数値を元にメモリ救済解析を実
行する。
されない場合はステップＳＰ２ではパスと判定し直ちに
第２機能試験ルーチンＬＵ２に進む。第１機能試験を終
了すると、主制御器ＣＰは不良セルが存在したことを認
識しているから、ステップＳＰ２ではフェイルと判定
し、ステップＳＰ３に進む。ステップＳＰ３では不良セ
ルカウンタ１５を起動させ不良解析メモリ１３に記憶し
た不良セルの数を計数させる。第１機能試験では前回の
不良セルカウンタ１５の計数値は０であるから、不良セ
ルが発生した場合はそのままステップＳＰ４に進み、不
良セルカウンタ１５の計数値を元にメモリ救済解析を実
行する。
【００２０】メモリ救済解析の実行後、第２機能試験ル
ーチンＬＵ２に進む。第２機能試験ルーチンＬＵ２では
不良解析メモリ１３の記憶をそのままにした状態でステ
ップＳＰ５で第２機能試験を実行する。第２機能試験で
も、第１機能試験で不良となったメモリセルは再び不良
と判定される。従って主制御器ＣＰは第２機能試験も不
良セルを検出したことを認識する。よってステップＳＰ
６ではフェイルと判定し、ステップＳＰ７に進む。ステ
ップＳＰ７では不良セルカウンタ１５を起動させ、不良
解析メモリ１３内の不良セルの数を計数させる。
ーチンＬＵ２に進む。第２機能試験ルーチンＬＵ２では
不良解析メモリ１３の記憶をそのままにした状態でステ
ップＳＰ５で第２機能試験を実行する。第２機能試験で
も、第１機能試験で不良となったメモリセルは再び不良
と判定される。従って主制御器ＣＰは第２機能試験も不
良セルを検出したことを認識する。よってステップＳＰ
６ではフェイルと判定し、ステップＳＰ７に進む。ステ
ップＳＰ７では不良セルカウンタ１５を起動させ、不良
解析メモリ１３内の不良セルの数を計数させる。
【００２１】ステップＳＰ８で前回の不良セル数と今回
の不良セル数とを比較する。図２の例では前回の不良セ
ル数と同一の場合を示す。前回の不良セル数と今回の不
良セル数が同一の場合はステップＳＰ９を実行すること
なく、第３機能試験ルーチンＬＵ３に進む。第３機能試
験ルーチンＬＵ３でも、この例では前回と同数の不良セ
ルが検出された場合を示す。従ってこの第３機能試験ル
ーチンＬＵ３でもステップＳＰ１１で不良セル数を計数
した後、ステップＳＰ１３から直ちに次の機能試験ルー
チンに進む。
の不良セル数とを比較する。図２の例では前回の不良セ
ル数と同一の場合を示す。前回の不良セル数と今回の不
良セル数が同一の場合はステップＳＰ９を実行すること
なく、第３機能試験ルーチンＬＵ３に進む。第３機能試
験ルーチンＬＵ３でも、この例では前回と同数の不良セ
ルが検出された場合を示す。従ってこの第３機能試験ル
ーチンＬＵ３でもステップＳＰ１１で不良セル数を計数
した後、ステップＳＰ１３から直ちに次の機能試験ルー
チンに進む。
【００２２】
【発明の効果】以上説明したように、この発明によれば
不良解析メモリ１３に記憶した不良セル数を計数し、そ
の計数値が前回の機能試験で検出した不良セル数と一致
している場合はメモリ救済解析を行なう必要なしと判定
し、更に今回の不良セル数が増加している場合は新たな
不良セルを検出したと判定してメモリ救済解析を実行さ
せる構成としたから、図４に示したマスクメモリ１４を
用いなくてもよい。従ってメモリ試験装置を安価に提供
できる利点が得られる。
不良解析メモリ１３に記憶した不良セル数を計数し、そ
の計数値が前回の機能試験で検出した不良セル数と一致
している場合はメモリ救済解析を行なう必要なしと判定
し、更に今回の不良セル数が増加している場合は新たな
不良セルを検出したと判定してメモリ救済解析を実行さ
せる構成としたから、図４に示したマスクメモリ１４を
用いなくてもよい。従ってメモリ試験装置を安価に提供
できる利点が得られる。
【００２３】尚、上述では被試験メモリＭＵＴの数につ
いては特に触れていないが、被試験メモリは同時に複数
のメモリを試験することが一般に行なわれている。従っ
て、同時に複数のメモリを試験するメモリ試験装置にこ
の発明を適用できることは容易に理解できよう。その場
合は、各被試験メモリ毎に不良セルカウンタ１５を設け
て不良セル数を計数し、メモリ救済解析が必要か否かを
判定するように構成される。
いては特に触れていないが、被試験メモリは同時に複数
のメモリを試験することが一般に行なわれている。従っ
て、同時に複数のメモリを試験するメモリ試験装置にこ
の発明を適用できることは容易に理解できよう。その場
合は、各被試験メモリ毎に不良セルカウンタ１５を設け
て不良セル数を計数し、メモリ救済解析が必要か否かを
判定するように構成される。
【図１】この発明の一実施例を説明するためのブロック
図。
図。
【図２】この発明の動作を説明するためのフローチャー
ト。
ト。
【図３】図２と同様のフローチャート。
【図４】従来の技術を説明するためのブロック図。
【図５】図４に示した従来のメモリ試験装置の動作を説
明するためのフローチャート。
明するためのフローチャート。
ＴＳ メモリ試験装置 ＣＰ 主制御器 １０ パターン発生器 １１ 波形生成器 １２ 論理比較器 １３ 不良解析メモリ １５ 不良セルカウンタ
Claims (1)
- 【請求項１】 複数の機能試験を繰返し実行し、各機能
試験の終了毎に不良解析メモリに取り込んだ不良セルの
数に応じて被試験メモリが救済可能か否かを判定するメ
モリ試験装置において、 各機能試験終了毎に前回の機能試験で発生した不良セル
数と今回の機能試験で発生した不良セル数を比較し、今
回の不良セル数が増加した場合に限って不良救済解析を
実行するように構成したことを特徴とするメモリ試験装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9095679A JPH10289597A (ja) | 1997-04-14 | 1997-04-14 | メモリ試験装置 |
| KR1019980013209A KR100265929B1 (ko) | 1997-04-14 | 1998-04-14 | 메모리 시험장치 및 방법 |
| US09/060,400 US5862088A (en) | 1997-04-14 | 1998-04-14 | Apparatus and method for testing a memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9095679A JPH10289597A (ja) | 1997-04-14 | 1997-04-14 | メモリ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10289597A true JPH10289597A (ja) | 1998-10-27 |
Family
ID=14144197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9095679A Pending JPH10289597A (ja) | 1997-04-14 | 1997-04-14 | メモリ試験装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5862088A (ja) |
| JP (1) | JPH10289597A (ja) |
| KR (1) | KR100265929B1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR987000574A (ko) * | 1995-09-22 | 1998-03-30 | 오오우라 히로시 | 메모리 시험장치 |
| US6072737A (en) * | 1998-08-06 | 2000-06-06 | Micron Technology, Inc. | Method and apparatus for testing embedded DRAM |
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| US6034900A (en) | 1998-09-02 | 2000-03-07 | Micron Technology, Inc. | Memory device having a relatively wide data bus |
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