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JPH1027128A - メモリボード、メモリアクセス方法及びメモリアクセス装置 - Google Patents

メモリボード、メモリアクセス方法及びメモリアクセス装置

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Publication number
JPH1027128A
JPH1027128A JP8183330A JP18333096A JPH1027128A JP H1027128 A JPH1027128 A JP H1027128A JP 8183330 A JP8183330 A JP 8183330A JP 18333096 A JP18333096 A JP 18333096A JP H1027128 A JPH1027128 A JP H1027128A
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memory
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flash memory
cpu
board
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JP8183330A
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Kenjiro Nishino
憲次郎 西野
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DATSUKUSU KK
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Publication date
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    • G—PHYSICS
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Abstract

(57)【要約】 【課題】 ＣＰＵのメインメモリとして高速アクセスが
可能であり、しかもディスク的に使用することのできる
メモリボードを提供する。 【解決手段】 メモリボード30はフラッシュメモリ31と
Ｄ−ＲＡＭ32とを搭載している。Ｓ−ＲＡＭインタフェ
ースのフラッシュメモリ31は、ラッチ回路35や信号処理
回路41により、アドレスバス34に出力されるロウアドレ
スとカラムアドレスとを合成してアドレスを確定する。
ＣＰＵ11は、フラッシュメモリ31のアドレスMAにアクセ
スしとうとする時は、インタリーブロジック14で変換さ
れたアドレス信号がMAとなるように、インタリーブの規
則Ｙ＝ｆ（Ｘ）における変数と関数を入れ換えた式Ｘ＝
ｇ（Ｙ）に従ってMA' ＝ｇ（MA）を求め、このMA' をシ
ステムロジック12に入力する。この結果、フラッシュメ
モリ31に対しては連続的なアドレスでデータを書き込む
ことができ、ディスク的な使用が可能となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリボード、メ
モリアクセス方法及びメモリアクセス装置に係り、特
に、ディスク的に使用できると共にＣＰＵ（central pr
ocessing unit ）のメインメモリとしても使用可能なメ
モリボードに関するものである。
【０００２】
【従来の技術】近年、マイコンを内蔵した電子機器の小
型化が進み、ＣＰＵ及びシステムロジックを搭載したマ
イコンボードのメモリスロットにメモりボードを装着し
て使用するようにしたものが知られている。
【０００３】現状においては、こうしたメモリボードは
ＣＰＵのメインメモリとして使用されており、通常、小
型で大容量のＤ−ＲＡＭ（dynamic random access memo
ry）が搭載されている。このＤ−ＲＡＭは、ロウアドレ
ス（row address ）とカラムアドレス（column addres
s）とによりマトリックス的に一つのアドレスを指定す
るように構成されているため、システムロジックには、
ＣＰＵから出力されるアドレス信号をロウアドレスとカ
ラムアドレスとに分けるためのロジックが内蔵されてい
る。
【０００４】また、Ｄ−ＲＡＭに対して効率的にデータ
の読み書きを実行するため、システムロジックには、イ
ンタリーブ（interleve ）を実行するためのロジックも
内蔵されている。このインタリーブロジックは、Ｄ−Ｒ
ＡＭに対して効率よくアクセスする目的の下、Ｄ−ＲＡ
Ｍ内を複数のバンクに分け、隣合うアドレスが別々のバ
ンクに割り当てられるように、ＣＰＵから出力されるア
ドレス信号を変換する処理を実行している。
【０００５】
【発明が解決しようとする課題】ところがＤ−ＲＡＭ
は、電源オフにすると記憶内容が消去されてしまうこと
から、上述の様な従来のメモリボードでは、データを記
憶しておくことができない。このため、電源をオフにし
てもデータを記憶しておけるメモリボードの提供が臨ま
れている。
【０００６】こうした要望に対して、ＥＰ−ＲＯＭ（er
asable and programable read onlymemory ）をメモリ
ボードに搭載することも考えられるが、ＥＰ−ＲＯＭで
はデータの消去に紫外線照射が必要である上、一度に全
部のデータが消去されてしまい、部分的な書き換えがで
きないという問題がある。
【０００７】また、最近では、ＥＰ−ＲＯＭに代わるも
のとして部分的な書き換えが可能な不揮発性メモリであ
るフラッシュメモリ（flush memory）が注目されてい
る。しかし、フラッシュメモリはリニアなアドレス割付
となっていることから、ＣＰＵのメインメモリとしては
動作速度などの点で不十分である。
【０００８】そこで、本発明は、ＣＰＵのメインメモリ
として高速アクセスが可能であり、しかもディスク的に
使用することのできるメモリボードを提供することを第
１の目的とし、さらに、このようなメモリボードに対し
て効率よくデータの読み書きを実行できるようにするこ
とを第２の目的とする。
【０００９】
【課題を解決するための手段、発明の実施の形態及び発
明の効果】上記第１の目的を達成するためになされた本
発明のメモリボードは、請求項１に記載の様に、ＣＰＵ
を搭載したマイコンボードのメモリスロットに装着して
使用されるメモリボードにおいて、記憶素子としてＤ−
ＲＡＭとフラッシュメモリとを搭載し、該Ｄ−ＲＡＭ及
び該フラッシュメモリを、当該メモリボード上に配線さ
れるデータバス、アドレスバス及び制御信号ラインに対
して、前記マイコンボード側からいずれもアクセス可能
な様に結線したことを特徴とする。
【００１０】この請求項１記載の発明によれば、ＣＰＵ
はＤ−ＲＡＭ及びフラッシュメモリのいずれに対しても
アクセスが可能であるから、Ｄ−ＲＡＭにアクセスして
これをメインメモリとして使用し、フラッシュメモリに
アクセスしてこれを一種のディスクとして使用すること
ができる。フラッシュメモリは電源をオフにしてもデー
タを保持できるので、次に電源オンした際に先に記憶し
ておいたデータやプログラムを読み出して処理すること
ができる。また、フラッシュメモリは部分的な書き換え
が可能なので、ＥＰ−ＲＯＭの様な全部消去の不揮発性
メモリとは違ってディスク的な使用が可能である。
【００１１】より具体的には、請求項２に記載の様に、
請求項１記載のメモリボードにおいて、前記フラッシュ
メモリがＳ−ＲＡＭインタフェースを有する記憶素子で
あり、前記アドレスバスが、前記フラッシュメモリに対
して、ラッチ回路を介して接続されるルートと、該ラッ
チ回路を介さずに接続されるルートの２系統のルートで
接続され、アドレスバスにロウアドレスが出力されてい
るタイミングにおいて前記ラッチ回路に動作信号を与え
る様に、該ラッチ回路にロウアドレスストローブライン
（row address strobe line ；以下、「ＲＡＳ」と略
す。）が接続されると共に、該ロウアドレスストローブ
ライン及びカラムアドレスストローブライン（column a
ddress strobe line；以下、「ＣＡＳ」と略す。）を、
前記アドレスバスにカラムアドレスが出力されているタ
イミングで前記フラッシュメモリにアドレス確定のため
の動作信号を与える様に、所定の信号処理回路を介して
該フラッシュメモリに接続したことを特徴とするメモリ
ボードとして実現することができる。
【００１２】この請求項２記載の発明によれば、ＲＡＳ
及びＣＡＳから与えられる動作パルスによって、マイコ
ンボード側からアドレスバスに出力されるアドレス信号
がロウアドレスを特定するものなのかカラムアドレスを
特定するものであるのかをＤ−ＲＡＭに区別させ、Ｄ−
ＲＡＭ内にマトリックス的に配置されたアドレスを特定
することができる。
【００１３】ここで、ロウアドレス及びカラムアドレス
について具体例で少し説明しておく。例えば、２４ビッ
トで１つのアドレスを特定する様にアドレス信号が構成
されているとすると、マイコンボード側では、これを１
２ビットずつの２つの信号に分けて出力する。この場
合、例えば、ＣＰＵの出力した２４ビットのアドレス信
号を上位１２ビットと下位１２ビットに分けるといった
ことがマイコンボード上のシステムロジックで実行され
る。そして、この上位１２ビットでロウアドレスを特定
し、下位１２ビットでカラムアドレスを特定することに
よりＤ−ＲＡＭ内にマトリックス的に割り付けられた記
憶領域の中から１つのアドレスを特定することができる
のである。
【００１４】一方、フラッシュメモリの内部は、リニア
に番地がつながったアドレス割付となっている。従っ
て、ロウアドレスとカラムアドレスに分かれたアドレス
信号そのままではフラッシュメモリ内のアドレスを特定
できない。そこで、請求項２記載のメモリボードでは、
ＲＡＳに出力される制御信号によってラッチ回路を動作
させてロウアドレスをラッチしておき、ＲＡＳ及びＣＡ
Ｓに出力される制御信号によってカラムアドレスを取り
込める状態を判別し、ラッチ回路及びアドレスバスから
アドレスを取り込んで合成し、アドレスを確定している
のである。
【００１５】この請求項２記載のメモリボードによれ
ば、今日普及しているＳ−ＲＡＭインタフェースを採用
した各種のフラッシュメモリを、Ｄ−ＲＡＭと同じメモ
リボード上に共存させることができ、フラッシュメモリ
によるディスク的記憶機能と、Ｄ−ＲＡＭによるメイン
メモリとしての記憶機能とを両立させることができる。
【００１６】また、請求項３に記載した様に、請求項１
記載のメモリボードにおいて、前記フラッシュメモリが
Ｄ−ＲＡＭインタフェースを有する記憶素子であり、該
フラッシュメモリ及び前記Ｄ−ＲＡＭが、ロウアドレス
ストローブライン及びカラムアドレスストローブライン
に対して互いに並列に接続されていることを特徴とする
メモリボードとして具体化することもできる。
【００１７】この請求項３記載のメモリボードによれ
ば、フラッシュメモリはＤ−ＲＡＭインタフェースを有
するので、ロウアドレスとカラムアドレスとに分けて出
力されるアドレス信号を内部的に処理してフラッシュメ
モリ内のアドレスを特定することができる。
【００１８】この様に、Ｄ−ＲＡＭインタフェースを有
するフラッシュメモリを使用する場合、外部にラッチ回
路等を備えることなく上記第１の目的を達成することが
できる。また、本発明のメモリボードは、請求項４記載
の様に、請求項１〜３のいずれか記載のメモリボードに
おいて、前記フラッシュメモリとして、該フラッシュメ
モリ内の記憶領域を、アドレスの連続する所定バイト分
を一つの単位とする複数のブロックとし、該ブロックを
単位としてデータを消去するディスク的な消去機能を実
現するための処理手順を、前記マイコンボード上のＣＰ
Ｕで処理可能なプログラム形式にて記憶したディスク的
消去手順記憶部を有するものを用いるとよい。
【００１９】この請求項４記載のメモリボードによれ
ば、マイコンボードに装着して電源をオンとした時点
で、このディスク的消去手順記憶部の記憶内容をＣＰＵ
側にインストールする。より具体的には、フラッシュメ
モリに記憶されているディスク的消去手順を表すプログ
ラムをメインメモリであるＤ−ＲＡＭにインストールす
る。以後は、このＤ−ＲＡＭにインストールされたプロ
グラムに従って、必要に応じてフラッシュメモリ内のデ
ータをアドレスの連続したブロック単位で消去して書き
換える処理を実行することにより、フラッシュメモリを
ディスク的に使用することができる。なお、このプログ
ラムは他の記憶装置からインストールするようにしても
よいのであるが、フラッシュメモリに最初から記憶して
おけば、こうした他の装置を使用する必要がなく簡便と
なる。そして、フラッシュメモリは不揮発性であるか
ら、上記記憶しておいたプログラムは必要なときにいつ
でもインストールすることができる。
【００２０】また、本発明のメモリボードは、請求項５
に記載した様に、請求項１〜４のいずれか記載のメモリ
ボードにおいて、前記フラッシュメモリとして、前記マ
イコンボード側で実行されるインタリーブを実質的に解
除してフラッシュメモリ内にリニアに連続するアドレス
にてデータを書き込むための処理手順を、前記マイコン
ボード上のＣＰＵで処理可能なプログラム形式にて記憶
したインタリーブ解除手順記憶部を有するものを用いる
とよい。
【００２１】通常、Ｄ−ＲＡＭを記憶装置とする場合に
は、マイコンボード上のシステムロジックにおいて、Ｃ
ＰＵの出力したアドレス信号をインタリーブ（interlea
ve）によって変換することにより、Ｄ−ＲＡＭに対して
効率的なアクセスが可能になるような工夫がなされてい
る。このインタリーブは、隣合うアドレスが別々のバン
クに割り当てられる様な変換を行うものであるため、Ｃ
ＰＵが出力した連続的なアドレスが不連続なアドレスに
置き換えられてしまう。従って、このようなインタリー
ブを実行するシステムロジックを備えたマイコンボード
に装着された場合に何も処置を採らずにフラッシュメモ
リにデータを書き込んでしまうと、フラッシュメモリ内
の離れたアドレスのデータによって、例えば１つのプロ
グラムが記憶されることになる。このため、このプログ
ラムを修正して書き直そうとしても、上述の様に、フラ
ッシュメモリはその性質として連続的なアドレスにより
特定されるブロックを単位として消去を行うものである
ため、このプログラムの書き換えが困難となってしまう
のである。
【００２２】これに対し、上述の請求項５記載のメモリ
ボードによれば、相手がインタリーブを実行するマイコ
ンボードである場合には、インタリーブ解除手順記憶部
に記憶されているプログラムを最初にインストールし
て、フラッシュメモリにデータを書き込むときはインタ
リーブを実質的に解除できるようにしておくのである。
インタリーブが解除されれば、メモリボードに入力され
るアドレス信号は、ＣＰＵが出力した連続的なアドレス
信号と同じになるので、一連のプログラムやデータがフ
ラッシュメモリ内でバラバラに書き込まれてしまうとい
ったことがない。
【００２３】また、本発明のメモリボードは、請求項６
に記載した様に、請求項１〜５のいずれか記載のメモリ
ボードにおいて、前記フラッシュメモリとして、それ自
身がフラッシュメモリであることを前記ＣＰＵ側に判別
させるための種別判別情報を記憶した種別判別情報記憶
部を有するものを用いるとよい。具体的には、フラッシ
ュメモリであることを判別できるようなＩＤ番号などを
登録しておき、ＣＰＵ側からＩＤ読み出し専用コマンド
を発行してフラッシュメモリのＩＤ番号を取得できるよ
うにするといったような構成を採ればよい。
【００２４】こうした情報が登録されていることによ
り、ＣＰＵは、メモリボード全体の中で何番地から何番
地までのアドレスがフラッシュメモリ中にあるのかを容
易に判別することができる。この結果、請求項６記載の
メモリボードによれば、この判別結果に従って、ＣＰＵ
がデータを書き込もうとするアドレスがフラッシュメモ
リであるのか否かを判別し、フラッシュメモリに対して
データを書き込むときにはインタリーブを実質的に解除
するようにし、Ｄ−ＲＡＭに対してデータを読み書きす
るときはインタリーブによる効率的アクセスを確保する
といった形で、アクセスしようとするアドレスに基づい
てインタリーブの有無を切り換え、このメモリボードを
メインメモリ及びディスク的メモリとして使用すること
ができるようになる。
【００２５】また、本発明のメモリボードは、請求項７
に記載した様に、請求項６記載のメモリボードにおい
て、前記種別判別情報を、さらに、当該フラッシュメモ
リが何ビット対応の記憶素子であるかを区別させる情報
としておくとよい。これは、例えば、ＣＰＵが３２ビッ
ト対応のものであって一度に３２ビット分のデータの読
み書きを実行しようとするとき、フラッシュメモリが８
ビット対応にしか構成されていないとすると、データの
読み書きを４度実施しなければＣＰＵが必要としている
処理を実行できない。そこで、ＣＰＵ側に、フラッシュ
メモリが何ビット対応であるかを識別させるようにし、
３２ビットＣＰＵに対して８ビットのフラッシュメモリ
であれば、指令を４回繰り返して３２ビット分のデータ
の読み書きを実行できるようにするのである。
【００２６】そこで、請求項８に記載の様に、請求項１
〜７のいずれか記載のメモリボードにおいて、前記フラ
ッシュメモリとして、当該フラッシュメモリと前記マイ
コンボード側のＣＰＵの対応ビット数が異なるとき、Ｃ
ＰＵ側からの読み書き指令に対して、フラッシュメモリ
側の対応ビット数に応じて前記読み書き指令を前記マイ
コンボード側から実質的に繰り返し発行させることによ
ってＣＰＵとフラッシュメモリの対応ビット数の相違を
解消するための処理手順を、前記マイコンボード上のＣ
ＰＵで処理可能なプログラム形式にて記憶した対応ビッ
ト数相違解消手順記憶部を有するものを用いるとよい。
【００２７】この請求項８記載のメモリボードによれ
ば、この対応ビット数相違解消手順記憶部に記憶されて
いるプログラムを最初にＣＰＵのメインメモリにインス
トールしておくことで、上述したようなＣＰＵの対応ビ
ット数とフラッシュメモリの対応ビット数の相違を解消
することができる。
【００２８】また、上記第２の目的を達成するためにな
された本発明のメモリアクセス方法は、請求項９に記載
した様に、ＣＰＵ側からいずれもアクセス可能な様に、
データバス、アドレスバス及び制御信号ラインに対して
結線されたＤ−ＲＡＭ及びフラッシュメモリを記憶素子
として備えたメモリ手段に対してデータを読み書きする
に当たり、ＣＰＵにより指定されたアドレスをインタリ
ーブにより変換してから前記メモリ手段へ出力するよう
にしたメモリアクセス方法において、前記ＣＰＵにより
指定されたアドレスがフラッシュメモリ内のアドレスで
ある場合には、前記インタリーブによって変換された後
のアドレスが該ＣＰＵにより指定されたアドレスそのも
のとなるように、前記インタリーブの規則を逆に使って
前記ＣＰＵにより指定されたアドレスを変更してから前
記インタリーブを実行する様にしたことを特徴とする。
【００２９】この請求項９記載のメモリアクセス方法に
よれば、メモリ手段としてフラッシュメモリとＤ−ＲＡ
Ｍとを備えている場合に、フラッシュメモリに対しては
インタリーブを実質的に解除した形でアドレス信号が出
力される。ここで、インタリーブを概念化し、このメモ
リアクセス方法により実行される処理内容のより具体的
な一例に基づいて図示しながら説明する。
【００３０】図１（ａ）に示す様に、ＣＰＵ１から仮に
８ビットのアドレス信号が出力されているとしたとき、
インタリーブロジック２は、この内のいずれかのビット
をずらしてしまうことにより、図示の如く、ＣＰＵ１が
「００００１０００」という信号を出した場合に「００
０００００１」という信号に変換して出力するといった
機能を実現している。そこで、同図（ｂ）示す様にイン
タリーブロジック２からの出力が「００００１０００」
となる場合を考えると、これに対応するＣＰＵ１の出力
は「０００００１０００」という信号をインタリーブロ
ジック２に入力すればよい。つまり、ＣＰＵ１の指定し
たアドレスそのままでメモリにアクセスしようとすると
きは、インタリーブロジック内の変換規則に従って、Ｃ
ＰＵ１が指定しようとしているアドレスをいわば逆変換
して得たアドレスをインタリーブロジック３に入力して
やればよいのである。
【００３１】請求項９記載のメモリアクセス方法は、図
１で説明した考え方を利用して、ＣＰＵがフラッシュメ
モリにアクセスしようとしているときは、ＣＰＵが指定
したアドレスを一旦インタリーブを逆にかけたようなア
ドレスに変換してからインタリーブを実行することで、
インタリーブを実質的に解除するのである。そして、イ
ンタリーブが実質的に解除されているが故に、フラッシ
ュメモリにデータを書き込む場合、連続したアドレスで
データを書き込むことができ、フラッシュメモリのディ
スク的な使用を可能ならしめるのである。
【００３２】一方、この請求項９記載のメモリアクセス
方法は、Ｄ−ＲＡＭに対してアクセスする際には通常の
インタリーブを実行することで、連続的でないアドレス
に対してデータの読み書きを行うことにより、高速アク
セスを実現している。この本発明のメモリアクセス方法
は、請求項１０に記載した様に、請求項９記載のメモリ
アクセス方法において、前記ＣＰＵは、前記メモリ手段
が備えている各記憶素子に予めアクセスすることによ
り、いずれの記憶素子がフラッシュメモリであるのかを
判別しておき、該判別結果に基づいて、該ＣＰＵが指定
しようとするアドレスがフラッシュメモリ内のアドレス
であるのかＤ−ＲＡＭ内のアドレスであるのかを区別す
るようにしておくとよい。
【００３３】この請求項１０記載のメモリアクセス方法
によれば、最初にメモり手段の各記憶素子にアクセスし
てフラッシュメモリを判別することで、フラッシュメモ
リに対してＣＰＵが何番地から何番地までのアドレスを
割り付けたかを把握しておき、以後、ＣＰＵがメモリ手
段にアクセスしようとするとき、指定されたアドレスか
ら対象となる記憶素子がフラッシュメモリであるか否か
を判別し、フラッシュメモリである場合には、インタリ
ーブを実質的に解除するための処理を実行するのであ
る。
【００３４】また、請求項１１に記載した様に、請求項
９又は１０記載のメモリアクセス方法において、前記フ
ラッシュメモリと前記ＣＰＵの対応ビット数が異なると
き、該ＣＰＵが発行する読み書き指令を、前記フラッシ
ュメモリ側の対応ビット数に応じて繰り返し発行するこ
とによってＣＰＵとフラッシュメモリの対応ビット数の
相違を解消するようにしておくとよい。
【００３５】これは、ＣＰＵとフラッシュメモリの対応
ビット数が異なるときに、フラッシュメモリが仮想的に
ＣＰＵと同じ対応ビット数であるかの如く取り扱うため
である。また、上記第２の目的を達成するためになされ
た本発明のメモリアクセス装置は、請求項１２に記載し
た様に、ＣＰＵと、該ＣＰＵのアドレスバスに接続さ
れ、ＣＰＵから出力されるアドレス信号を所定の規則に
従って変換してからメモリ手段に対して出力するインタ
リーブ手段を内蔵したシステムロジックとを備えるメモ
リアクセス装置において、前記メモリ手段が、ＣＰＵ側
からいずれもアクセス可能な様に、データバス、アドレ
スバス及び制御信号ラインに対して並列的に結線された
Ｄ−ＲＡＭ及びフラッシュメモリを記憶素子として備
え、前記ＣＰＵによるデータ読み書きの対象となる記憶
素子が前記フラッシュメモリであるか否かを判別する対
象記憶素子判別手段と、該対象記憶素子判別手段によっ
てデータ読み書きの対象となる記憶素子が前記フラッシ
ュメモリであると判別された場合には、前記インタリー
ブ手段を実質的に機能させないようにするインタリーブ
解除手段とを備えたことを特徴とする。
【００３６】この請求項１２記載のメモリアクセス装置
によれば、ＣＰＵがメモリにアクセスしようとすると
き、対象記憶素子判別手段が、アクセスの対象がＤ−Ｒ
ＡＭなのかフラッシュメモリなのかを判別する。対象と
なる記憶素子がＤ−ＲＡＭである場合は、インタリーブ
解除手段が働かないので、システムロジック内のインタ
リーブ手段によって変換されたアドレスに基づいて効率
的にアクセスが行われる。従って、メインメモリに要求
される高速読み書きが確保される。一方、フラッシュメ
モリがアクセスの対象である場合は、インタリーブ解除
手段が働くので、ＣＰＵの出力した通りの連続的なアド
レスにてアクセスが行われる。従って、一連のデータが
フラッシュメモリ内にバラバラのアドレスに書き込まれ
てしまうということがなく、次に、このデータを書き換
えようという場合に支障を来すことがない。この装置に
よれば、Ｄ−ＲＡＭをメインメモリとし、フラッシュメ
モリをディスクに見立てた小型コンピュータシステムを
構成することができ、しかもＤ−ＲＡＭに対するアクセ
ス方法を犠牲にしていないので、Ｄ−ＲＡＭの特質を生
かした高速処理が可能である。
【００３７】また、本発明のメモリアクセス装置は、具
体的には、請求項１３に記載した様に、請求項１２記載
のメモリアクセス装置において、前記インタリーブ解除
手段が、前記インタリーブ手段によって変換された後の
アドレスが前記ＣＰＵにより指定されたアドレスとなる
ように、前記所定の規則を逆に使って前記ＣＰＵにより
指定されたアドレスを変換してから前記インタリーブ手
段に入力する手段として構成することができる。
【００３８】この請求項１３記載のメモリアクセス装置
によれば、請求項９記載のメモリアクセス方法を利用し
てインタリーブが実質的に解除され、フラッシュメモリ
をディスクに見立てた利用が可能となる。この様な機能
は、プログラムによってソフト的に実現することができ
る。この場合、メモリ手段がメモリボードの様に着脱自
在な手段の場合、請求項５記載のメモリボードの様に、
フラッシュメモリにこのインタリーブを実質的に解除す
るためのプログラムを記憶させておき、最初に、このフ
ラッシュメモリ内のプログラムをＣＰＵのメインメモリ
となるＤ−ＲＡＭにインストールするようにしてやると
よい。
【００３９】また、他の具体的な構成としては、請求項
１４に記載した様に、請求項１２記載のメモリアクセス
装置において、前記インタリーブ手段から出力されるア
ドレスバスとして、前記インタリーブ手段から出力され
るアドレス信号を該インタリーブ手段への入力時の信号
に逆変換する第２のインタリーブ手段を経由する第１の
出力バスと、前記第２のインタリーブ手段をバイパスす
る第２の出力バスとを備え、前記インタリーブ解除手段
が、該第１，第２の出力バスを切り換えることにより、
前記フラッシュメモリに対するデータの読み書きに際し
て前記インタリーブ手段を実質的に機能させないように
する手段として構成することもできる。
【００４０】この請求項１４記載のメモリアクセス装置
を模式的に示すと図２の様に表すことができる。即ち、
第１のインタリーブロジック４と、第２のインタリーブ
ロジック５とをシステムロジック内に備えさせ、第１の
インタリーブロジック４の出力バスを第２のインタリー
ブロジック５に入力するルートと第２のインタリーブロ
ジック５をバイパスするルートの２系統に分岐しておく
のである。そして、ルート切換ロジック６を設けてお
き、この切換ロジック６に対してＣＰＵ１からルート切
り替え指令を出力する様にしておけばよいのである。図
の例において、第１のインタリーブロジック４に「００
００１０００」というアドレスが入力されると、「００
０００００１」にアドレスが変換される。しかし、第１
のインタリーブロジック４の変換規則を逆転させた構成
の第２のインタリーブロジック５に、この「０００００
００１」を入力することにより、最終的に得られるアド
レス信号を「００００１０００」に戻すことができるの
である。
【００４１】以上の原理を利用して、請求項１３記載の
メモリアクセス装置と同様の作用・効果が発揮され、メ
インメモリとしてのＤ−ＲＡＭへの高速アクセスと、デ
ィスク的記憶装置としてのフラッシュメモリへのアクセ
スとを的確に行うことができるのである。
【００４２】また、さらに他の構成としては、請求項１
５に記載の様に、請求項１２記載のメモリアクセス装置
において、前記ＣＰＵから前記システムロジックに入力
されるアドレスバスとして、前記インタリーブ手段に入
力する第１の入力バスと、該インタリーブ手段をバイパ
スする第２の入力バスとを備え、前記インタリーブ解除
手段が、該第１，第２の入力バスを切り換えることによ
り、前記フラッシュメモリに対するデータの読み書きに
際して前記インタリーブ手段を実質的に機能させないよ
うにする手段として構成することもできる。
【００４３】この請求項１５記載のメモリアクセス装置
を模式図で示すと、図３に示す様になる。即ち、インタ
リーブロジック８の入力側においてアドレスバスを分岐
させてインタリーブロジック８をバイパスするルートを
設けておき、切換ロジック９によってルートを切り換え
る様にしてやるのである。この請求項１５記載のメモリ
アクセス装置では、フラッシュメモリに対してアクセス
する場合は、そもそもインタリーブ手段をパスするので
ある。これにより、メモリ手段にはＣＰＵが出力したま
まのアドレスが伝達され、フラッシュメモリ内に連続的
なアドレスでもってデータの読み書きを実行することが
できるようになるのである。
【００４４】また、本発明のメモリアクセス装置として
は、請求項１６に記載した様に、請求項１２〜１５のい
ずれか記載のメモリアクセス装置において、前記フラッ
シュメモリが、それ自身がフラッシュメモリであること
を前記ＣＰＵに判別させるための種別情報を記憶した種
別情報記憶部を有し、前記ＣＰＵが、前記メモリ手段に
対してデータの読み書きをすべきアドレスを指定するア
ドレス指定機能と、前記メモリ手段内の各記憶素子に対
して予めアクセスし、いずれの記憶素子に前記種別情報
が記憶されているかを確認することにより、前記メモリ
手段内のいずれの記憶素子がフラッシュメモリであるか
を判別するフラッシュメモリ判別機能と、該フラッシュ
メモリ判別機能部によってフラッシュメモリと判別した
記憶素子に対して前記メモリ手段全体の中でどのアドレ
スに割り付けられるかを特定するフラッシュアドレス特
定機能と、前記アドレス指定機能により指定されたアド
レスが前記フラッシュアドレス特定憶機能によって特定
されるアドレスであるときに前記インタリーブ解除手段
を作動させるインタリーブ解除機能とを付与されている
ものを採用することもできる。これらの機能は、プログ
ラムをインストールすることによってソフト的に付与す
ればよい。
【００４５】この請求項１６記載の装置によれば、最初
にメモり手段にアクセスしていずれの記憶素子がフラッ
シュメモリであるかをフラッシュメモリの種別情報記憶
部の記憶内容から判別することにより、ＣＰＵがメモり
手段の各記憶素子に対して割り付けたアドレスの何番地
から何番地までがフラッシュメモリであるかを把握する
ことができる。こうして何番地から何番地までがフラッ
シュメモリであるかが把握できれば、ＣＰＵがアクセス
しようとしてアドレスを指定したとき、このアドレスが
フラッシュメモリを対象とするものであるか否かが容易
に判明する。そして、フラッシュメモリがアクセス対象
となっているのであれば、インタリーブ解除手段を作動
させるようにすることで、これまで述べてきたようなフ
ラッシュメモリのディスク化が実現されるのである。ま
た、逆に、ＣＰＵの指定するアドレスがＤ−ＲＡＭを対
象とするものであるということも容易に判明し、この場
合は、インタリーブ解除手段を作動させないようにし
て、Ｄ−ＲＡＭへの高速アクセスを実現することができ
る。
【００４６】また、本発明のメモリアクセス装置は、請
求項１７に記載した様に、請求項１２〜１６のいずれか
記載のメモリアクセス装置において、前記フラッシュメ
モリと前記ＣＰＵの対応ビット数が異なるとき、該ＣＰ
Ｕが発行する読み書き指令を、前記フラッシュメモリ側
の対応ビット数に応じて繰り返し発行することによって
ＣＰＵとフラッシュメモリの対応ビット数の相違を解消
するビット数相違解消手段を備えるようにするとよい。
この請求項１７記載のメモリアクセス装置によれば、フ
ラッシュメモリがＣＰＵの対応ビット数と異なっていて
も支障なくデータの読み書きを実行することができる。
【００４７】なお、これら請求項１２〜１７のいずれか
記載のメモリアクセス装置において、前記メモリ手段と
して、前記ＣＰＵ及び前記システムロジックを搭載した
マイコンボードのメモリスロットに装着されるメモリボ
ード上に備えられたもの、より具体的には、請求項１〜
８に記載した様なメモリボードを使用するとよい。
【００４８】以上、本発明における課題を解決するため
の手段、発明の実施の形態及び発明の効果について詳述
したが、さらに、実施例を用いて、より具体的な説明を
加える。
【００４９】
【実施例】発明の実施の形態として、小型コンピュータ
システムの実施例について説明する。実施例の小型コン
ピュータシステムは、図４に示す様に、ＣＰＵ１１と、
システムロジック１２とを搭載し、デュアルインライン
メモリモジュール（dual inline memory module ；以
下、「ＤＩＭＭ」という。）に対応したメモリスロット
１３を備えるマイコンボード１０と、フラッシュメモリ
３１及びＤ−ＲＡＭ３２を搭載したＤＩＭＭとしてのコ
ネクタ３３を有するメモリボード３０とにより構成され
ている。なお、本実施例ではフラッシュメモリ３１は８
ビット対応のものが１チップだけ搭載され、Ｄ−ＲＡＭ
３２としては１６ビット対応のものが２チップ搭載され
ている。また、ＣＰＵ１１は３２ビット対応のものであ
る。
【００５０】システムロジック１２は、特に、Ｄ−ＲＡ
Ｍ３２にアクセスするための構成として、ＣＰＵ１１か
ら出力されるアドレス信号を所定の規則に従って変換す
るインタリーブロジック１４と、このインタリーブロジ
ックで変換されたアドレス信号をロウアドレスとカラム
アドレスにより特定されるマトリックス的なアドレス信
号に分けるためのロジック（以下、「マトリックス化ロ
ジック」という。）１５とが内蔵されている。このシス
テムロジック１２は、Ｄ−ＲＡＭをメモリとして使用す
る場合に一般的に用いられているものである（こうした
システムロジックとしては、例えば、ＣＩＲＲＵＳ Ｌ
ＯＧＩＣ，ＩＮＣ社製の商品名「ＰＴ８６Ｃ３６８Ｂ」
などを用いることができる。）。
【００５１】このシステムロジック１２は、アドレスバ
ス１６及びデータバス１７を介してＣＰＵ１１と接続さ
れている。そして、アドレスバス１６及びデータバス１
７は、システムロジック１２から延ばされてメモリスロ
ット１３へとつながれている。また、システムロジック
１２からは、ロウアドレスストローブライン（以下、
「ＲＡＳライン」という。）１８、カラムアドレススト
ローブライン（以下、「ＣＡＳライン」という。）１
９、及び書き込み指令信号ライン（以下、「ＷＲライ
ン」という。）２０がメモリスロット１３へと延ばされ
ている。なお、図では省略したが、その他、通常ＣＰＵ
１１、システムロジック１２及びメモリスロット１３の
間に配線される各種信号線などが備えられていることは
もちろんである。また、電源回路などその他の素子など
が備えられていることももちろんである。
【００５２】メモリボード３０に搭載するフラッシュメ
モリ３１としては、Ｓ−ＲＡＭインタフェースを有する
一般的なものを使用する（このＳ−ＲＡＭインタフェー
スのフラッシュメモリとしては、例えば、インテル社製
の商品名「２８Ｆ４００」などを用いることができ
る。）。フラッシュメモリ３１がＳ−ＲＡＭインタフェ
ースであるため、アドレスバス３４がフラッシュメモリ
３１に対して２系統に分岐されたアドレスバス３４ａ，
３４ｂにて接続されている。
【００５３】これら２系統の一方のルートのアドレスバ
ス３４ａにはラッチ回路３５が備えられている。このラ
ッチ回路３５はＲＡＳライン３６からのパルス信号を受
けてアドレスバス３４に出力されているデータをラッチ
する様に構成されている。そして、このラッチ回路３５
を経由する方のアドレスバス３４ａは、フラッシュメモ
リ３１のアドレス端子Ａ0 〜Ａn の内、上位アドレスに
対応するアドレス端子に接続されている。そして、もう
１つのルートのアドレスバス３４ｂが下位アドレスに対
応するアドレス端子に接続されている。
【００５４】また、ＲＡＳライン３６は、ＣＡＳライン
３７と共に信号処理回路４１に入力されている。この信
号処理回路４１の出力ラインは、フラッシュメモリ３１
においてアドレス確定動作を実行するためのＣＳ端子に
入力されている。また、ＣＡＳライン３７はＷＲライン
３８と共に別の信号処理回路４２に入力されている。そ
して、この信号処理回路４２の出力ラインが、フラッシ
ュメモリ３１のＯＥ端子に入力されており、ＷＲライン
３８は、単独でＷＲ端子に入力されている。
【００５５】これらＲＡＳライン３６、ＣＡＳライン３
７及びＷＲライン３８は途中で分岐されてＤ−ＲＡＭ３
２へも入力されている。またアドレスバス３４もデータ
バス３９と共に、フラッシュメモリ３１及びＤ−ＲＡＭ
３２にそれぞれ接続されている。Ｄ−ＲＡＭ３２上の端
子のいずれに各バス及び信号ラインが結線されるかにつ
いては、通常Ｄ−ＲＡＭに対してなされているのと同じ
であるので説明は省略する。また、ＲＡＳライン３６等
の信号変化とＤ−ＲＡＭ３２の動作の関係も通常のＤ−
ＲＡＭと変わるところがないので、これも説明は省略す
る。
【００５６】フラッシュメモリ３１は、本実施例の特徴
として、予め、フラッシュメモリであることを意味する
ＩＤ番号が登録されている。このＩＤ番号は、アドレス
で指定される記憶領域とは関係なく、ＣＰＵ側からＩＤ
読み出し専用コマンドが発行されたら出力できるよう
に、フラッシュメモリ３１内に登録されているのであ
る。また、所定の領域に、後述する３つのプログラムが
登録されている。
【００５７】次に、フラッシュメモリ３１がアドレスを
確定する際の、ＲＡＳライン３６等に出力される信号と
フラッシュメモリ３１の動作内容との関係をタイミング
チャートを用いて説明する。図５に示す様に、ＲＡＳラ
イン３６は、アドレスバス３４にロウアドレスが出力さ
れるタイミングにおいて立ち下がり信号を出力する。こ
の立ち下がり信号を受けると、ロウアクティブに設計さ
れたラッチ回路３５が動作して、アドレスバス３４に出
力されているデータをラッチする。
【００５８】この時点では、ＣＡＳライン３７の信号が
ハイのままであるので、信号処理回路４１はハイレベル
信号を出力する状態にあり、ＣＳ端子はアクティブにな
っていない。ＣＡＳライン３７の信号は、アドレスバス
３４にカラムアドレスが出力されるタイミングにおいて
ロウレベルに切り換わる。このＣＡＳライン３７の信号
の立ち下がりに応じて、信号処理回路４１からの出力が
ロウに変化し、ＣＳ端子がアクティブとなる。この結
果、ラッチ回路３５によってラッチされているデータを
上位アドレスとし、アドレスバス３４に出力されている
データを下位アドレスとする１つのアドレス信号が確定
する。こうして、フラッシュメモリ３１は、マイコンボ
ード１０からロウアドレスとカラムアドレスに分けて出
力されるアドレスデータをフラッシュメモリ３１内のア
ドレスを特定し得るデータに戻すのである。
【００５９】そして、こうして特定されたアドレスに対
するアクセスが書き込みの場合には、図５に示した様
に、ＷＲライン３８があるタイミングでロウに切り換わ
り、フラッシュメモリ３１のＷＲ端子をアクティブに
し、データバス３９に出力されているデータを書き込む
処理が実施される。読み出しの場合には、ＷＲライン３
８がハイレベル信号のままであるからＷＲ端子はアクテ
ィブにならない。そして、あるタイミングにおいてＣＡ
Ｓライン３７がロウレベルでＷＲライン３８がハイレベ
ルの状態が出現するので、このとき信号処理回路４２が
ロウレベル信号を出力し、ＯＥ端子がアクティブとな
る。このＯＥ端子がアクティブとなると、フラッシュメ
モリ３１は、指定されているアドレスのデータをデータ
バス３９に対して出力する様に動作する。
【００６０】次に、フラッシュメモリ３１の内部構造に
ついて説明する。フラッシュメモリ３１は、図６に模式
的に示す様に、アドレスと関係なく、ＣＰＵ側からＩＤ
読み出し専用コマンドが発行されたときに出力を行うＩ
Ｄ登録部分３１ａにＩＤ番号が登録されている。このＩ
Ｄ番号は、当該記憶素子が８ビット対応のフラッシュメ
モリであることを判別させるためのものである。
【００６１】そして、アドレスで指令されるメモリ領域
の先頭２Ｋバイト中の第１の領域３１ｂに、マイコンボ
ード１０側のインタリーブを実質的に解除するためのプ
ログラム（以下、「インタリーブ解除プログラム」とい
う。）が記憶されている。この２Ｋバイトの領域は、ミ
ニマムページサイズ（minimum page size ）であって、
インタリーブが係らず、必ず連続的なアドレスでデータ
を格納できる領域である。
【００６２】また、本実施例では、同じくこの先頭２Ｋ
バイトの第２の領域３１ｃに、８ビット対応，１６ビッ
ト対応のフラッシュメモリを３２ビット対応のＣＰＵに
対して正常に動作させるためのビット数の相違を解消す
るためのプログラム（以下、「ビット数相違解消プログ
ラム」という。）が記憶されている。
【００６３】そして、さらに、他の領域に３１ｄには６
４Ｋバイトを１単位としてデータを消去するためのプロ
グラム（以下、「ディスク化プログラム」という。）が
記憶されている。次に、実施例のコンピュータシステム
における動作内容を説明する。
【００６４】ＣＰＵ１１は、電源オン時に次の処理を実
行する様になっている。まず、図７に示す様に、メモリ
ボード３０に対してアクセスし、各記憶素子３１，３２
の記憶容量の確認を実行する（Ｓ１０）。そして、今
後、ＣＰＵ１１が各記憶素子３１，３２にアクセスする
際のメモリボード３０の全体に対するアドレス割付を実
行する（Ｓ２０）。例えば、Ｓ１０の処理により最初に
アクセスした方の記憶素子が「１番地」〜「Ｘ番地」と
いうアドレスを有するものと認識したら、次の記憶素子
は「Ｘ＋１番地」〜というアドレスを有するものと認識
し、ＣＰＵ１１から各記憶素子を見たときのアドレス割
付を実施するのである。
【００６５】また、各記憶素子３１，３２のＩＤ登録部
分３１ａにフラッシュメモリであることを示すＩＤ番号
が格納されているか否かにより、先ほど割り付けたアド
レスの内、どの範囲のアドレスがフラッシュメモリ３１
に該当するのかを識別する（Ｓ３０）。
【００６６】以上の処理を実行することにより、ＣＰＵ
１１からメモリボード３０を見たときの全記憶領域に対
する連続的なアドレス割付が完了し、また、どのアドレ
スを指定するとフラッシュメモリ３１へのアクセスであ
るのかを判別できるようにするための前処理が完了す
る。
【００６７】次に、こうしてフラッシュメモリ３１のア
ドレスが判明したら、まず、インタリーブ解除プログラ
ム格納領域３１ｂにアクセスし、インタリーブ解除プロ
グラムをＤ−ＲＡＭ３２にインストールする（Ｓ４
０）。本実施例では、Ｄ−ＲＡＭ３２は、ＣＰＵ１１の
メインメモリとして使用されるのである。
【００６８】このインタリーブ解除プログラムの読み出
しに当たっては、ＣＰＵ１１では、メインＢＩＯＳ（ma
in basic input/output system）によってバス幅を８ビ
ット固定としてプログラムの読み出しを実行する。これ
は、メモリボード３０側に何ビットのフラッシュメモリ
３１が搭載されていてもよいように汎用性を持たせるた
めである。
【００６９】そして、インタリーブ解除プログラムに続
いて、続く格納領域３１ｃに格納されているビット数相
違解消プログラムをインストールする（Ｓ５０）。これ
ら二つのプログラムは、それほど大きなものではないの
で、インタリーブに関係ない先頭２Ｋバイトに格納され
ていることから、バス幅を８ビットに固定するだけで支
障なくインストールが実行できる。
【００７０】次に、ビット数相違解消プログラム及びイ
ンタリーブ解除プログラムを実行しながら、ディスク化
プログラム格納領域３１ｄにアクセスし、ディスク化プ
ログラムのインストールを実行する（Ｓ６０）。これ
は、ディスク化プログラムは、容量的に大きなものなの
で、フラッシュメモリ３１のミニマムページサイズ以内
に格納できないことから、後述する様にインタリーブを
解除しながらプログラムの読み出しを実行しなければな
らないからである。また、ビット数相違解消プログラム
も起動することにより、フラッシュメモリ３１が１６ビ
ットであればバス幅を１６ビットにして８ビット固定の
場合より効率よくディスク化プログラムを読み出すため
である。
【００７１】次に、ＣＰＵ１１によりデータの読み書き
を実際に行うための処理の内容を図８のフローチャート
に基づいて説明する。まず、ＣＰＵ１１は、アクセスの
対象となるアドレスを決定し、アドレスバス１６にセッ
トする（Ｓ１１０）。また、アクセスの内容が書き込み
か読み出しかを決定して、これをシステムロジック１２
に対して指令する（Ｓ１２０〜Ｓ１５０）。即ち、読み
出しの場合には読み出し指令を出力し（Ｓ１３０）、書
き込みの場合は書き込むべきデータをデータバス１７に
セットすると共に（Ｓ１４０）、システムロジック１２
に書き込みを指令する（Ｓ１５０）。
【００７２】ここで、Ｓ１１０のアドレスセットは、詳
しくは、図９に示す様な内容となっている。まず、アク
セスすべきアドレスＭＡを決定したら（Ｓ１１１）、こ
のアドレスＭＡがフラッシュメモリ３１内のアドレスで
あるか否かを判断する（Ｓ１１３）。フラッシュメモリ
３１内のアドレスであると判断された場合は、最初に読
み込んでおいたインタリーブ解除プログラムを実行して
アドレスＭＡをＭＡ’に変更し、この変更されたアドレ
スＭＡ’をアドレスバスにセットする（Ｓ１１５，Ｓ１
１７）。フラッシュメモリ３１内のアドレスではないと
判別された場合は、最初に決定したアドレスＭＡをその
ままアドレスバスにセットする（Ｓ１１９）。
【００７３】このインタリーブ解除プログラムは、図１
を用いて概念的に説明したのと同様の方法を採用したも
のである。即ち、インタリーブロジックに入力されるア
ドレスをＸとし、インタリーブロジックから出力される
アドレスをＹとしたときの関係がＹ＝ｆ（Ｘ）という関
数で表されるとき、これを逆に、Ｙを変数とする関数に
変換した関数式Ｘ＝ｇ（Ｙ）を用いて、Ｙを与えるＸを
求めるのと同じ思想の下で構成されている。
【００７４】ただし、インタリーブの規則は１つだけで
なく、種々の規則があり、使用されるインタリーブロジ
ックによって異なっている。インタリーブの条件は、Ｄ
−ＲＡＭのミニマムページサイズをどのように設定する
かによっても異なる。本実施例では、ミニマムページサ
イズを２Ｋバイトに設定してある。
【００７５】そこで、本実施例では、フラッシュメモリ
３１のインタリーブ解除プログラム記憶部３１ｃに、上
記Ｘ＝ｇ（Ｙ）に相当する複数の関数式と、どの種類の
インタリーブロジックの場合にどの関数式を用いたらよ
いかの関係を対応付けたテーブルとを記憶しておく。そ
して、ＣＰＵ１１がインタリーブ解除プログラムをメイ
ンメモリとしてのＤ−ＲＡＭ３２にインストールする際
に、この対応関係テーブルを参照して、自身の備えてい
るインタリーブロジック１４に対応する関数式を選択
し、これをインタリーブ解除プログラムで使用する関数
式としてインストールしておく様に構成してある。
【００７６】こうして、本実施例によれば、ＣＰＵ１１
がメモリボード３０のフラッシュメモリ３１に対してア
クセスするときは、インタリーブ解除プログラムが実行
される。そして、インタリーブロジック１４にはＣＰＵ
１１が決定したアドレスＭＡそのものではなく、これを
Ｙ＝ＭＡを変数としてＸ＝ｇ（Ｙ）の関数式に代入して
求められた関数Ｘ＝ＭＡ’をインタリーブロジック１４
に入力することにより、インタリーブロジック１４から
出力されるアドレスが元々のＭＡになるようにしてい
る。この結果、フラッシュメモリ３１に対しては、ＣＰ
Ｕ１１がフラッシュメモリ３１をディスク的な記憶装置
と見立てて決定したリニアに連続するアドレスに従っ
て、データやプログラムなどがバラバラにされることな
く書き込まれる。
【００７７】従って、データやプログラムの書き換えの
必要が生じた場合には、最初にインストールしておいた
ディスク化プログラムを起動して、フラッシュメモリ３
１内を、例えば連続する６４Ｋバイトを１つのブロック
としてその中のデータを消去し、そこに新たなデータを
書き込むといった処理により、フラッシュメモリ３１を
ハードディスクやフロッピーディスク等のディスクと同
様の記憶装置として機能させることができるのである。
つまり、フラッシュメモリ３１には一連のデータは連続
したアドレスに書き込まれるので、上記ブロック内のデ
ータ消去を行ったときに別の一連のデータの一部を消去
してしまうといったことがなく、ディスクと同様の読み
書きを実行できる状態となるのである。本実施例では、
上述の記憶領域３１ａ〜３１ｄ以外の記憶領域を、書き
込み可能な記憶領域とし、連続するアドレスに従って、
６４Ｋバイトを１つのブロックとするように６４Ｋバイ
トごとのブロックに分割し、ＣＰＵ１１がフラッシュメ
モリ３１及びＤ−ＲＡＭ３２の両方を含むメモリボード
３０の全体に対して割り付けたアドレスの中の何番地か
ら何番地が１つのブロックに相当するのかを最初に本プ
ログラムをインストールした際に直ちに本プログラムを
実行して演算し、その演算結果をＤ−ＲＡＭ３２内に書
き込んでおく。そして、この演算結果は、フラッシュメ
モリ３１に対して書き込みのためのアクセスをする際に
参照され、対応するアドレスの存在するブロック内のデ
ータを消去して新たなデータを上書きするといった形
で、フラッシュメモリ３１をあたかもディスクの様に機
能させるのである。
【００７８】一方、Ｄ−ＲＡＭ３２に対してアクセスす
るときは、インタリーブ解除プログアムは実行されない
ので、Ｄ−ＲＡＭ３２に対しては、インタリーブによる
効率的なアクセスが可能となり、ＣＰＵ１１のメインメ
モリとしての機動性を損なうことがない。
【００７９】また、読み出し指令（Ｓ１３０）及び書き
込み指令（Ｓ１５０）においては、具体的には、ＲＡＳ
ライン、ＣＡＳライン及びＷＲラインへの信号出力によ
って読み出し指令と書き込み指令とを実施している。読
み出し指令の場合は、まず、ロウアドレスをアドレスバ
スにセットしてＲＡＳラインをハイからロウに切り換
え、次に、カラムアドレスをアドレスバスにセットして
ＣＡＳラインをハイからロウに切り換える。なお、ＷＲ
ラインはハイレベルのままとしておく。これは、図４に
示した様に、信号処理回路４２は、ＣＡＳラインがロウ
でＷＲラインがハイのときにＯＥ端子をアクティブと
し、読み出し許可の状態とするからである。
【００８０】書き込み指令の場合も、データバスにデー
タをセットしたら、まず、ロウアドレスをアドレスバス
にセットしてＲＡＳラインをハイからロウに切り換え、
次に、カラムアドレスをアドレスバスにセットしてＣＡ
Ｓラインをハイからロウに切り換える。そして、今度
は、ＷＲラインをハイからロウに切り換える。これによ
って、ＷＲ端子がアクティブとなり、フラッシュメモリ
が書き込み状態となるのである。
【００８１】なお、このとき、最初にインストールして
おいたビット数相違解消プログラムが実行される。この
ビット数相違解消プログラムにより、８ビット対応のフ
ラッシュメモリ３１を３２ビット対応のＣＰＵ１１によ
って正常に読み書きできるようになっている。
【００８２】このビット数相違解消プログラム自体は、
図１０に示す様な構成となっている。まず、アクセスの
対象となるフラッシュメモリが８ビット／１６ビット／
３２ビットのいずれの構成であるかを判断する（Ｓ２１
０）。フラッシュメモリが何ビット対応のものであるか
は、最初に読み込んだフラッシュメモリのＩＤ番号によ
って特定することができる。
【００８３】３２ビット対応に構成されていれば、バス
幅を３２ビットとして読み出し／書き込みの指令信号は
１回だけ出力する（Ｓ２２０）。しかし、１６ビット対
応にしか構成されていない場合は、バス幅を１６ビット
として２回繰り返し出力し（Ｓ２３０）、また、８ビッ
ト対応にしか構成されていない場合にはバス幅を８ビッ
トとして４回繰り返し出力する（Ｓ２４０）。
【００８４】より具体的には、本実施例では、ＲＡＳラ
イン１８，３６及びＣＡＳライン１８，３７は、各４本
の信号線ＲＡＳ０〜ＲＡＳ３、ＣＡＳ０〜ＣＡＳ３で構
成されており、３２ビット対応の場合は、これら各４本
の信号線に同時に信号を出力するが、１６ビット対応の
場合はＲＡＳ０，ＲＡＳ１，ＣＡＳ０，ＣＡＳ１のグル
ープと、ＲＡＳ２，ＲＡＳ３，ＣＡＳ２，ＣＡＳ３のグ
ループとに分けて２回信号を出力する。８ビットであれ
ば、ＲＡＳ０，ＣＡＳ０、ＲＡＳ，ＣＡＳ１、・・・と
４回に分けて信号を出力する。
【００８５】こうして、ビット数相違解消プログラムを
実行することにより、本実施例では、３２ビット対応の
ＣＰＵ１１に対して８ビット対応のフラッシュメモリ３
１を正常に動作させることができている。なお、本実施
例ではビット数相違解消プログラムにおいては常にＳ２
４０の処理にしか進まないが、例えば、フラッシュメモ
リ３１を２個用いれば、１６ビット対応のフラッシュメ
モリとして構成できるので、同じフラッシュメモリであ
ってもＳ２３０の処理へ進む様な構成ともなり得る。こ
のため、Ｓ２１０の判定では、メモリボード３０全体と
してのフラッシュメモリの対応ビット数に基づいて判断
を実行する必要がある。
【００８６】以上説明した本実施例のメモリボード３０
は、小さなメモリボード上にＣＰＵのメインメモリと、
ディスク的な記憶装置とを共に備えさせることができる
ので、小型電子機器用の記憶装置としてきわめて優れて
いる。また、ビット数相違解消プログラムをインストー
ルして８ビットのフラッシュメモリを３２ビットのＣＰ
Ｕに対応させることができるので、より小型のメモリボ
ードとすることができる。つまり、現在普及している８
ビットのフラッシュメモリで３２ビットのＣＰＵに対応
させようとすると、どうしても４個のフラッシュメモリ
が必要となるのであるが、これを８ビットのフラッシュ
メモリでも３２ビットのＣＰＵに対応できるようにした
ので、メモリボード上には最低１個のフラッシュメモリ
があればよいこととなり、その分だけメモリボードを小
さくすることができるのである。
【００８７】特に、本実施例では、インタリーブ解除機
能を採用したことにより、フラッシュメモリ３１には、
常に、リニアに連続するアドレスにてデータやプログラ
ムなどが書き込まれる。このフラッシュメモリへのデー
タの書き込み状態は、アドレスが連続した例えば６４Ｋ
バイト分の記憶領域を単位としてデータの消去を行うと
いうフラッシュメモリの性質に合致している。従って、
インタリーブの解除機能は、インタリーブによって高速
アクセスを実現されているＤ−ＲＡＭと、ディスク的に
読み書き可能なフラッシュメモリとを１つのメモリボー
ド上に共存させる上で、きわめて重要な作用・効果を発
揮しているといえる。
【００８８】次に、第２実施例を説明する。第２実施例
は、図１１に示す様な構成のコンピュータシステムであ
り、上述した第１実施例との違いは、メモリボード５０
上に、フラッシュメモリ５１として、Ｄ−ＲＡＭインタ
フェースを有する１６ビット対応のものを用いる点であ
る。このＤ−ＲＡＭインタフェースのフラッシュメモリ
５１とは、概念的にいえば、図４のラッチ回路３５や信
号処理回路４１、２系統のアドレスバス３４ａ，３４ｂ
が本体内に内蔵されたものとしてイメージして差し支え
ない。つまり、フラッシュメモリ５１の記憶領域はＳ−
ＲＡＭインタフェースのフラッシュメモリ３１と同様
に、リニアに連続的なアドレスで割り当てられており、
内部的にラッチ等を行うことで、ロウアドレスを上位ア
ドレスとし、カラムアドレスを下位アドレスとする１つ
のアドレス信号に戻す処理を実行してアドレスを特定す
るようになっていると考えてよい。なお、このＤ−ＲＡ
Ｍインタフェース付きの１６ビットのフラッシュメモリ
５１はほとんど市場に出回っていないが、インテル社製
の商品名「２８Ｆ０１６ＤＸ」がこれに対応するフラッ
シュメモリとして用いることができる。
【００８９】なお、この第２実施例のメモリボード５０
における他の構成は第１実施例とほぼ同様であるので、
各部品に図４と同一の記号を付して詳細な説明は省略す
る。また、インタリーブ解除プログラム等についても第
１実施例と同様であるので、その説明は省略する。
【００９０】以上、本発明の実施例を説明したが、本発
明は、これに限らず、さらに種々なる形態で実施するこ
とが可能である。例えば、メモリボードの構成として、
シングルインラインメモリモジュール（single inline
memory module ；ＳＩＭＭ）を用いてもよいし、フラッ
シュメモリへのアクセスの際にインタリーブをい実質的
に解除できる限りは、ソフト的ではなくハード的に実施
されていてもよく、また、そこに採用されたアルゴリズ
ムがどのような手順になっていようとも、実質的にイン
タリーブを解除できる限り、本発明の目的を十分に達成
することができ、それもまた一つの実施の形態として本
発明の要旨の範囲内に含まれるものである。
【図面の簡単な説明】
【図１】 請求項７記載のメモリアクセス方法を概念的
に例示する模式図である。
【図２】 請求項１１記載のメモリアクセス装置を概念
的に例示する模式図である。
【図３】 請求項１２記載のメモリアクセス装置を概念
的に例示する模式図である。
【図４】 第１実施例としてのコンピュータシステムの
構成を示すブロック図である。
【図５】 第１実施例におけるフラッシュメモリのアド
レス確定動作の様子を示すタイミングチャートである。
【図６】 第１実施例におけるフラッシュメモリ内に予
め登録されているプログアム等の格納位置を示す説明図
である。
【図７】 第１実施例における初期設定処理のフローチ
ャートである。
【図８】 第１実施例におけるメモリアクセス処理のフ
ローチャートである。
【図９】 第１実施例におけるインタリーブ解除に関す
る処理のフローチャートである。
【図１０】 第１実施例におけるＣＰＵとフラッシュメ
モリの対応ビット数の相違を解消するための処理のフロ
ーチャートである。
【図１１】 第２実施例としてのコンピュータシステム
の構成を示すブロック図である。
【符号の説明】
１・・・ＣＰＵ、２，４，５，８・・・インタリーブロ
ジック、６，９・・・切換ロジック、１０・・・マイコ
ンボード、１１・・・ＣＰＵ、１２・・・システムロジ
ック、１３・・・メモリスロット、１４・・・インタリ
ーブロジック、１５・・・マトリックス化ロジック、１
６・・・アドレスバス、１７・・・データバス、１８・
・・ＲＡＳライン、１９・・・ＣＡＳライン、２０・・
・ＷＲライン、３０・・・メモリボード、３１・・・フ
ラッシュメモリ、３２・・・Ｄ−ＲＡＭ、３３・・・コ
ネクタ、３４，３４ａ，３４ｂ・・・アドレスバス、３
５・・・ラッチ回路、３６・・・ＲＡＳライン、３７・
・・ＣＡＳライン、３８・・・ＷＲライン、４１，４２
・・・信号処理回路、５１・・・フラッシュメモリ。

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 ＣＰＵを搭載したマイコンボードのメモ
    リスロットに装着して使用されるメモリボードにおい
    て、 記憶素子としてＤ−ＲＡＭとフラッシュメモリとを搭載
    し、 該Ｄ−ＲＡＭ及び該フラッシュメモリを、当該メモリボ
    ード上に配線されるデータバス、アドレスバス及び制御
    信号ラインに対して、前記マイコンボード側からいずれ
    もアクセス可能な様に結線したことを特徴とするメモリ
    ボード。
  2. 【請求項２】 請求項１記載のメモリボードにおいて、 前記フラッシュメモリがＳ−ＲＡＭインタフェースを有
    する記憶素子であり、 前記アドレスバスが、前記フラッシュメモリに対して、
    ラッチ回路を介して接続されるルートと、該ラッチ回路
    を介さずに接続されるルートの２系統のルートで接続さ
    れ、 アドレスバスにロウアドレスが出力されているタイミン
    グにおいて前記ラッチ回路に動作信号を与える様に、該
    ラッチ回路にロウアドレスストローブラインが接続され
    ると共に、 該ロウアドレスストローブライン及びカラムアドレスス
    トローブラインを、前記アドレスバスにカラムアドレス
    が出力されているタイミングで前記フラッシュメモリに
    アドレス確定のための動作信号を与える様に、所定の信
    号処理回路を介して該フラッシュメモリに接続したこと
    を特徴とするメモリボード。
  3. 【請求項３】 請求項１記載のメモリボードにおいて、 前記フラッシュメモリがＤ−ＲＡＭインタフェースを有
    する記憶素子であり、 該フラッシュメモリ及び前記Ｄ−ＲＡＭが、ロウアドレ
    スストローブライン及びカラムアドレスストローブライ
    ンに対して互いに並列に接続されていることを特徴とす
    るメモリボード。
  4. 【請求項４】 請求項１〜３のいずれか記載のメモリボ
    ードにおいて、 前記フラッシュメモリが、 該フラッシュメモリ内の記憶領域を、アドレスの連続す
    る所定バイト分を一つの単位とする複数のブロックと
    し、該ブロックを単位としてデータを消去するディスク
    的な消去機能を実現するための処理手順を、前記マイコ
    ンボード上のＣＰＵで処理可能なプログラム形式にて記
    憶したディスク的消去手順記憶部を有することを特徴と
    するメモリボード。
  5. 【請求項５】 請求項１〜４のいずれか記載のメモリボ
    ードにおいて、 前記フラッシュメモリが、 前記マイコンボード側で実行されるインタリーブを実質
    的に解除してフラッシュメモリ内にリニアに連続するア
    ドレスにてデータを書き込むための処理手順を、前記マ
    イコンボード上のＣＰＵで処理可能なプログラム形式に
    て記憶したインタリーブ解除手順記憶部を有することを
    特徴とするメモリボード。
  6. 【請求項６】 請求項１〜５のいずれか記載のメモリボ
    ードにおいて、 前記フラッシュメモリが、それ自身がフラッシュメモリ
    であることを前記ＣＰＵ側に判別させるための種別判別
    情報を記憶した種別判別情報記憶部を有することを特徴
    とするメモリボード。
  7. 【請求項７】 請求項６記載のメモリボードにおいて、 前記種別判別情報は、さらに、当該フラッシュメモリが
    何ビット対応の記憶素子であるかを区別させる情報であ
    ることを特徴とするメモリボード。
  8. 【請求項８】 請求項１〜７のいずれか記載のメモリボ
    ードにおいて、 前記フラッシュメモリが、 当該フラッシュメモリと前記マイコンボード側のＣＰＵ
    の対応ビット数が異なるとき、ＣＰＵ側からの読み書き
    指令に対して、フラッシュメモリ側の対応ビット数に応
    じて前記読み書き指令を前記マイコンボード側から実質
    的に繰り返し発行させることによってＣＰＵとフラッシ
    ュメモリの対応ビット数の相違を解消するための処理手
    順を、前記マイコンボード上のＣＰＵで処理可能なプロ
    グラム形式にて記憶した対応ビット数相違解消手順記憶
    部を有することを特徴とするメモリボード。
  9. 【請求項９】 ＣＰＵ側からいずれもアクセス可能な様
    に、データバス、アドレスバス及び制御信号ラインに対
    して結線されたＤ−ＲＡＭ及びフラッシュメモリを記憶
    素子として備えたメモリ手段に対してデータを読み書き
    するに当たり、ＣＰＵにより指定されたアドレスをイン
    タリーブにより変換してから前記メモリ手段へ出力する
    ようにしたメモリアクセス方法において、 前記ＣＰＵにより指定されたアドレスがフラッシュメモ
    リ内のアドレスである場合には、前記インタリーブによ
    って変換された後のアドレスが該ＣＰＵにより指定され
    たアドレスそのものとなるように、前記インタリーブの
    規則を逆に使って前記ＣＰＵにより指定されたアドレス
    を変更してから前記インタリーブを実行する様にしたこ
    とを特徴とするメモリアクセス方法。
  10. 【請求項１０】 請求項９記載のメモリアクセス方法に
    おいて、 前記ＣＰＵは、前記メモリ手段が備えている各記憶素子
    に予めアクセスすることにより、いずれの記憶素子がフ
    ラッシュメモリであるのかを判別しておき、該判別結果
    に基づいて、該ＣＰＵが指定しようとするアドレスがフ
    ラッシュメモリ内のアドレスであるのかＤ−ＲＡＭ内の
    アドレスであるのかを区別するようにしたことを特徴と
    するメモリアクセス方法。
  11. 【請求項１１】 請求項９又は１０記載のメモリアクセ
    ス方法において、 前記フラッシュメモリと前記ＣＰＵの対応ビット数が異
    なるとき、該ＣＰＵが発行する読み書き指令を、前記フ
    ラッシュメモリ側の対応ビット数に応じて繰り返し発行
    することによってＣＰＵとフラッシュメモリの対応ビッ
    ト数の相違を解消するようにしたこと特徴とするメモリ
    アクセス方法。
  12. 【請求項１２】 ＣＰＵと、 該ＣＰＵのアドレスバスに接続され、ＣＰＵから出力さ
    れるアドレス信号を所定の規則に従って変換してからメ
    モリ手段に対して出力するインタリーブ手段を内蔵した
    システムロジックとを備えるメモリアクセス装置におい
    て、 前記メモリ手段が、ＣＰＵ側からいずれもアクセス可能
    な様に、データバス、アドレスバス及び制御信号ライン
    に対して並列的に結線されたＤ−ＲＡＭ及びフラッシュ
    メモリを記憶素子として備え、 前記ＣＰＵによるデータ読み書きの対象となる記憶素子
    が前記フラッシュメモリであるか否かを判別する対象記
    憶素子判別手段と、 該対象記憶素子判別手段によってデータ読み書きの対象
    となる記憶素子が前記フラッシュメモリであると判別さ
    れた場合には、前記インタリーブ手段を実質的に機能さ
    せないようにするインタリーブ解除手段とを備えたこと
    を特徴とするメモリアクセス装置。
  13. 【請求項１３】 請求項１２記載のメモリアクセス装置
    において、 前記インタリーブ解除手段が、前記インタリーブ手段に
    よって変換された後のアドレスが前記ＣＰＵにより指定
    されたアドレスとなるように、前記所定の規則を逆に使
    って前記ＣＰＵにより指定されたアドレスを変換してか
    ら前記インタリーブ手段に入力する手段として構成され
    ていることを特徴とするメモリアクセス装置。
  14. 【請求項１４】 請求項１２記載のメモリアクセス装置
    において、 前記インタリーブ手段から出力されるアドレスバスとし
    て、前記インタリーブ手段から出力されるアドレス信号
    を該インタリーブ手段への入力時の信号に逆変換する第
    ２のインタリーブ手段を経由する第１の出力バスと、前
    記第２のインタリーブ手段をバイパスする第２の出力バ
    スとを備え、 前記インタリーブ解除手段が、該第１，第２の出力バス
    を切り換えることにより、前記フラッシュメモリに対す
    るデータの読み書きに際して前記インタリーブ手段を実
    質的に機能させないようにする手段として構成されてい
    ることを特徴とするメモリアクセス装置。
  15. 【請求項１５】 請求項１２記載のメモリアクセス装置
    において、 前記ＣＰＵから前記システムロジックに入力されるアド
    レスバスとして、前記インタリーブ手段に入力する第１
    の入力バスと、該インタリーブ手段をバイパスする第２
    の入力バスとを備え、 前記インタリーブ解除手段が、該第１，第２の入力バス
    を切り換えることにより、前記フラッシュメモリに対す
    るデータの読み書きに際して前記インタリーブ手段を実
    質的に機能させないようにする手段として構成されてい
    ることを特徴とするメモリアクセス装置。
  16. 【請求項１６】 請求項１２〜１５のいずれか記載のメ
    モリアクセス装置において、 前記フラッシュメモリが、それ自身がフラッシュメモリ
    であることを前記ＣＰＵに判別させるための種別情報を
    記憶した種別情報記憶部を有し、 前記ＣＰＵが、 前記メモリ手段に対してデータの読み書きをすべきアド
    レスを指定するアドレス指定機能と、 前記メモリ手段内の各記憶素子に対して予めアクセス
    し、いずれの記憶素子に前記種別情報が記憶されている
    かを確認することにより、前記メモリ手段内のいずれの
    記憶素子がフラッシュメモリであるかを判別するフラッ
    シュメモリ判別機能と、 該フラッシュメモリ判別機能部によってフラッシュメモ
    リと判別した記憶素子に対して前記メモリ手段全体の中
    でどのアドレスに割り付けられるかを特定するフラッシ
    ュアドレス特定機能と、 前記アドレス指定機能により指定されたアドレスが前記
    フラッシュアドレス特定憶機能によって特定されるアド
    レスであるときに前記インタリーブ解除手段を作動させ
    るインタリーブ解除機能とを付与されていることを特徴
    とするメモリアクセス装置。
  17. 【請求項１７】 請求項１２〜１６のいずれか記載のメ
    モリアクセス装置において、 前記フラッシュメモリと前記ＣＰＵの対応ビット数が異
    なるとき、該ＣＰＵが発行する読み書き指令を、前記フ
    ラッシュメモリ側の対応ビット数に応じて繰り返し発行
    することによってＣＰＵとフラッシュメモリの対応ビッ
    ト数の相違を解消するビット数相違解消手段を備えたこ
    と特徴とするメモリアクセス装置。
  18. 【請求項１８】 請求項１２〜１７のいずれか記載のメ
    モリアクセス装置において、 前記メモリ手段が、前記ＣＰＵ及び前記システムロジッ
    クを搭載したマイコンボードのメモリスロットに装着さ
    れるメモリボード上に備えられていることを特徴とする
    メモリアクセス装置。
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