JPH0635690A - プログラムデータ書き込み制御装置 - Google Patents
プログラムデータ書き込み制御装置Info
- Publication number
- JPH0635690A JPH0635690A JP19070792A JP19070792A JPH0635690A JP H0635690 A JPH0635690 A JP H0635690A JP 19070792 A JP19070792 A JP 19070792A JP 19070792 A JP19070792 A JP 19070792A JP H0635690 A JPH0635690 A JP H0635690A
- Authority
- JP
- Japan
- Prior art keywords
- address
- program data
- data
- eprom
- microcomputer
- Prior art date
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- Pending
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- Stored Programmes (AREA)
Abstract
(57)【要約】
【目的】 本発明は、ＥＰＲＯＭ等の不揮発性メモリへ
のプログラムデータの書き込みを、少ない端子数で且つ
短時間で行うことのできるマイクロコンピュータの為の
プログラムデータ書き込み制御装置を提供することを目
的とする。 【構成】 本発明によれば、アドレスデータの最下位ビ
ットの立上り及び立下りを検出してアドレスカウンタ
(３)のインクリメント動作を行い、またアドレスデータ
の内容がＥＰＲＯＭ(２)の初期アドレスを示すことを検
出した時にアドレスカウンタ(３)をリセットし、更にア
ドレスデータの内容がＥＰＲＯＭ(２)の最終アドレスを
示すことを検出した時にアドレスカウンタ(３)の動作を
停止する様に構成した。これによって、マイクロコンピ
ュータ(１)の端子数が少ない場合であっても、アドレス
データをシリアル入力することなく短時間でＥＰＲＯＭ
(２)へのデータ書き込みを行うことが可能となる。
のプログラムデータの書き込みを、少ない端子数で且つ
短時間で行うことのできるマイクロコンピュータの為の
プログラムデータ書き込み制御装置を提供することを目
的とする。 【構成】 本発明によれば、アドレスデータの最下位ビ
ットの立上り及び立下りを検出してアドレスカウンタ
(３)のインクリメント動作を行い、またアドレスデータ
の内容がＥＰＲＯＭ(２)の初期アドレスを示すことを検
出した時にアドレスカウンタ(３)をリセットし、更にア
ドレスデータの内容がＥＰＲＯＭ(２)の最終アドレスを
示すことを検出した時にアドレスカウンタ(３)の動作を
停止する様に構成した。これによって、マイクロコンピ
ュータ(１)の端子数が少ない場合であっても、アドレス
データをシリアル入力することなく短時間でＥＰＲＯＭ
(２)へのデータ書き込みを行うことが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
に内蔵された書き込み読み出し可能な不揮発性メモリに
対して、プログラムデータの書き込みを行うのに好適な
プログラムデータ書き込み制御装置に関する。
に内蔵された書き込み読み出し可能な不揮発性メモリに
対して、プログラムデータの書き込みを行うのに好適な
プログラムデータ書き込み制御装置に関する。
【０００２】
【従来の技術】１チップマイクロコンピュータとは、演
算制御機能、記憶機能、及び入出力機能を同一チップ上
に集積化したものであり、その中の記憶機能としては、
プログラムデータを記憶したＲＯＭ、演算結果等の書き
込み読み出しを行うＲＡＭ等が内蔵されている。ここ
で、１チップマイクロコンピュータに内蔵されるＲＯＭ
には、マスクＲＯＭやＥＰＲＯＭ等があり、マスクＲＯ
Ｍの場合、プログラムデータを１チップマイクロコンピ
ュータの製造段階でマスクで書き込み、ＥＰＲＯＭの場
合、ＰＲＯＭライタを用いて完成後の１チップマイクロ
コンピュータにプログラムデータを書き込む様にしてい
る。ところで、後者のＥＰＲＯＭ内蔵マイクロコンピュ
ータにプログラムデータを書き込む場合、マイクロコン
ピュータには、ＥＰＲＯＭの全アドレスをアクセスする
のに要するアドレスデータのビット数、前記ＥＰＲＯＭ
の各アドレスに書き込まれるプログラムデータのビット
数、及び前記ＥＰＲＯＭの書き込み読み出しを切り換え
たり、前記ＥＰＲＯＭの動作をイネーブルにしたりディ
セーブルにしたりするのに要するビット数の和だけ、入
出力端子を設けているのが通常である。そして、上記し
た各種データをマイクロコンピュータにパラレルに印加
することによってＥＰＲＯＭへのプログラムデータの書
き込みを実行している。
算制御機能、記憶機能、及び入出力機能を同一チップ上
に集積化したものであり、その中の記憶機能としては、
プログラムデータを記憶したＲＯＭ、演算結果等の書き
込み読み出しを行うＲＡＭ等が内蔵されている。ここ
で、１チップマイクロコンピュータに内蔵されるＲＯＭ
には、マスクＲＯＭやＥＰＲＯＭ等があり、マスクＲＯ
Ｍの場合、プログラムデータを１チップマイクロコンピ
ュータの製造段階でマスクで書き込み、ＥＰＲＯＭの場
合、ＰＲＯＭライタを用いて完成後の１チップマイクロ
コンピュータにプログラムデータを書き込む様にしてい
る。ところで、後者のＥＰＲＯＭ内蔵マイクロコンピュ
ータにプログラムデータを書き込む場合、マイクロコン
ピュータには、ＥＰＲＯＭの全アドレスをアクセスする
のに要するアドレスデータのビット数、前記ＥＰＲＯＭ
の各アドレスに書き込まれるプログラムデータのビット
数、及び前記ＥＰＲＯＭの書き込み読み出しを切り換え
たり、前記ＥＰＲＯＭの動作をイネーブルにしたりディ
セーブルにしたりするのに要するビット数の和だけ、入
出力端子を設けているのが通常である。そして、上記し
た各種データをマイクロコンピュータにパラレルに印加
することによってＥＰＲＯＭへのプログラムデータの書
き込みを実行している。
【０００３】ところが、マイクロコンピュータの高機能
化に伴い、最近では端子が他の機能と共通に使われる所
謂兼用端子となっている場合が多い。この場合、上記し
たビット数の和より端子数が少ないのが常であり、こう
いった時にはアドレスデータをマイクロコンピュータの
１個の端子を介してシリアル入力し、ＥＰＲＯＭへのプ
ログラムデータの書き込みを行う様にしていた。
化に伴い、最近では端子が他の機能と共通に使われる所
謂兼用端子となっている場合が多い。この場合、上記し
たビット数の和より端子数が少ないのが常であり、こう
いった時にはアドレスデータをマイクロコンピュータの
１個の端子を介してシリアル入力し、ＥＰＲＯＭへのプ
ログラムデータの書き込みを行う様にしていた。
【０００４】
【発明が解決しようとする課題】しかしながら、ＥＰＲ
ＯＭにプログラムデータを書き込むのにアドレスデータ
をマイクロコンピュータの１個の端子を介してシリアル
入力する場合、該アドレスデータを一旦保持した後にＥ
ＰＲＯＭにパラレル出力する様に構成したシフトレジス
タを設けなければならず、マイクロコンピュータの構成
が複雑になる問題があった。更に、アドレスデータをシ
リアル入力するのでは、ＥＰＲＯＭへの書き込み読み出
し時間が長くなってしまう問題もあった。
ＯＭにプログラムデータを書き込むのにアドレスデータ
をマイクロコンピュータの１個の端子を介してシリアル
入力する場合、該アドレスデータを一旦保持した後にＥ
ＰＲＯＭにパラレル出力する様に構成したシフトレジス
タを設けなければならず、マイクロコンピュータの構成
が複雑になる問題があった。更に、アドレスデータをシ
リアル入力するのでは、ＥＰＲＯＭへの書き込み読み出
し時間が長くなってしまう問題もあった。
【０００５】そこで、本発明は、ＥＰＲＯＭ等の不揮発
性メモリへのプログラムデータの書き込みを、少ない端
子数で且つ短時間で行うことのできるマイクロコンピュ
ータの為のプログラムデータ書き込み制御装置を提供す
ることを目的とする。
性メモリへのプログラムデータの書き込みを、少ない端
子数で且つ短時間で行うことのできるマイクロコンピュ
ータの為のプログラムデータ書き込み制御装置を提供す
ることを目的とする。
【０００６】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、プログラムデータの書き込み及び読み出しが可能
な不揮発性メモリ、及び、該不揮発性メモリのアドレス
をアクセスするアドレスカウンタを内蔵したマイクロコ
ンピュータの中で、前記不揮発性メモリにプログラムデ
ータの書き込みを行うプログラムデータ書き込み制御装
置において、前記不揮発性メモリをアクセスする為の所
定ビットのアドレスデータを取り込み、該アドレスデー
タが前記不揮発性メモリの初期アドレスを示すことを検
出した時、前記アドレスカウンタをリセットする為の１
ビットの第１検出信号を発生し、前記アドレス信号が前
記不揮発性メモリの最終アドレスを示すことを検出した
時、前記アドレスカウンタの動作を停止する為の１ビッ
トの第２検出信号を発生するアドレス検出回路と、前記
アドレスデータの最下位ビットの立上り及び立下りを検
出する毎に前記アドレスカウンタの値をインクリメント
するインクリメント信号を発生する立上り立下り検出回
路と、を備えた点である。
解決する為に成されたものであり、その特徴とするとこ
ろは、プログラムデータの書き込み及び読み出しが可能
な不揮発性メモリ、及び、該不揮発性メモリのアドレス
をアクセスするアドレスカウンタを内蔵したマイクロコ
ンピュータの中で、前記不揮発性メモリにプログラムデ
ータの書き込みを行うプログラムデータ書き込み制御装
置において、前記不揮発性メモリをアクセスする為の所
定ビットのアドレスデータを取り込み、該アドレスデー
タが前記不揮発性メモリの初期アドレスを示すことを検
出した時、前記アドレスカウンタをリセットする為の１
ビットの第１検出信号を発生し、前記アドレス信号が前
記不揮発性メモリの最終アドレスを示すことを検出した
時、前記アドレスカウンタの動作を停止する為の１ビッ
トの第２検出信号を発生するアドレス検出回路と、前記
アドレスデータの最下位ビットの立上り及び立下りを検
出する毎に前記アドレスカウンタの値をインクリメント
するインクリメント信号を発生する立上り立下り検出回
路と、を備えた点である。
【０００７】
【作用】本発明によれば、アドレスデータの最下位ビッ
トの立上り及び立下りを検出してアドレスカウンタのイ
ンクリメント動作を行い、またアドレスデータの内容が
不揮発性メモリの初期アドレスを示すことを検出した時
にアドレスカウンタをリセットし、更にアドレスデータ
の内容が不揮発性メモリの最終アドレスを示すことを検
出した時にアドレスカウンタの動作を停止する様に構成
した。これによって、マイクロコンピュータの端子数が
少ない場合であっても、アドレスデータをシリアル入力
することなく短時間で不揮発性メモリへのデータ書き込
みを行うことが可能となる。
トの立上り及び立下りを検出してアドレスカウンタのイ
ンクリメント動作を行い、またアドレスデータの内容が
不揮発性メモリの初期アドレスを示すことを検出した時
にアドレスカウンタをリセットし、更にアドレスデータ
の内容が不揮発性メモリの最終アドレスを示すことを検
出した時にアドレスカウンタの動作を停止する様に構成
した。これによって、マイクロコンピュータの端子数が
少ない場合であっても、アドレスデータをシリアル入力
することなく短時間で不揮発性メモリへのデータ書き込
みを行うことが可能となる。
【０００８】
【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は本発明のプログラムデータ書き込み制御装置
を示す図である。図１において、(１)は１チップマイク
ロコンピュータであり、該１チップマイクロコンピュー
タ(１)内部には、プログラムデータの書き込み及び読み
出しが可能なＥＰＲＯＭ(２)及び該ＥＰＲＯＭ(２)をア
クセスするアドレスカウンタ(３)が設けられている。こ
こで、ＥＰＲＯＭ(２)は２Ｋバイトのアドレス数を有
し、各１ワードは８ビットで構成されているものとす
る。即ち、ＥＰＲＯＭ(２)のアドレスは１１ビットのア
ドレスデータＡ０〜Ａ１０でアクセスされ、このアクセ
スされたアドレスに８ビットのプログラムデータＤ０〜
Ｄ７が書き込まれるものとする。(４)はＰＲＯＭライタ
であり、ＥＰＲＯＭ(２)の為のアドレスデータＡ０〜Ａ
１０及び各アドレスデータに対応したプログラムデータ
Ｄ０〜Ｄ７が、事前にプログラマによって記憶されてい
る。(５)はＰＲＯＭライタ(４)と接続される基板であ
り、該基板(５)上にはアドレス検出回路(６)が設けられ
ている。該アドレス検出回路(６)は、ＰＲＯＭライタ
(４)から出力された１１ビットのアドレスデータＡ０〜
Ａ１０を内部に取り込み、該アドレスデータＡ０〜Ａ１
０がＥＰＲＯＭ(２)の初期アドレス及び最終アドレスを
示すことを検出するものである。そして、アドレスデー
タＡ０〜Ａ１０がＥＰＲＯＭ(２)の初期アドレスを示す
ことが検出されると、アドレス検出回路(６)からはアド
レスカウンタ(３)をリセットする為の１ビットの検出信
号ＤＥＴ１(第１検出信号)が出力され、ＥＰＲＯＭ(２)
の初期アドレスである０番地がアクセス可能となる。ま
た、アドレスデータＡ０〜Ａ１０がＥＰＲＯＭ(２)の最
終アドレスを示すことが検出されると、アドレス検出回
路(６)からはアドレスカウンタ(３)の動作を停止させる
為の１ビットの検出信号ＤＥＴ２(第２検出信号)が出力
され、ＥＰＲＯＭ(２)のアクセスが最終アドレスで終了
することになる。即ち、ＥＰＲＯＭ(２)への二重書きが
防止される。また(７)は立上り立下り検出回路であり、
アドレスデータの最下位ビットＡ０が「０」から「１」
へ変化する立上り変化及ぴ「１」から「０」へ変化する
立下り変化を検出する毎に、アドレスカウンタ(３)をイ
ンクリメントするものである。即ち、アドレスデータＡ
０〜Ａ１０が＋１づつインクリメントされる場合と同様
に、アドレスカウンタ(３)はカウントアップすることに
なる。
る。図１は本発明のプログラムデータ書き込み制御装置
を示す図である。図１において、(１)は１チップマイク
ロコンピュータであり、該１チップマイクロコンピュー
タ(１)内部には、プログラムデータの書き込み及び読み
出しが可能なＥＰＲＯＭ(２)及び該ＥＰＲＯＭ(２)をア
クセスするアドレスカウンタ(３)が設けられている。こ
こで、ＥＰＲＯＭ(２)は２Ｋバイトのアドレス数を有
し、各１ワードは８ビットで構成されているものとす
る。即ち、ＥＰＲＯＭ(２)のアドレスは１１ビットのア
ドレスデータＡ０〜Ａ１０でアクセスされ、このアクセ
スされたアドレスに８ビットのプログラムデータＤ０〜
Ｄ７が書き込まれるものとする。(４)はＰＲＯＭライタ
であり、ＥＰＲＯＭ(２)の為のアドレスデータＡ０〜Ａ
１０及び各アドレスデータに対応したプログラムデータ
Ｄ０〜Ｄ７が、事前にプログラマによって記憶されてい
る。(５)はＰＲＯＭライタ(４)と接続される基板であ
り、該基板(５)上にはアドレス検出回路(６)が設けられ
ている。該アドレス検出回路(６)は、ＰＲＯＭライタ
(４)から出力された１１ビットのアドレスデータＡ０〜
Ａ１０を内部に取り込み、該アドレスデータＡ０〜Ａ１
０がＥＰＲＯＭ(２)の初期アドレス及び最終アドレスを
示すことを検出するものである。そして、アドレスデー
タＡ０〜Ａ１０がＥＰＲＯＭ(２)の初期アドレスを示す
ことが検出されると、アドレス検出回路(６)からはアド
レスカウンタ(３)をリセットする為の１ビットの検出信
号ＤＥＴ１(第１検出信号)が出力され、ＥＰＲＯＭ(２)
の初期アドレスである０番地がアクセス可能となる。ま
た、アドレスデータＡ０〜Ａ１０がＥＰＲＯＭ(２)の最
終アドレスを示すことが検出されると、アドレス検出回
路(６)からはアドレスカウンタ(３)の動作を停止させる
為の１ビットの検出信号ＤＥＴ２(第２検出信号)が出力
され、ＥＰＲＯＭ(２)のアクセスが最終アドレスで終了
することになる。即ち、ＥＰＲＯＭ(２)への二重書きが
防止される。また(７)は立上り立下り検出回路であり、
アドレスデータの最下位ビットＡ０が「０」から「１」
へ変化する立上り変化及ぴ「１」から「０」へ変化する
立下り変化を検出する毎に、アドレスカウンタ(３)をイ
ンクリメントするものである。即ち、アドレスデータＡ
０〜Ａ１０が＋１づつインクリメントされる場合と同様
に、アドレスカウンタ(３)はカウントアップすることに
なる。
【０００９】以上説明した様に、アドレスデータの最下
位ビットＡ０の変化状態を検出するのみでアドレスデー
タをインクリメントでき、更にアドレス検出回路(６)か
ら出力される１ビットの検出信号でアドレスカウンタ
(３)の初期設定及びプログラムデータ書き込み後の動作
停止を制御できる為、マイクロコンピュータ(１)に設け
る端子数は極めて少なくて済み、更にアドレスデータの
シリアル入力が不要となるので、ＥＰＲＯＭ(２)へのプ
ログラムデータの書き込みを短時間で行えることにな
る。
位ビットＡ０の変化状態を検出するのみでアドレスデー
タをインクリメントでき、更にアドレス検出回路(６)か
ら出力される１ビットの検出信号でアドレスカウンタ
(３)の初期設定及びプログラムデータ書き込み後の動作
停止を制御できる為、マイクロコンピュータ(１)に設け
る端子数は極めて少なくて済み、更にアドレスデータの
シリアル入力が不要となるので、ＥＰＲＯＭ(２)へのプ
ログラムデータの書き込みを短時間で行えることにな
る。
【００１０】
【発明の効果】本発明によれば、アドレスデータの最下
位ビットの変化状態を検出するのみでアドレスデータを
インクリメントでき、更にアドレス検出回路から出力さ
れる１ビットの検出信号でアドレスカウンタの初期設定
及びプログラムデータ書き込み後の動作停止を制御でき
る為、マイクロコンピュータに設ける端子数は極めて少
なくて済み、更にアドレスデータのシリアル入力が不要
となるので、ＥＰＲＯＭへのプログラムデータの書き込
みを短時間で行える利点が得られる。
位ビットの変化状態を検出するのみでアドレスデータを
インクリメントでき、更にアドレス検出回路から出力さ
れる１ビットの検出信号でアドレスカウンタの初期設定
及びプログラムデータ書き込み後の動作停止を制御でき
る為、マイクロコンピュータに設ける端子数は極めて少
なくて済み、更にアドレスデータのシリアル入力が不要
となるので、ＥＰＲＯＭへのプログラムデータの書き込
みを短時間で行える利点が得られる。
【図１】本発明のプログラムデータ書き込み制御装置を
示す図である。
示す図である。
(１) マイクロコンピュータ (２) ＥＰＲＯＭ (３) アドレスカウンタ (６) アドレス検出回路 (７) 立上り立下り検出回路
Claims (2)
- 【請求項１】 プログラムデータの書き込み及び読み出
しが可能な不揮発性メモリ、及び、該不揮発性メモリの
アドレスをアクセスするアドレスカウンタを内蔵したマ
イクロコンピュータの中で、前記不揮発性メモリにプロ
グラムデータの書き込みを行うプログラムデータ書き込
み制御装置において、 前記不揮発性メモリをアクセスする為の所定ビットのア
ドレスデータを取り込み、該アドレスデータが前記不揮
発性メモリの初期アドレスを示すことを検出した時、前
記アドレスカウンタをリセットする為の１ビットの第１
検出信号を発生し、前記アドレス信号が前記不揮発性メ
モリの最終アドレスを示すことを検出した時、前記アド
レスカウンタの動作を停止する為の１ビットの第２検出
信号を発生するアドレス検出回路と、 前記アドレスデータの最下位ビットの立上り及び立下り
を検出する毎に前記アドレスカウンタの値をインクリメ
ントするインクリメント信号を発生する立上り立下り検
出回路と、 を備えたことを特徴とするプログラムデータ書き込み制
御装置。 - 【請求項２】 前記不揮発性メモリはＥＰＲＯＭである
ことを特徴とする請求項１記載のプログラムデータ書き
込み制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19070792A JPH0635690A (ja) | 1992-07-17 | 1992-07-17 | プログラムデータ書き込み制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19070792A JPH0635690A (ja) | 1992-07-17 | 1992-07-17 | プログラムデータ書き込み制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0635690A true JPH0635690A (ja) | 1994-02-10 |
Family
ID=16262502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19070792A Pending JPH0635690A (ja) | 1992-07-17 | 1992-07-17 | プログラムデータ書き込み制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0635690A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8684149B2 (en) | 2008-09-17 | 2014-04-01 | Robert Bosch Gmbh | Brake disk |
-
1992
- 1992-07-17 JP JP19070792A patent/JPH0635690A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8684149B2 (en) | 2008-09-17 | 2014-04-01 | Robert Bosch Gmbh | Brake disk |
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