JPH10260429A - Thin-film transistor - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、アクティブマト
リクス型液晶表示装置にスイッチング素子として用いる
薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉ
ｓｔｏｒ，以下ＴＦＴと略す）に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor used as a switching element in an active matrix type liquid crystal display device.
(hereinafter, abbreviated as TFT)).
【０００２】[0002]
【従来の技術】液晶表示装置は、カラー化が進み、ＯＡ
機器を中心にその市場が急速に拡大しており、特に高精
細化及び大画面化と動画表示など表示品位向上の要求か
ら、アクティブマトリクス型液晶表示装置の成長が大き
いものとなっている。アクティブマトリクス型液晶表示
装置は、各画素毎に設けられた能動スイッチング素子に
よって、表示電極に画像信号を選択的に印加して液晶を
駆動できるようにし、高コントラスト化、高速応答かつ
クロストークのない画像表示を得ようとするものであ
る。このスイッチング素子としては、ＴＦＴが特に注目
されており、広く応用されている。2. Description of the Related Art Liquid crystal display devices have become increasingly colorized, and OA
The market for such devices is rapidly expanding, and active matrix liquid crystal display devices have been growing significantly due to demands for higher definition, larger screens, and higher display quality such as moving image display. The active matrix type liquid crystal display device enables the liquid crystal to be driven by selectively applying an image signal to a display electrode by an active switching element provided for each pixel, thereby achieving high contrast, high speed response and no crosstalk. It is intended to obtain an image display. As this switching element, a TFT has been particularly attracting attention and has been widely applied.
【０００３】図３は、従来の一般的なアクティブマトリ
クス型液晶表示装置の画素部を示す平面図である。図に
おいて、１はゲート配線、２はゲート配線１と平面上交
差するように形成されているソース配線、３はその一部
がゲート配線１と平面上重なるように形成されたドレイ
ン配線である。４はドレイン配線３と電気的に接続され
て液晶層を駆動する表示電極、５は補助容量である。ま
た、１ａはゲート配線１と接続されているゲート電極、
２ａ、３ａはソース配線２、ドレイン配線３とそれぞれ
接続されているソース電極、ドレイン電極で、ゲート電
極１ａと共にＴＦＴ部を構成している。図４は、従来の
一般的なアクティブマトリクス型液晶表示装置の電気的
等価回路図である。図において、１〜５は図３における
ものと同一のものである。６はスイッチング素子である
ＴＦＴに接続された表示電極容量を含む液晶容量で、行
選択線である複数のゲート配線１と列選択線である複数
のソース配線２との各交点部分には、スイッチング素子
であるＴＦＴが設けられ、このＴＦＴに表示電極容量を
含む液晶容量６及び補助容量５が接続されている。７は
複数のゲート配線１に対して順次ゲート選択パルスを印
加する行選択制御回路、８は列駆動回路で、ゲート選択
パルスに同期して、ゲート選択パルスが印加されたゲー
ト配線１の１ライン分の画像信号を複数のソース配線２
に出力し、各画素のＴＦＴのソースを駆動する。FIG. 3 is a plan view showing a pixel portion of a conventional general active matrix type liquid crystal display device. In the figure, 1 is a gate wiring, 2 is a source wiring formed so as to intersect the gate wiring 1 on a plane, and 3 is a drain wiring formed so that a part thereof overlaps the gate wiring 1 on a plane. Reference numeral 4 denotes a display electrode which is electrically connected to the drain wiring 3 and drives the liquid crystal layer. Reference numeral 5 denotes an auxiliary capacitor. 1a is a gate electrode connected to the gate wiring 1,
Reference numerals 2a and 3a denote a source electrode and a drain electrode connected to the source wiring 2 and the drain wiring 3, respectively, and constitute a TFT section together with the gate electrode 1a. FIG. 4 is an electrical equivalent circuit diagram of a conventional general active matrix type liquid crystal display device. In the figure, 1 to 5 are the same as those in FIG. Reference numeral 6 denotes a liquid crystal capacitor including a display electrode capacitor connected to a TFT serving as a switching element. A switching point is provided at each intersection between a plurality of gate lines 1 as row selection lines and a plurality of source lines 2 as column selection lines. A TFT as an element is provided, and a liquid crystal capacitor 6 including a display electrode capacitor and an auxiliary capacitor 5 are connected to the TFT. Reference numeral 7 denotes a row selection control circuit for sequentially applying a gate selection pulse to a plurality of gate lines 1, and reference numeral 8 denotes a column driving circuit, and one line of the gate line 1 to which the gate selection pulse is applied in synchronization with the gate selection pulse. Image signal for a plurality of source lines 2
To drive the source of the TFT of each pixel.
【０００４】図５は、従来の一般的なアクティブマトリ
クス型液晶表示装置の電圧波形を示す図である。このよ
うな従来の液晶表示装置では、選択された画素のＴＦＴ
は、ゲート選択パルスが印加されている時間は導通状態
になっており、その時ソース配線２に出力されている画
素信号に応じたソース電極２ａの電気的変化がドレイン
電極３ａへ伝えられ、表示電極容量を含む液晶容量６及
び補助容量５に電荷が蓄積されることによって液晶層が
駆動される。即ち表示電極容量を含む液晶容量６及び補
助容量５が、ＴＦＴの駆動すべき負荷容量となってい
る。ゲート選択パルスが次のゲート配線１に移ると、上
記１ライン分のＴＦＴは非導通状態となり、蓄積された
電荷は次に選択されるまでの時間保持されることにな
る。FIG. 5 is a diagram showing a voltage waveform of a conventional general active matrix type liquid crystal display device. In such a conventional liquid crystal display device, a TFT of a selected pixel is used.
Is in a conductive state while the gate selection pulse is applied, and at that time, an electrical change of the source electrode 2a according to the pixel signal output to the source line 2 is transmitted to the drain electrode 3a, and the display electrode The liquid crystal layer is driven by accumulating electric charges in the liquid crystal capacitance 6 including the capacitance and the auxiliary capacitance 5. That is, the liquid crystal capacitance 6 including the display electrode capacitance and the auxiliary capacitance 5 are load capacitances to be driven by the TFT. When the gate selection pulse moves to the next gate line 1, the TFTs for one line are turned off, and the accumulated charge is held for a time until the next selection.
【０００５】この動作を各点の電圧の関係で示すと図５
のようになる。即ち、ソース配線２及びゲート配線１
に、図のような駆動電圧（各々画素信号電圧とゲート選
択パルスに相当）を印加すると、ドレイン電圧（表示電
極の電圧）は、図５の太線で示す波形のようになる。表
示電極４の電圧は、ゲート選択パルスの電圧が、オンの
時にドレイン電圧と同じ値にまで書き込まれる。次にゲ
ート選択パルスがオフになると、瞬間的に表示電極４の
電圧は、印加されたドレイン電圧よりも△Ｖｇｄだけ変
動し、その後はその値を保持する。この電圧変動△Ｖｇ
ｄの要因は、ゲート配線１と表示電極４間が寄生容量Ｃ
ｇｄによって電気的に結合していることによる。電圧変
動△Ｖｇｄの大きさは次式で表すことができる。 △Ｖｇｄ＝Ｃｇｄ／（Ｃｇｄ＋Ｃｓ＋Ｃｌｃ）×△Ｖｇ………（１） ここで，△Ｖｇはゲート選択パルスの電圧振幅、Ｃｓは
補助容量値、Ｃｌｃは液晶容量値である。FIG. 5 shows this operation in relation to the voltage at each point.
become that way. That is, the source wiring 2 and the gate wiring 1
Then, when a drive voltage (corresponding to a pixel signal voltage and a gate selection pulse, respectively) as shown in the figure is applied, the drain voltage (the voltage of the display electrode) becomes a waveform shown by a thick line in FIG. The voltage of the display electrode 4 is written to the same value as the drain voltage when the voltage of the gate selection pulse is on. Next, when the gate selection pulse is turned off, the voltage of the display electrode 4 instantaneously fluctuates by ΔVgd from the applied drain voltage, and thereafter maintains that value. This voltage fluctuation ΔVg
d is caused by the parasitic capacitance C between the gate line 1 and the display electrode 4.
This is because they are electrically coupled by gd. The magnitude of the voltage fluctuation ΔVgd can be expressed by the following equation. ΔVgd = Cgd / (Cgd + Cs + Clc) × ΔVg (1) where ΔVg is the voltage amplitude of the gate selection pulse, Cs is the auxiliary capacitance value, and Clc is the liquid crystal capacitance value.
【０００６】[0006]
【発明が解決しようとする課題】従来構造のＴＦＴを用
いたアクティブマトリクス型液晶表示装置は、以上のよ
うな動作原理に基づいているので、次に示すような改善
課題を有していた。表示品質の高さのひとつは、むらの
ない均一な表示が可能なことである。これは、電気的に
同一条件で駆動されている画素の表示電極４が、全て同
一の電圧値を示すことである。即ち（１）式の△Ｖｇｄ
が、全ての画素のＴＦＴで同一である必要がある。しか
し実際には、以下に示すような製造プロセス上の問題に
より、実現が困難な状況である。即ち、比較的大面積の
ガラス基板上に多数個の画素を形成するために、写真製
版工程でのマスク合わせのガラス基板面内バラツキ、成
膜時の基板内膜厚バラツキなどによって、各画素のＴＦ
Ｔ特性にバラツキが生じる。An active matrix type liquid crystal display device using a TFT having a conventional structure has the following problems because it is based on the above-described operation principle. One of the high levels of display quality is that uniform and uniform display is possible. This means that the display electrodes 4 of the pixels that are electrically driven under the same condition all show the same voltage value. That is, ΔVgd of the equation (1)
Must be the same for all the TFTs of the pixel. However, in reality, it is difficult to realize the above due to problems in the manufacturing process as described below. That is, in order to form a large number of pixels on a glass substrate having a relatively large area, the variation of the thickness of each pixel due to variations in the glass substrate surface for mask alignment in the photolithography process, variations in the thickness of the substrate during film formation, and the like. TF
The T characteristics vary.
【０００７】このため、電気的には同一条件で駆動され
ている画素であっても、液晶の駆動状態に差異が生じ、
結果として異なった表示状態となる。例えば、写真製版
工程でレティクルを用いて画面内を分割露光する場合、
各分割露光領域毎にマスク合わせズレ量に差が生じる
と、画面内均一な表示を得ることができず、分割した領
域の境界が視認され表示不良となる。これは、各分割領
域毎にマスク合わせズレ量が異なることによって、ＴＦ
Ｔの特性（特にダイナミック動作時の駆動能力）や特性
に影響を与える形状パラメータ（容量値）に差が生じ、
液晶の駆動条件が均一にならないためである。例えば、
ゲート電極１ａとドレイン電極３ａとの重ね合せがずれ
た場合は、重ね合せズレの方向に従って、平面上の重な
り部分の面積が増減する。これはＴＦＴのゲート・ドレ
イン間容量Ｃｇｄの増減を意味するので、（１）式によ
って△Ｖｇｄが変化することになる。即ち画面内で均一
な表示電極電圧を実現できなくなり、均一な表示品質を
得られなくなる。このような写真製版工程のバラツキを
なくすためには、画素領域の一括露光を実施することが
考えられるが、解像度（高精細化）、大型画面への対
応、マスク価格等において分割露光より不利な状況にあ
る。For this reason, even if the pixels are electrically driven under the same condition, a difference occurs in the driving state of the liquid crystal.
The result is a different display state. For example, in the photoengraving process, when exposing the inside of the screen using a reticle,
If there is a difference in the amount of mask misalignment for each of the divided exposure regions, uniform display within the screen cannot be obtained, and the boundary between the divided regions is visually recognized, resulting in display failure. This is because the amount of mask misalignment differs for each divided region, and the
Differences occur in the characteristics of T (particularly the driving ability during dynamic operation) and the shape parameters (capacitance value) that affect the characteristics,
This is because the driving conditions of the liquid crystal are not uniform. For example,
When the overlap between the gate electrode 1a and the drain electrode 3a is shifted, the area of the overlapping portion on a plane increases or decreases according to the direction of the misalignment. This means that the capacitance Cgd between the gate and the drain of the TFT increases or decreases, so that ΔVgd changes according to the equation (1). That is, a uniform display electrode voltage cannot be realized in the screen, and a uniform display quality cannot be obtained. In order to eliminate such variations in the photolithography process, it is conceivable to carry out batch exposure of the pixel region. However, it is disadvantageous from division exposure in resolution (higher definition), compatibility with a large screen, mask cost, and the like. In the situation.
【０００８】この発明は、上記のような課題を解決する
ためになされたもので、製造プロセスの変動に起因する
寄生容量の変動を低減できる構造のＴＦＴを提供するこ
とを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem, and has as its object to provide a TFT having a structure capable of reducing a variation in parasitic capacitance caused by a variation in a manufacturing process.
【０００９】[0009]
【課題を解決するための手段】この発明に係わる薄膜ト
ランジスタにおいては、第一の配線に接続された第一の
電極と、第一の配線と交差する第二の配線に接続された
第二の電極と、この第二の電極と少なくとも一部が対向
して配置された第三の電極と、第一の電極と第三の電極
とによって形成された第一の重なり部と、第一の配線と
第三の電極によって形成された第二の重なり部を備え、
製造工程における配置のずれが生じても第一の重なり部
の面積と第二の重なり部の面積の和が一定になるもので
ある。また、第二の重なり部は、第一の電極と平行にな
るように設けられた第一の配線の突出部と、第三の電極
とによって形成されているものである。また、第一の重
なり部と第二の重なり部は、第一の配線の延在方向に配
置されているものである。In a thin film transistor according to the present invention, a first electrode connected to a first wiring and a second electrode connected to a second wiring crossing the first wiring are provided. And, a third electrode at least partially opposed to the second electrode, a first overlapping portion formed by the first electrode and the third electrode, and a first wiring Comprising a second overlap formed by the third electrode,
The sum of the area of the first overlapped portion and the area of the second overlapped portion is constant even if a displacement occurs in the manufacturing process. The second overlapping portion is formed by a protruding portion of the first wiring provided so as to be parallel to the first electrode, and a third electrode. Further, the first overlapping portion and the second overlapping portion are arranged in the extending direction of the first wiring.
【００１０】さらに、第一の重なり部と第二の重なり部
は、第二の配線の延在方向の幅が同じであるものであ
る。また、第三の電極は、一端に突出部を有するコ字型
に形成され、一端の突出部が第二の重なり部を形成する
と共に、他端が第一の重なり部を形成しているものであ
る。Further, the first overlapping portion and the second overlapping portion have the same width in the extending direction of the second wiring. The third electrode is formed in a U-shape having a protrusion at one end, and the protrusion at one end forms a second overlap portion, and the other end forms a first overlap portion. It is.
【００１１】また、第一の重なり部と第二の重なり部
は、第二の配線の延在方向に配置されているものであ
る。加えて、第一の重なり部と第二の重なり部とは、第
一の配線の延在方向の幅が同じであるものである。ま
た、第一の重なり部と第二の重なり部とは、長方形であ
るものである。The first overlapping portion and the second overlapping portion are arranged in the extending direction of the second wiring. In addition, the first overlapping portion and the second overlapping portion have the same width in the extending direction of the first wiring. Further, the first overlapping portion and the second overlapping portion are rectangular.
【００１２】[0012]
実施の形態１．以下、この発明の実施の形態１について
図を用いて説明する。図１は、この発明の実施の形態１
による液晶表示装置の画素部を示す平面図である。図に
おいて、１〜５、１ａ〜３ａは上記従来装置と同一のも
のであり、その説明を省略する。３ｂは、薄膜トランジ
スタ部を形成するゲート電極１ａとは別の箇所で、ゲー
ト配線１の突出部と平面上重なりあっているドレイン配
線重なり部である。このドレイン配線重なり部３ｂは、
ゲート電極１ａに対し、ゲート配線１の延在方向に形成
されている。Embodiment 1 FIG. Hereinafter, Embodiment 1 of the present invention will be described with reference to the drawings. FIG. 1 shows Embodiment 1 of the present invention.
FIG. 2 is a plan view showing a pixel portion of a liquid crystal display device according to the first embodiment. In the figure, reference numerals 1 to 5, 1a to 3a are the same as those of the above-described conventional device, and the description thereof is omitted. Reference numeral 3b denotes a drain wiring overlapping portion which is different from the gate electrode 1a forming the thin film transistor portion and overlaps the projected portion of the gate wiring 1 on a plane. This drain wiring overlapping portion 3b is
The gate electrode 1a is formed in the direction in which the gate wiring 1 extends.
【００１３】動作については従来と同様であるが、△Ｖ
ｇｄの要因及びその変動原因となるゲート配線１と表示
電極４間容量Ｃｇｄのバラツキを次のように抑制するこ
とができる。即ち、図１においてＣｇｄに寄与する領域
は、ゲート電極１ａとドレイン電極３ａとの重なり部
と、ドレイン配線重なり部３ｂの和である。ここでゲー
ト電極１ａに対してドレイン電極３ａの重ね合せが左方
向にズレた場合、ドレイン電極３ａの面積は重なり幅が
ズレ量だけ増加するために、この部分の容量は増加する
ことになるが、ドレイン配線重なり部３ｂの重なり幅
が、同じズレ量だけ減少する分だけ容量が減少し、結果
としての容量は一定となる。上記のズレが右方向ではこ
の逆になるだけで、同様に容量は一定となる。このよう
にＣｇｄに寄与する領域は、マスク合せが図に対して左
右方向にズレても、構造上ゲート電極１ａとドレイン電
極３ａとの重なり部と、ドレイン配線重なり部３ｂの幅
の和を一定に保つことができるために、結果として一定
になる。従ってＣｇｄが一定であれば式からも明らかな
ように、△Ｖｇｄも一定となる。The operation is the same as in the prior art, except that ΔV
The variation of the capacitance Cgd between the gate line 1 and the display electrode 4 which causes the factor gd and the variation thereof can be suppressed as follows. That is, the region that contributes to Cgd in FIG. 1 is the sum of the overlapping portion of the gate electrode 1a and the drain electrode 3a and the overlapping portion 3b of the drain wiring. Here, when the overlap of the drain electrode 3a with respect to the gate electrode 1a shifts to the left, the area of the drain electrode 3a overlaps and the width increases by the shift amount, so that the capacitance of this portion increases. The capacitance is reduced by the amount by which the overlapping width of the drain wiring overlapping portion 3b is reduced by the same deviation amount, and the resulting capacitance is constant. In the rightward direction, the above deviation is only reversed, and the capacitance is similarly constant. As described above, in the region contributing to Cgd, the sum of the widths of the overlapping portion of the gate electrode 1a and the drain electrode 3a and the width of the overlapping portion of the drain wiring 3b are constant even if the mask alignment is shifted in the left-right direction with respect to the drawing. , So that the result is constant. Therefore, if Cgd is constant, ΔVgd is also constant, as is clear from the equation.
【００１４】実施の形態２．図２は、この発明の実施の
形態２による液晶表示装置の画素部を示す平面図であ
る。図において、１〜５、１ａ〜３ａは上記従来装置と
同一のものであり、その説明を省略する。３ｃは図１と
は別の形状を有するドレイン配線重なり部である。ここ
ではドレイン配線重なり部３ｃを、ゲート電極１ａとド
レイン電極３ａとの重なり部に対してソース配線２の延
在方向に、形成しているので、ゲート配線１に対するド
レイン配線３の重ね合せが、上下方向にズレた場合でも
Ｃｇｄが一定になるように構成されている。実施の形態
１の場合の左右方向が上下になるだけで、同様の扱いと
なる。Embodiment 2 FIG. FIG. 2 is a plan view showing a pixel portion of a liquid crystal display device according to Embodiment 2 of the present invention. In the figure, reference numerals 1 to 5, 1a to 3a are the same as those of the above-described conventional device, and the description thereof is omitted. Reference numeral 3c denotes a drain wiring overlapping portion having a shape different from that of FIG. Here, the drain wiring overlapping portion 3c is formed in the direction in which the source wiring 2 extends with respect to the overlapping portion of the gate electrode 1a and the drain electrode 3a. The configuration is such that Cgd is constant even when the displacement is vertical. In the case of the first embodiment, the same treatment is performed except that the horizontal direction is up and down.
【００１５】[0015]
【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。第一の
配線に接続された第一の電極と、第一の配線と交差する
第二の配線に接続された第二の電極と、この第二の電極
と少なくとも一部が対向して配置された第三の電極と、
第一の電極と第三の電極とによって形成された第一の重
なり部と、第一の配線と第三の電極によって形成された
第二の重なり部を備え、製造工程における配置のずれが
生じても第一の重なり部の面積と第二の重なり部の面積
の和が一定になるので、製造工程における配置のずれに
より第一の重なり部の面積が増減しても第二の重なり部
の面積が逆に増減してこれを吸収し、一定の寄生容量に
することができ、均一な表示品質を実現することができ
る。また、第二の重なり部は、第一の電極と平行になる
ように設けられた第一の配線の突出部と、第三の電極と
によって形成されているので、簡単な構成によって一定
の寄生容量を実現している。また、第一の重なり部と第
二の重なり部は、第一の配線の延在方向に配置されてい
るので、第一の配線の延在方向のずれを互いに吸収する
ことができる。Since the present invention is configured as described above, it has the following effects. A first electrode connected to the first wiring, a second electrode connected to a second wiring that intersects with the first wiring, and at least a part of the second electrode is disposed to face the second electrode. A third electrode,
It has a first overlap formed by the first electrode and the third electrode, and a second overlap formed by the first wiring and the third electrode. Even since the sum of the area of the first overlapping portion and the area of the second overlapping portion is constant, even if the area of the first overlapping portion is increased or decreased due to a displacement in the manufacturing process, the second overlapping portion is not Conversely, the area is increased or decreased to absorb this, and a constant parasitic capacitance can be obtained, so that uniform display quality can be realized. Further, since the second overlapping portion is formed by the protrusion of the first wiring provided so as to be parallel to the first electrode and the third electrode, a certain parasitic capacitance can be obtained by a simple configuration. Has achieved capacity. Further, since the first overlapping portion and the second overlapping portion are arranged in the extending direction of the first wiring, it is possible to mutually absorb a shift in the extending direction of the first wiring.
【００１６】また、第三の電極は、一端に突出部を有す
るコ字型に形成され、一端の突出部が第二の重なり部を
形成すると共に、他端が第一の重なり部を形成している
ので、製造工程における配置のずれによる第一の重なり
部の増減を、第二の重なり部で吸収することができる。
加えて、第一の重なり部と第二の重なり部は、第二の配
線の延在方向に配置されているので、第二の配線の延在
方向のずれを互いに吸収することができる。The third electrode is formed in a U-shape having a protrusion at one end, and the protrusion at one end forms a second overlap portion, and the other end forms a first overlap portion. Therefore, the increase and decrease of the first overlapping portion due to the dislocation in the manufacturing process can be absorbed by the second overlapping portion.
In addition, since the first overlapping portion and the second overlapping portion are arranged in the extending direction of the second wiring, the displacement in the extending direction of the second wiring can be mutually absorbed.
【図１】 この発明の実施の形態１による液晶表示装置
の画素部を示す平面図である。FIG. 1 is a plan view showing a pixel portion of a liquid crystal display device according to a first embodiment of the present invention.
【図２】 この発明の実施の形態２による液晶表示装置
の画素部を示す平面図である。FIG. 2 is a plan view showing a pixel portion of a liquid crystal display device according to Embodiment 2 of the present invention.
【図３】 従来の一般的なアクティブマトリクス型液晶
表示装置の画素部を示す平面図である。FIG. 3 is a plan view showing a pixel portion of a conventional general active matrix type liquid crystal display device.
【図４】 従来の一般的なアクティブマトリクス型液晶
表示装置の電気的等価回路図である。FIG. 4 is an electrical equivalent circuit diagram of a conventional general active matrix type liquid crystal display device.
【図５】 従来の一般的なアクティブマトリクス型液晶
表示装置の電圧波形を示す図である。FIG. 5 is a diagram showing a voltage waveform of a conventional general active matrix type liquid crystal display device.
１ ゲート配線、２ ソース配線、３ ドレイン電極、
４ 表示電極、５ 補助容量、６ 表示電極容量を含む
液晶容量、７ 行選択制御回路、８ 列駆動回路。1 gate wiring, 2 source wiring, 3 drain electrode,
4 display electrode, 5 auxiliary capacitance, 6 liquid crystal capacitance including display electrode capacitance, 7 row selection control circuit, 8 column drive circuit.
Claims (8)
記第一の配線と交差する第二の配線に接続された第二の
電極、この第二の電極と少なくとも一部が対向して配置
された第三の電極、上記第一の電極と第三の電極とによ
って形成された第一の重なり部、上記第一の配線と第三
の電極によって形成された第二の重なり部を備え、製造
工程における配置のずれが生じても上記第一の重なり部
の面積と第二の重なり部の面積の和が一定になることを
特徴とする薄膜トランジスタ。1. A first electrode connected to a first wiring, a second electrode connected to a second wiring intersecting with the first wiring, and at least a part of the second electrode is opposed to the second electrode. A third electrode, a first overlap formed by the first electrode and the third electrode, and a second overlap formed by the first wiring and the third electrode Wherein the sum of the area of the first overlapping portion and the area of the second overlapping portion is constant even if the arrangement is displaced in the manufacturing process.
なるように設けられた第一の配線の突出部と、第三の電
極とによって形成されていることを特徴とする請求項１
記載の薄膜トランジスタ。2. The method according to claim 1, wherein the second overlapping portion is formed by a projecting portion of the first wiring provided to be parallel to the first electrode and a third electrode. Item 1
The thin film transistor as described in the above.
一の配線の延在方向に配置されていることを特徴とする
請求項１または請求項２記載の薄膜トランジスタ。3. The thin film transistor according to claim 1, wherein the first overlapping portion and the second overlapping portion are arranged in a direction in which the first wiring extends.
二の配線の延在方向の幅が同じであることを特徴とする
請求項３記載の薄膜トランジスタ。4. The thin film transistor according to claim 3, wherein the first overlapping portion and the second overlapping portion have the same width in the extending direction of the second wiring.
字型に形成され、上記一端の突出部が第二の重なり部を
形成すると共に、他端が第一の重なり部を形成している
ことを特徴とする請求項１記載の薄膜トランジスタ。5. The third electrode is formed in a U-shape having a protruding portion at one end, the protruding portion at one end forming a second overlapping portion, and the other end forming a first overlapping portion. The thin film transistor according to claim 1, wherein
二の配線の延在方向に配置されていることを特徴とする
請求項１または請求項５記載の薄膜トランジスタ。6. The thin film transistor according to claim 1, wherein the first overlapping portion and the second overlapping portion are arranged in a direction in which the second wiring extends.
第一の配線の延在方向の幅が同じであることを特徴とす
る請求項６記載の薄膜トランジスタ。7. The first overlapping portion and the second overlapping portion,
7. The thin film transistor according to claim 6, wherein the width of the first wiring in the extending direction is the same.
長方形であることを特徴とする請求項１〜請求項７のい
ずれか一項記載の薄膜トランジスタ。8. The first overlapping portion and the second overlapping portion,
The thin film transistor according to claim 1, wherein the thin film transistor is rectangular.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6491797A JPH10260429A (en) | 1997-03-18 | 1997-03-18 | Thin-film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6491797A JPH10260429A (en) | 1997-03-18 | 1997-03-18 | Thin-film transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10260429A true JPH10260429A (en) | 1998-09-29 |
Family
ID=13271889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6491797A Pending JPH10260429A (en) | 1997-03-18 | 1997-03-18 | Thin-film transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10260429A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000147539A (en) * | 1998-11-17 | 2000-05-26 | Hitachi Ltd | Manufacture of liquid crystal display device |
| JP2005524110A (en) * | 2002-04-24 | 2005-08-11 | イー−インク コーポレイション | Electronic display device |
| JP2007279648A (en) * | 2006-04-06 | 2007-10-25 | Chunghwa Picture Tubes Ltd | Pixel structure and repair method thereof |
| US8031282B2 (en) | 2004-01-28 | 2011-10-04 | Sharp Kabushiki Kaisha | Active matrix substrate and display device |
| US10833197B2 (en) | 2016-10-19 | 2020-11-10 | Sharp Kabushiki Kaisha | TFT substrate having compensation capacitance unit for change in capacitance formed between gate electrode and drain electrode |
-
1997
- 1997-03-18 JP JP6491797A patent/JPH10260429A/en active Pending
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| US8593582B2 (en) | 2004-01-28 | 2013-11-26 | Sharp Kabushiki Kaisha | Active matrix substrate and display device |
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| US10833197B2 (en) | 2016-10-19 | 2020-11-10 | Sharp Kabushiki Kaisha | TFT substrate having compensation capacitance unit for change in capacitance formed between gate electrode and drain electrode |
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| A977 | Report on retrieval |
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