JPH10240202A

JPH10240202A - Ｌｃｄ表示装置

Info

Publication number: JPH10240202A
Application number: JP9090610A
Authority: JP
Inventors: Seiji Inoue; 井上　　清次; Tomoyoshi Iga; 友義伊賀; Takeshi Inoue; 武志井上; Shingo Togawa; 信吾戸川
Original assignee: Tokyo Sanyo Electric Co Ltd; Tottori Sanyo Electric Co Ltd; Sanyo Electric Co Ltd
Current assignee: Tokyo Sanyo Electric Co Ltd; Sanyo Electric Co Ltd
Priority date: 1996-12-24
Filing date: 1997-04-09
Publication date: 1998-09-11
Also published as: US6278437B1

Abstract

(57)【要約】【課題】ＬＣＤ表示画面よりも小さいサイズの画面（ラ
スター）を表示する場合に生じる非画像領域を特定の色
で表示するための画像データの処理を低速で簡単に行い
得るようにしたＬＣＤ表示装置を提供する。【解決手段】ＬＣＤ表示装置はＬＣＤ画面よりも小さい
サイズの画面を表示することにより生じる非画像領域を
特定の色で表示する。この装置は書換え可能なメモリ９
１〜９４を有する。該メモリ９１〜９４の前記ＬＣＤ画
面に対応するアドレス全体に前記特定の色データをライ
トするため２４ビットラッチ回路８１ａ、８１ｂ、８３
ａ、８３ｂと青塗りつぶし制御回路８３、黒塗りつぶし
制御回路８０が設けられている。更にメモリ９１〜９４
の前記サイズの小さい画面に対応するアドレスを入力画
像データで上書きする上書き手段と、前記メモリに記憶
されている全データを読み出してＬＣＤモジュールに与
える手段とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＬＣＤ（液晶）表示
装置に関するものであり、特に異なるサイズ形式の画像
データを表示することができるＬＣＤ表示装置に関す
る。

【０００２】

【従来の技術】ＬＣＤ表示パネルとしてＸＧＡ、ＳＶＧ
Ａ、ＶＧＡ等の種々のサイズ形式のものがある。因み
に、これらのＬＣＤ表示パネルの横×縦のドット数は
次のようになっている。

【０００３】ＸＧＡ・・・１０２４×７６８ドットＳＶＧＡ・・・８００×６００ドットＶＧＡ・・・６４０×４８０ドット

【０００４】一方、表示用の画像データはパーソナルコ
ンピュータ等から与えられるが、パーソナルコンピュー
タでは、ＸＧＡ、ＳＶＧＡ、ＶＧＡ式の画像データをモ
ードに応じて出力できるようになっている。そのため、
ＬＣＤ表示パネルのサイズ形式と、それに入力される画
像データのラスターが一致しない場合があり得る。例え
ば、ＸＧＡ型ＬＣＤ表示パネルにＳＶＧＡやＶＧＡの画
像データを表示する場合、あるいはＳＶＧＡ型表示パネ
ルにＶＧＡの画像データを表示する場合がそれに相当す
る。

【０００５】このような場合、ＬＣＤ画面に非画像領域
が生じてしまう。この非画像領域が存在すると、違和感
が生じるので、非画像領域を特定の色（例えば黒）で表
示する方法が特開平７−１９１６３０号公報に記載され
ている。具体的にいえば、この従来例はＬＣＤパネルの
非画像領域では、正規入力信号のブランキング期間内で
データを擬似的に高速動作させて特定色の信号を書き込
み、画像領域では正規の速さで情報を書き込むようにし
て、画像領域の周りに特定色の背景が表示されるように
したものである。

【０００６】

【発明が解決しようとする課題】しかしながら、この従
来例では非画像領域も画面ごとに（フレームごとに）特
定色データによって毎回書き換えられることになる。従
って、その分、時間がかかり、高速処理が要求されるの
で、回路的な負担が大きくなってしまう。特に非画像領
域では、ドットクロックを高速にし、画像領域では正規
の速さにする如く、走査途中でドットクロックの切り換
えを要するという欠点がある。また、これとは別に今ま
でのＬＣＤ表示装置では、一般的に画像のチラツキが目
立つという問題がある。

【０００７】本発明はこのような点に鑑みなされたもの
であって、ＬＣＤ表示画面よりも小さいサイズの画面
（ラスター）を表示する場合に生じる非画像領域を特定
の色で表示するための画像データの処理を低速で簡単に
行い得るようにしたＬＣＤ表示装置を提供することを目
的とする。本発明の他の目的はＬＣＤ表示装置における
画像のチラツキを抑えたＬＣＤ表示装置を提供すること
にある。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
め請求項１の発明では、ＬＣＤ画面に該ＬＣＤ画面より
も小さいサイズの画面を表示することにより生じる非画
像領域を特定の色で表示するようにしたＬＣＤ表示装置
において、書換え可能なメモリと、前記メモリの前記Ｌ
ＣＤ画面に対応するアドレス全体に前記特定の色データ
をライトする塗りつぶし手段と、前記メモリの前記サイ
ズの小さい画面に対応するアドレスを入力画像データで
上書きする上書き手段と、前記メモリに記憶されている
全データを読み出してＬＣＤモジュールに与える手段と
を備えている。

【０００９】この構成によると、ＬＣＤの画面全体を特
定色で塗りつぶすようにメモリに特定色データをライト
しておけば、後は入力画像データに従ってメモリの書換
えを順次行なうだけでよい。したがって、非画像領域を
画面（フレーム）ごとに毎回書き換える必要はない。

【００１０】請求項２の発明は前記請求項１の発明にお
いて、ＬＣＤ画面に表示される小さい画面のサイズが表
示モードによって異なっており、前記塗りつぶし手段に
よるライトが表示モードの切換え時に１回だけ行なわれ
ることを特徴としている。

【００１１】従って、この構成によると、表示モードが
ＸＧＡ型画面にＳＶＧＡを表示するモードからＶＧＡを
表示するモードに変化したとき画像領域が小さくなり、
その分、ＳＶＧＡモード時の画像が新たな画像領域の周
囲に残るが、特定色による塗りつぶしによって、この部
分も塗りつぶされるので、ＳＶＧＡモード時の画像が新
たな画像領域の周囲に残ることはなくなる。

【００１２】また、請求項３の発明は、ＬＣＤ画面に該
ＬＣＤ画面よりも小さいサイズの画面の画像データを拡
大して表示するＬＣＤ表示装置において、書換え可能な
メモリと、入力データをラッチするとともに所定ビット
数ごとにラッチ画像データを出力するラッチ回路と、同
一の入力画像データを所定の拡大比に応じたビット数だ
け重複して前記ラッチ回路にラッチさせるラッチコント
ロール回路と、前記ラッチ回路の出力を前記メモリにラ
イトするライトコントロール回路と、前記メモリにライ
トされた画像データを読み出してＬＣＤモジュールに与
える手段とを備えた構成である。

【００１３】従って、この構成によると、横方向の拡大
は、同一の入力画像データを所定の拡大比に応じたビッ
ト数だけ重複してラッチ回路にラッチさせるだけでよい
ことになり、拡大処理が容易である。

【００１４】また、請求項４の発明では、ＬＣＤ表示装
置は、複数の階調ごとのディザパターンを１画面ごとに
変化させて発生するパターン発生回路と、入力画像デー
タの階調を検出する検出回路と、前記検出回路の出力に
基いてパターン発生回路からのディザパターンを選択す
る選択回路とを備え、前記選択回路で選択されたパター
ンによってＬＣＤに画像表示するようにしている。

【００１５】従って、この構成によると、入力画像デー
タの階調に応じたディザパターンを画面ごとに簡単に出
力できる。

【００１６】請求項５の発明は請求項４の構成におい
て、例えば入力画像信号の垂直周波数を６０Ｈｚとした
とき１画面が１／１２０秒間表示される。この構成によ
ると、画面のチラツキ（フリッカ）がより一層低減され
る。

【００１７】請求項６の発明は請求項４の構成におい
て、前記ディザパターンの１画面ごとの変化をデータが
画面ごとに１ビットずつ縦方向へシフトすることによっ
て成されるように構成している。従って、画面ごとに変
化するディザパターンが簡単な規則性に従って形成され
る。

【００１８】また、請求項７の発明は、表示モードの設
定動作のため、一時的にＬＣＤ表示パネルの表示がＯＦ
Ｆになるが、これは表示画面の乱れを阻止する。

【００１９】

【発明の実施の形態】図３は入力画像データを処理して
一時的に格納するＤＲＡＭ（ダイナミック・ランダム・
アクセス・メモリ）について模式的に示しているが、こ
れとＬＣＤ表示パネルの画面とは対応しているので、説
明の便宜上、これをＬＣＤ画面として説明することもあ
るものとする。

【００２０】さて、図３において、上画面１０２と下画
面１０３で構成されるＬＣＤ画面をＸＧＡのＬＣＤパネ
ルの画面とすると、横方向の表示サイズＷに１０２４ド
ットの画素が設けられており、縦方向の１／２サイズＵ
１、Ｕ２にはそれぞれ３８４行の画素が設けられてい
る。

【００２１】ＬＣＤ表示信号の画面切り換えはＶ
_SYNC（垂直同期信号）に同期させているので、表示側も
Ｖ_SYNCをそのまま使用する。一方、表示側でＤＲＡＭか
らの読み出しに用いるＨ_SYNC（水平同期信号）や改行信
号は入力信号に依存せずにＬＣＤパネルの行数に依るの
で、入力信号のＨ_SYNCは使用せずに後述するコントロー
ラ２の内部で形成する。

【００２２】ＸＧＡ型ＬＣＤでは行数は７６８であるの
で、図４に示す入力信号の１フレーム期間（Ｖ₁の立ち
上がりからＶ₂の立ち上がりまでの期間）を７６８等分
してＤＲＡＭからのデータ読み出し及び読み出したデー
タを表示する際のＨ_SYNC（図４（ｃ））を形成する。Ｄ
ＲＡＭへの書き込みについては、図４（ａ）〜（ｄ）に
示すＶ_SYNC、Ｈ_SYNCをそのまま使う。

【００２３】ここで、書き込みについて説明すると、入
力画像信号には垂直ブランキング期間が存在し、この期
間には画像信号が存在しない（存在するのは同期信号だ
けである）。画像信号は図４（ａ）（ｂ）におけるＴ１
の期間に存在するだけである。従って、ＣＰＵ１又はコ
ントローラ２内にカウンタＢを用意しておいて、例えば
Ｖ_SYNCＶ１の立ち上がりからＨ_SYNCを所定数カウントし
た後、ＤＲＡＭに行０、１、２・・・のデータをライト
する。そして、Ｔ１期間に対応する７６８行の半分Ｔ２
を上画面用、残りの半分Ｔ３を下画面用としてＤＲＡＭ
に書き込む。

【００２４】一方、入力画像信号のＨ_SYNCの立ち上がり
に同期したドットクロックを作成する。このドットクロ
ックはＸＧＡ、ＳＶＧＡ、ＶＧＡの各モードごとに周波
数が異なる。図４（ｃ）（ｄ）は、そのように形成され
たＨ_SYNCとドットクロックの関係を示している。ドット
クロックはＨ_SYNCの立ち上がりを基準としている。即
ち、図４では、Ｈ_SYNC Ｈ１の立ち上がりに同期してド
ットクロックが立ち上がり、それ以降は所定の周期でド
ットクロックが次々と形成される。このドットクロック
を１／２分周したパルスが図４（ｅ）のＤＣＬＫＡであ
り、その反転関係にあるのが図４（ｆ）のＤＣＬＫＢで
ある。

【００２５】さて、入力画像データには上述の垂直ブラ
ンキング期間だけでなく、水平についてもブランキング
期間が存在する。この水平ブランキング期間はＸＧＡ信
号の場合、Ｈ_SYNCの立ち下がりからカウンタでドットク
ロックを７個数えることによって検出される。従って、
７個目から始まるＴ４の期間に各ドットデータ０、１、
２・・・をＤＲＡＭに書き込む。

【００２６】図３のＸＧＡ型ＬＣＤパネルの画面とＸＧ
Ａ方式の入力画像データ（画像信号）との関係について
説明すると、横方向の表示サイズＷ内に前記Ｔ４期間の
画像データが表示される。また、Ｔ２期間の行の画像デ
ータは上画面のＵ１に、Ｔ３期間の行の画像データは下
画面のＵ２にそれぞれ表示される。尚、ＳＶＧＡやＶＧ
Ａの入力画像データをそれぞれＳＶＧＡ型ＬＣＤパネ
ル、ＶＧＡ型ＬＣＤパネルに表示する場合についても上
述のＸＧＡの画像データをＸＧＡ型ＬＣＤパネルに表示
する場合と同様であり、Ｗ、Ｕ１、Ｕ２のサイズやデー
タのドット数等が異なるだけである。

【００２７】ところが、大画面のＬＣＤパネルに小画面
用の画像データを表示する場合には以下の方法が採られ
る。例えば、ＸＧＡ型ＬＣＤパネルにＳＶＧＡ方式の画
像データを表示する場合には、同図に示す入力画像信号
のＨ_SYNCをＶ_SYNCの立ち下がりからカウンタＢで所定数
カウントした後で、且つＨ_SYNCの立ち下がりからカウン
タＡでドットクロックを所定数カウントした後に画像デ
ータのサンプリングを開始し、その後、カウンタＣとカ
ウンタＨで示されるＤＲＡＭ上のアドレス位置より画像
データの書き込みを開始する。即ち、ＬＣＤパネルと画
像データとが同サイズの場合は、ＤＲＡＭの先頭アドレ
ス（行アドレス０及びドットアドレス（列アドレス）
０）から画像データの書き込みを開始するのに対し、画
像データのサイズがＬＣＤパネルのサイズより小の場合
には、行アドレスがカウンタＣに進み、且つドットアド
レスがカウンタＨに進んだところから画像データの書き
込みを開始する。

【００２８】以下、順次、２行、３行、・・・をカウン
タＨとカウンタＡとドットクロックを使って書いていっ
て１画面分が書き込まれる。第２画面以降も同様に処理
される。読み出しについてはＨ_SYNCと改行信号は読み出
し用に形成されたものを使う。

【００２９】このようにＸＧＡ型ＬＣＤパネルにＳＶＧ
Ａを通常のモードで表示するときは、画像をＬＣＤパネ
ルの中心に表示するので、上画面、下画面とも画像領域
は３０２、３０４（図３）となり、非画像領域３０１、
３０３が生じてしまう。この非画像領域３０１、３０３
をそのまま不使用にすることも可能であるが、黒又は青
で均一表示すると見やすい。尚、画像領域３０２、３０
４に表示される画像データを拡大してＸＧＡの画面全体
に表示すると、画面に非画像領域が残らないので、違和
感がなく、画像を鑑賞できる。

【００３０】以下、本発明の実施形態を図面に従って詳
細に説明する。図１はマルチスキャン型のＬＣＤ表示装
置のブロック図である。このＬＣＤ表示装置では、択一
選択的に、ＸＧＡ表示モード、ＳＶＧＡ表示モード、Ｖ
ＧＡ表示モードを採ることができるとともに、ＬＣＤの
画面にＳＶＧＡやＶＧＡの画像を表示するときのバック
塗りつぶしや拡大表示ができるようになっている。

【００３１】１は全体の制御を司るＣＰＵである。２は
ＤＲＡＭコントロールやＬＣＤコントロール等の機能を
有するコントローラであり、入力画像信号に対応した階
調制御や、表示位置制御、非画像領域部分の塗り潰し制
御等を行う。このコントローラ２は、特にこれに限る必
要はないが、ゲートアレーで構成されている。

【００３２】９１〜９４は画像信号を一時記憶する４画
面分のＤＲＡＭである。そのうちＤＲＡＭ９１、９３は
表画面用、ＤＲＡＭ９２、９４は裏画面用のＤＲＡＭで
ある。４はアナログ信号をデジタル信号に変換するＡ／
Ｄコンバータであり、入力画像信号のＲＧＢ各々に対し
奇数用と偶数用を有し、合計６個のＡ／Ｄコンバータか
ら成る。

【００３３】５は入力画像信号に対応したサンプリング
クロックを発生するクロックジェネレータ、６は入力画
像信号を増幅するビデオアンプ、７はユーザーの調整を
ガイドするメッセージを表示するためのオンスクリーン
・ディスプレイ回路、８は各種の表示パラメータを格納
する不揮発性メモリ、１１はＬＣＤモジュールである。
３００は表示メニューキー等を有する操作部であり、そ
の出力はＣＰＵ１に与えられる。

【００３４】図１において、コネクタ９を介して外部機
器（例えばパーソナルコンピュータ）から与えられた画
像信号（Ｒ，Ｇ，Ｂ）、垂直同期信号Ｖ_SYNC、水平同期
信号Ｈ_SYNCはバッファ１０を通してそれぞれビデオアン
プ６、ＣＰＵ１及びコントローラ２に入力される。パー
ソナルコンピュータから来るＨ_SYNCやＶ_SYNCはＸＧＡ、
ＳＶＧＡ、ＶＧＡ等のモードで正／負が異なっている。

【００３５】しかし、表示装置としては、Ｈ_SYNC、Ｖ
_SYNCの正／負は一定していないと、正常に動作しないの
で、コントローラ２に入力されたＨ_SYNC、Ｖ_SYNCの正／
負をＣＰＵ１によって一定に統一する。また、ＣＰＵ１
は入力されたＶ_SYNCの極性と周波数、Ｈ_SYNCの極性と周
波数を検出し、不揮発性メモリ８に格納されている表示
パラメータと比較して、どのモード（ＸＧＡ、ＳＶＧ
Ａ、ＶＧＡ）で表示するかを決定するとともにコントロ
ーラ２とクロックジェネレータ５にパラメータを設定す
る。クロックジェネレータ５は設定されたパラメータに
より、Ｈ_SYNCに同期したサンプリングクロックを発生さ
せ、コントローラ２とＡ／Ｄコンバータ４に供給する。

【００３６】ビデオアンプ６に入力された画像信号は必
要なレベルに調整された後、インピーダンス整合用のア
ンプ１２Ｒ、１２Ｇ、１２Ｂを通してＡ／Ｄコンバータ
４に供給され、このＡ／Ｄコンバータ４によりサンプリ
ングクロックでサンプリングされてデジタル信号に変換
され、コントローラ２に入力される。このとき、サンプ
リングクロック周波数の上限を下げるためＲＧＢごと
に、それぞれＡ／Ｄコンバータ４を２組使用して奇数・
偶数ドットを個別処理し、一方はサンプリングクロック
の立ち上がりエッジで、他方は立ち下がりエッジでそれ
ぞれでサンプリングを行ない、奇数ビット、偶数ビット
の平行した信号として出力する。

【００３７】コントローラ２は表示パラメータに従い垂
直ブランキング、水平ブランキング期間を制御して画像
データを取り込み、階調制御を行なった後、表示モード
に従って決定したＤＲＡＭ９１〜９４のアドレスに書き
込む。このとき、水平ブランキング数により奇数ビッ
ト、偶数ビットのどちらを１ビット目にするかを制御す
る。

【００３８】階調制御は内部に１／２周期、１／３周
期、１／５周期、１／７周期のカウンタを持ち、入力画
像信号のレベルによってドット毎に表示する・しないを
制御し、また面積階調制御とするためフレーム毎に表示
するドットの位置が変わり画面にムラが出ないように制
御する。これはフレームカウンタ、ラインカウンタを組
み合わせることで実現している。

【００３９】また、画像のフリッカーを少なくして表示
品位を良くするため１ドットに対し２画面分（便宜上、
本明細書では「表画面」、「裏画面」ということにす
る）のデータを作成し、同時にＤＲＡＭに書き込み、１
フレームに２画面読み出し、表示周期（フレーム周波
数）を２倍にしている。

【００４０】また、入力される画像信号とＬＣＤモジュ
ール１１のモード（ＸＧＡ、ＳＶＧＡ、ＶＧＡの表示モ
ード）の違う場合の表示位置は、前述したようにカウン
タＣ，ＨでＤＲＡＭの書き込みアドレスを制御すること
で画面中央に表示する。この場合に表示の周囲にできる
空白部分（非画像領域）はモード切り換え時に画面全体
に対応するＤＲＡＭのアドレスに黒あるいは他の色のデ
ータを書き込み処理する（モードの切り換え時の１回の
み）。

【００４１】ＤＲＡＭに書き込むデータは等倍表示時は
必要部分のみ（アドレス制御して画面の表示位置になる
ように制御）書き込み、読み出しはＬＣＤモジュール１
１の全画面に対応する部分を読み出す。このとき、２画
面分のＤＲＡＭはそれぞれ書き込み、読み出しを交互に
行ない、順次切り換えて使用する。

【００４２】ＬＣＤモジュール１１はデュアルスキャン
タイプを使用しているため、上画面データ・下画面デー
タを同時に出力する必要がある。そこで、ＤＲＡＭの書
き込み時に、２画面分のデータを同時に書き込んだよう
にアドレス制御することで上画面データ・下画面データ
を同時に読み出し、それぞれ出力することで上画面デー
タ・下画面データを同時に出力する。

【００４３】次に本発明の特徴部分を最もよく含んでい
るコントローラ２について詳述する。図２はコントロー
ラ２の構成をブロック図で示している。Ａ／Ｄコンバー
タ４の出力は安定期間が短いので、まず２４ビットの入
力の全部を偶奇コントロール回路６１でラッチして安定
させる。Ａ／Ｄコンバータ４は入力画像信号の状態に拘
らず、Ａ／Ｄ変換を行なう。従って、黒レベルについて
も、画像信号についてもＡ／Ｄ変換を行なっている。

【００４４】一方、偶奇コントロール回路６１のラッチ
動作は、水平同期信号Ｈ_SYNCの立ち下がりから何個目の
クロックで動作開始するということをＣＰＵ１がモード
に応じて決めている。例えば、図４の例では、Ｈ_SYNCの
立ち下がりから７個目のクロックでラッチ（サンプリン
グ）動作を開始する。このとき、７個目のクロックが偶
数に対応しているか、奇数に対応しているか分からな
い。そこで、偶奇コントロール回路６１の処理は、奇
数、偶数にとらわれずに、最初のものをＡとし、次のも
のをＢとして処理する。

【００４５】図１０の（ハ）はこのことを示している。
図１０の（イ）（ロ）において、ＤＣＬＫＯは奇数ビッ
トのドットクロックを表わし、ＤＣＬＫＥは偶数ビット
のドットクロックを表わしている。（イ）では水平同期
信号から所定数個目の奇数パルスＤ_Oの立ち下がりで水
平ブランキングＨＢＬＮＫＡが終るとともに、所定数個
目の偶数パルスＤ_Eの立ち上がりによって水平ブランキ
ングＨＢＬＮＫＢが終る。従って、双方の水平ブランキ
ングが終った後の最初のドットクロックは、この場合偶
数のパルスＤ_Eとなる。一方、（ロ）の場合は奇数のＤ_O
となる。

【００４６】このように、ラッチ動作のための最初のパ
ルスが偶数の場合と奇数の場合がありえる。図１０
（ハ）はどちらの場合であっても、最初のものをＡ（即
ち、ＤＣＬＫＡ）とし、次のものをＢ（即ち、ＤＣＬＫ
Ｂ）としている。尚、図１０の（ニ）はＤＣＬＫＡとＤ
ＣＬＫＢによってラッチされる画像データＲＧＢを示し
ており、ＤＣＬＫＡでラッチされる画像データをＲＧＢ
Ａとし、ＤＣＬＫＢでラッチされる画像データをＲＧＢ
Ｂと表わしている。

【００４７】尚、偶奇コントロール回路６１は奇数のＲ
ＧＢ（ＲＧＢ各４ビット）について４×３＝１２ビッ
ト、同様に偶数のＲＧＢについて４×３＝１２ビットを
ラッチして、そのラッチ出力を次段のセレクタ６２ａ、
６２ｂ、６３ａ、６３ｂへドットクロックＤＣＬＫＡ、
ＤＣＬＫＢと共に与える。

【００４８】セレクタ６２ａは偶数ドットの表画面用で
あり、セレクタ６２ｂは偶数ドットの裏画面用である。
またセレクタ６３ａは奇数ドットの表画面用であり、セ
レクタ６３ｂは奇数ドットの裏画面用である。これらの
セレクタは、それぞれＲＧＢについて個別のセレクタを
有していて、それらの入力端子に画像信号の４ビットが
入力される。一方、ＦＲＣ回路６４ではＲＧＢごとに個
別にディザパターンが１６通り作られている。この出力
がセレクタ６２ａ、６２ｂ、６３ａ、６３ｂに１６本入
っている。セレクタでは画像信号のレベル（階調）によ
り、そのうちの１つのパターンを選択する。

【００４９】ＦＲＣ回路６４は階調処理をしており、そ
の結果をセレクタ６２ａ、６２ｂ、６３ａ、６３ｂへ供
給する。ここで、ＲＧＢのうち例えばＲに関して具体的
に説明する。ＦＲＣ回路６４には、入力画像データＲの
他にＨ_SYNC、Ｖ_SYNC、ドットクロックが入力される。Ｆ
ＲＣ回路６４は図５に示すように、ディザパターンを発
生する１６個のパターン発生回路Ｋ０、Ｋ１、・・・、
Ｋ１５を有している。入力のＲデータは４ビットである
ので、１６階調の階調を持つことができる。

【００５０】ここで、Ｋ０は「００００」に対応するデ
ィザパターンを発生し、Ｋ１は「０００１」に対応する
ディザパターンを発生する。また、Ｋ１５は「１１１
１」に対応するディザパターンを発生する。ただし、Ｋ
０によるパターンはドットを全て消灯するパターンであ
るからＬＣＤは常時ＯＦＦであり、一方Ｋ１５はドット
を全て点灯するパターンであるからＬＣＤは常時ＯＮと
なる。

【００５１】図６はパターン発生回路Ｋ４によるパター
ンを示している。尚、本実施形態においては、１／６０
秒に２つの画面（本明細書では「表画面」と「裏画面」
という）を表示するようにしている。換言すれば、１秒
間に１２０画面である。従って、ここでいう第ｎ画面
（ｎ＝１、２、・・・）とは１／１２０秒間表示される
画面のことである。

【００５２】図６（イ）において、枠５０内には、９個
のドットが存するが、入力画像データＡ、Ｂに対し、デ
ィザパターンは３個が点灯するパターンになっている
（１／３）。画像データＡはドットクロックＤＣＬＫＡ
でラッチされたデータを示し、画像データＢはドットク
ロックＤＣＬＫＢでラッチされたデータを示す。（イ）
は第１画面の表画面であり、（ロ）は第１画面の裏画
面、（ハ）は第２画面の表画面、続いて第２画面の裏画
面は（イ）となり、第３画面の表画面は（ロ）、第３画
面の裏画面は（ハ）となり、（イ）〜（ハ）が順次繰り
返される。

【００５３】図から分かるように、（イ）（ロ）（ハ）
の画面の関係は１行ずつ上方へシフトしている。即ち、
（ロ）は（イ）を１行分上方へシフトしたものであり、
（ハ）は（ロ）を１行分上方へシフトしたものであり、
（ハ）を上方へ１行分シフトすると、（イ）になる。

【００５４】ＦＲＣ回路６４のパターン発生回路Ｋ０、
Ｋ１、・・・、Ｋ１５はそれぞれ割当られた互いに異な
るディザパターンを発生しており、そのパターンの出力
選択は、セレクタ６２ａ、６２ｂ、６３ａ、６３ｂにお
いて行なわれる。図５には、そのうちのセレクタ６２ａ
におけるＲ用の回路のみが示されている。このセレクタ
は６５〜６８の入力端子を有しており、この入力端子を
介して入力された４ビットの画像データＲをデコーダ６
９でデコードする。

【００５５】デコーダ６９の出力は１６本の出力線Ｊ
０、Ｊ１、・・・、Ｊ１５を介してゲート回路Ｈ０、Ｈ
１、・・・、Ｈ１５に１対１の関係で接続されている。
４ビットの入力データが「００００」のときは線路Ｊ０
のみがハイレベルになり、ゲートＨ０が導通して出力端
子７０にＫ０からのデータが出力される。「０１００」
であれば、ゲートＨ４が導通してＫ４からのデータ（図
６のパターンを形成するデータ）が出力端子７０へ出力
されることになる。

【００５６】次に、図７は上記セレクタ６２ａとＦＲＣ
回路６４の変形例を示している。ここでは、ＦＲＣ回路
６４からパターン発生回路Ｋ₀とＫ₁₅が削除され、Ｋ₁〜
Ｋ₁₄のみとなっている。また、セレクタ６２ａはデコー
ダ６９の出力線路Ｊ₀が削除されるとともに、出力線路
Ｊ₁₅がＯＲ回路４０に直接接続されている。Ａ１〜Ａ１
４はデコーダ６９の出力線路Ｊ₁〜Ｊ₁₄にそれぞれ接続
されるとともに、パターン発生回路Ｋ₁〜Ｋ₁₄に接続さ
れるＡＮＤ回路である。この図７の構成は図５に比しシ
ンプルであるという利点を有する。

【００５７】尚、図５におけるＫ₀のパターンは常時０
である。一方、図７において入力端子６５〜６８に入力
されるＲデータの４ビットが「００００」のときＪ₁〜
Ｊ₁₄は全て０となり、ＯＲ回路４０の出力も０となり、
実質的にＫ₀と同一の出力が得られる。従って、パター
ン発生回路Ｋ₀は設けなくても図７の構成で対応でき
る。また、図５のＫ₁₅のパターンは常時１である。

【００５８】一方、図７において、入力端子６５〜６８
に入力されるＲデータの４ビットが「１１１１」のとき
出力線路Ｊ₁₅のみが１になる。図７ではこの出力線路Ｊ
₁₅はＯＲ回路４０に直接接続されているので、出力端子
７２に常時１が出力され、実質的にＫ₁₅と同一の出力が
得られることになる。従って、パターン発生回路Ｋ₁₅も
不要である。

【００５９】図２において、セレクタ６２ａ、６２ｂ、
６３ａ、６３ｂはＲＧＢの各々に関して上述した図５又
は図７の構成をもっているものとする。セレクタ６２ａ
と６３ａの出力は２４ビットラッチ回路８１ａに与えら
れ、セレクタ６２ｂ、６３ｂの出力は２４ビットラッチ
回路８１ｂに与えられる。図８は偶数ドット表画面のセ
レクタ６２ａと奇数ドット表画面のセレクタ６３ａの出
力をラッチする表画面用の２４ビットラッチ回路８１ａ
のラッチ処理の模式図を示している。ただし、Ｒ、Ｇ、
Ｂに付記している添え字１、２、３・・・は奇数・偶数
を示すものでなく、説明上の順番を示している。

【００６０】セレクタ６２ａ、６３ａからのＲＧＢ出力
は交互にラッチ回路８１ａに入力される。即ち、図８に
示すようにラッチ回路８１ａには、Ｒ₁，Ｇ₁，Ｂ₁、
Ｒ₂，Ｇ₂，Ｂ₂、Ｒ₃，Ｇ₃，Ｂ₃、Ｒ₄，Ｇ₄，Ｂ₄が交互
に入力される。ラッチ回路８１ａは２４個のフリップフ
ロップを持っていて、図示のようにラッチする。その
際、８ビットたまると、その８ビットをパラレルに同時
出力する。尚、裏画面用のセレクタ６２ｂ、６３ｂ及び
ラッチ回路８１ｂの動作についても同様であり、表画面
用と同時に動作する。

【００６１】この回路の詳細な構成を図９に示す。図９
において、Ｌ１〜Ｌ２４はラッチ用のＤフリップフロッ
プであり、横方向に８個ずつ計２４個設けられている。
各フリップフロップＬ１〜Ｌ２４の出力はＡＮＤ回路Ｌ
３１〜Ｌ５４とＯＲ回路Ｌ６１〜Ｌ６７を通して出力端
子ＳＤ７〜ＳＤ０へ導出されるようになっている。

【００６２】フリップフロップＬ１、Ｌ７、Ｌ１３、Ｌ
１９のＤ端子にはＲＡが入力され、フリップフロップＬ
２、Ｌ８、Ｌ１４、Ｌ２０のＤ端子にはＧＡが入力さ
れ、フリップフロップＬ３、Ｌ９、Ｌ１５、Ｌ２１のＤ
端子にはＢＡが入力される。

【００６３】また、フリップフロップＬ４、Ｌ１０、Ｌ
１６、Ｌ２２のＤ端子にはＲＢが入力され、フリップフ
ロップＬ５、Ｌ１１、Ｌ１７、Ｌ２３のＤ端子にはＧＢ
が入力され、フリップフロップＬ６、Ｌ１２、Ｌ１８、
Ｌ２４のＤ端子にはＧＢが入力される。尚、前記ＲＡ、
ＧＡ、ＢＡは偶奇コントロール回路６１において、ドッ
トクロックＤＣＬＫＡによってラッチされたＲＧＢ画像
信号であり、ＲＢ、ＧＢ、ＢＢはドットクロックＤＣＬ
ＫＢによってラッチされた画像信号である。

【００６４】フリップフロップＬ１、Ｌ２、Ｌ３のクロ
ック端子にはドットクロックＬＴ０が印加され、以下同
様にフリップフロップＬ４、Ｌ５、Ｌ６のクロック端子
にはドットクロックＬＴ１、フリップフロップＬ７、Ｌ
８、Ｌ９のクロック端子にはドットクロックＬＴ２、フ
リップフロップＬ１０、Ｌ１１、Ｌ１２のクロック端子
にはドットクロックＬＴ３、フリップフロップＬ１３、
Ｌ１４、Ｌ１５のクロック端子にはドットクロックＬＴ
４、フリップフロップＬ１６、Ｌ１７、Ｌ１８のクロッ
ク端子にはドットクロックＬＴ５、フリップフロップＬ
１９、Ｌ２０、Ｌ２１のクロック端子にはドットクロッ
クＬＴ６、フリップフロップＬ２２、Ｌ２３、Ｌ２４の
クロック端子にはドットクロックＬＴ７がそれぞれ印加
される。前記ドットクロックＬＴ０〜ＬＴ７について
は、図１０に示されている。

【００６５】まず、ドットクロックＬＴ０の入力によっ
てフリップフロップＬ１、Ｌ２、Ｌ３はそれぞれ入力信
号Ｒ₁Ａ、Ｇ₁Ａ、Ｂ₁Ａをラッチする。次のドットクロ
ックＬＴ１の入力によってフリップフロップＬ４、Ｌ
５、Ｌ６がＲ₁Ｂ、Ｇ₁Ｂ、Ｂ₁Ｂをラッチする。更に、
次のドットクロックＬＴ２によってフリップフロップが
Ｒ₂Ａ、Ｇ₂Ａ、Ｂ₂Ａをラッチする。順次、このように
して入力信号のラッチが行なわれる。

【００６６】そして、ドットクロックＬＴ２の立ち上が
りからＬＴ５の立ち上がりまで読み出し用の信号Ｚ８Ｂ
ＥＮ０が図１０に示すようにローレベルになる。このロ
ーレベルはＡＮＤ回路Ｌ３１〜Ｌ３８に対し反転して入
力されるので、ＡＮＤ回路Ｌ３１〜Ｌ３８は導通可能と
なり、フリップフロップＬ１〜Ｌ８でラッチされていた
データはＡＮＤ回路Ｌ３１〜Ｌ３８からＯＲ回路Ｌ６１
〜Ｌ６８を通して出力端子ＳＤ７〜ＳＤ０へ導出され
る。この導出されたデータは次段の３２ビットラッチ回
路８７ａ、８８ａ（図２参照）へ伝送される。

【００６７】同様に、フリップフロップＬ９〜Ｌ１６の
ラッチデータはドットクロックＬＴ５の立ち上がりから
ＬＴ７の立ち上がりまでＺ８ＢＺＮ１がローレベルにな
り、その間に出力端子ＳＤ７〜ＳＤ０へ導出され、フリ
ップフロップＬ１７〜Ｌ２４のラッチデータはドットク
ロックＬＴ７の立ち上がりからＬＴ２の立ち上がりまで
の間にＺ８ＢＺＮ２がローレベルになり、その間に出力
端子ＳＤ７〜ＳＤ０へ導出されることになる。

【００６８】フリップフロップＬ１〜Ｌ２４のクリア信
号ＬＴＣＬＲは上述の動作中ローレベルのままであるた
め、フリップフロップＬ１〜Ｌ２４のラッチデータはク
リアされることなしに上書きされる。尚、青塗りつぶし
の場合の処理（図３において、横サイズＷ内に横サイズ
Ｚの画像を表示する場合に非画像領域３０１、３０３を
青で表示するために予めサイズＷにわたって青で塗りつ
ぶすための処理）は、ＲＧＢが００１となることが必要
であるが、これは次のようにして行なわれる。

【００６９】即ち、フリップフロップＬ１〜Ｌ３につい
てみると、Ｒ用とＧ用のフリップフロップＬ１、Ｌ２の
クリア端子ｃはクリア信号入力端子ＬＴＣＬＲに接続さ
れているが、Ｂ用のフリップフロップＬ３はプリセット
端子ｐがクリア信号入力端子ＬＴＣＬＲに接続されてい
る。従って、画面全体を青で塗りつぶすときは、クリア
信号をハイレベルに固定する。このようにすると、Ｌ
１、Ｌ２の出力は入力画像データの如何によらず、０と
なり、Ｌ３の出力は１となる。図９から分かるように全
てのフリップフロップＬ１〜Ｌ２４はＲ用とＧ用につい
てはクリア端子が前述のＬ１、Ｌ２のようになってお
り、Ｂ用はＬ３のようになっている。

【００７０】次に、横方向の拡大表示における２４ビッ
トラッチ回路８１ａの動作を説明する。尚、拡大表示機
能は例えばＳＶＧＡやＶＧＡの画面をＸＧＡに拡大する
場合等に用いられる。本実施形態で２倍に拡大すること
はないが、分かり易いため２倍に拡大するときの２４ビ
ットラッチ回路８１ａのラッチ動作を示すと、図８
（ロ）のようになる。これはＲＧＢ各３ビットの入力を
２箇所のフリップフロップで同時にラッチすることによ
り実現される。

【００７１】これは図９において、ドットクロックＬＴ
０〜ＬＴ７を図１１のようにして入力するだけで実現で
きる。この場合、例えばＬ１〜Ｌ３が動作するとき、Ｌ
４〜Ｌ６も同時に動作することになる。つまり、フリッ
プフロップは６回ずつ同時に動作する。このことは３２
ビットラッチを介して行なうＤＲＡＭへの書き込みを早
くするということでもある。

【００７２】図１２は横方向を１.２８倍に拡大する
（図３において、ＺのデータサイズをＷに拡大する）場
合にラッチ回路へ入力するドットクロックＬＴ０〜ＬＴ
７を示すとともに８ビットずつの読み出し用信号Ｚ８Ｂ
ＥＮ０、Ｚ８ＢＥＮ１、Ｚ８ＢＢＥＮ２等を示してい
る。尚、ドットクロックＬＴ０〜ＬＴ７及び読み出し信
号Ｚ８ＢＥＮ０、Ｚ８ＢＥＮ１、Ｚ８ＢＢＥＮ２はラッ
チコントロール回路８２から与えられる。このラッチコ
ントロール回路の構成の詳細は図に示していないが、こ
のラッチコントロール回路８２はモードに応じて上述し
た図１０又は図１２に示すＬＴ０〜ＬＴ７、Ｚ８ＢＥＮ
０〜Ｚ８ＢＢＥＮ２を出力する。

【００７３】１０２４×７６８（ＸＧＡ型ＬＣＤパネル
の画面）の画面内に８００×６００（ＳＶＧＡ）の画面
や６４０×４８０（ＶＧＡ）の画面を表示する場合、又
はＳＶＧＡの画面内にＶＧＡの画面を表示する場合に
は、先にも一言したように画像表示されない周りの部分
３０１、３０３を青又は黒にすると見やすい。ここで
は、１０２４×７６８の画面内に８００×６００の画面
を表示する場合を例に挙げて説明する。

【００７４】非画像領域を青又は黒にする場合、本発明
では画面全体に対応して青又は黒をＤＲＡＭに１回書き
込み（青又は黒塗りつぶし）、そのＤＲＡＭ内のデータ
に対して８００×６００の部分のデータを上書きする。
青又は黒による全体の塗りつぶしは表示処理動作が開始
したとき又は表示モードが切り換ったとき（例えばＸＧ
Ａ画面にＳＶＧＡ画像を表示するモードからＶＧＡを表
示するモードに変化したとき、又はＶＧＡからＳＶＧＡ
に変化したとき）に行なう。ＤＲＡＭからの読み出しは
毎回全体（１０２４×７６８の画面）を読み出して表示
する。

【００７５】即ち、ＤＲＡＭに青を書き込む（青塗りつ
ぶし）とき、横方向は８００ドットのタイミングで１０
２４のドットを形成するので、拡大処理が必要である。
縦方向の塗りつぶしは、第１の垂直期間にＤＲＡＭ上の
半画面分に青（黒塗りつぶしのときは黒）を書き込み、
次の垂直期間に残りの半画面分の青（又は黒）を書き込
むことによってＤＲＡＭ１画面の塗りつぶしを完了す
る。

【００７６】２４ビットラッチ回路に書き込む際に、拡
大は図１１、図９で述べたようにドットクロックＬＴ０
〜ＬＴ７によってコントロールできる。このとき、フリ
ップフロップＬ１〜Ｌ２４のクリア信号ＬＴＣＬＲを１
にすれば「００１」のピクセルが繰り返しラッチされる
ので、ラッチ出力は前面青となる。このラッチ出力は３
２ビットラッチ回路を介してＤＲＡＭに記憶される。し
かる後、８００×６００のモードで画像データをＤＲＡ
Ｍに上書きすればよい。

【００７７】前記青塗りつぶし処理に代えて黒塗りつぶ
し（８００×６００の画面の周囲を黒にする）の処理は
２４ビットラッチに対して行なわず、３２ビットラッチ
側で行なう。これは、３２ビットラッチを構成するラッ
チ回路をクリアするだけで簡単に行えるからである。

【００７８】先にも一言したように、パーソナルコンピ
ュータからの画像データはＶ_SYNCから何個目かのＨ_SYNC
後に有効になり、１行の中ではＨ_SYNCから何ドット目か
後に画像が有効になる。これは入力画像データが垂直ブ
ランキング期間と水平ブランキング期間をもっているか
らである。

【００７９】ＣＰＵ１によって設定された垂直ブランキ
ング、水平ブランキングの後、画像取り込みになると、
２４ビットラッチコントロール回路８２から２４ビット
ラッチ用のラッチ信号が発生し、前述の２４ビットラッ
チ回路はセレクタからのＲＧＢ信号を３ビットずつラッ
チする。２４ビットラッチ回路は表画面用のラッチ回路
８１ａと裏画面用のラッチ回路８１ｂの２組あり、表裏
それぞれ３ビットずつ同時に順次ラッチする。上述した
図９は表用の２４ビットラッチ回路８１ａであるが、裏
用の２４ビットラッチ回路８１ｂも入力データが異なる
だけで図９と同一の構成となっている。

【００８０】３２ビットラッチ回路８７ａ、８８ａ、８
７ｂ、８８ｂは２４ビットラッチ回路８１ａ、８１ｂか
らの８ビットデータを順次ラッチし、４回ラッチして３
２ビットたまると、ＤＲＡＭライトアドレスコントロー
ル回路８５からアドレス信号が出力され、ＤＲＡＭ９１
〜９４への画像データ（３２ビットラッチ出力データ）
の書き込みが行なわれる。

【００８１】３２ビットラッチ回路は表画面用に２組
（即ち、８７ａと８８ａ）、裏画面用に２組（即ち、８
７ｂと８８ｂ）の合計４組ある。ラッチ回路８７ａと８
７ｂにそれぞれ３２ビットデータがたまり、ＤＲＡＭへ
ライトしている間に、他方のラッチ回路８８ａと８８ｂ
が次の３２ビットデータをそれぞれ順次ラッチする。

【００８２】図１３は３２ビットラッチ回路８７ａ、８
８ａ、８７ｂ、８８ｂの各１／４部分（最初の８ビット
部分）を示している。同図において、２０１、２０２、
２０３、２０４は３２ビットラッチ回路８７ａ、８８
ａ、８７ｂ、８８ｂの各々に４個ずつ設けられている８
ビットＤフリップフロップＩＣの各１個を示している。
従って、３２ビットラッチ回路８７ａ、８８ａ、８７
ｂ、８８ｂは図１３と同じ回路を４組合わせることによ
って同時に構成される。

【００８３】入力のＳＤ０〜ＳＤ７は２４ビットラッチ
回路８１ａの出力に接続されて表画面の画像データを受
ける。ＳＤＣ０〜ＳＤＣ７は２４ビットラッチ回路８１
ｂの出力に接続されて裏画面の画像データを受ける。各
フリップフロップＩＣ２０１〜２０４の出力はＡＮＤ回
路群２０５〜２０８と、ＯＲ回路群２０９を介して出力
端子ＷＤ０〜ＷＤ７に接続されている。

【００８４】ＩＣ２０１と２０３のクロックはＬＴ８Ｂ
ＯとＬＴＢＥＮからＡＮＤ回路２１０を介して与えら
れ、一方ＩＣ２０２と２０４のクロックはＬＴ８ＢＯと
ＬＴＢＥＮからＬＴＢＥＮ側を反転するＡＮＤ回路２１
１を通して与えられる。

【００８５】まず、ＩＣ２０１と２０３がラッチ動作を
行なっているとき、ＩＣ２０２と２０４はラッチデータ
を出力する動作を行なう。逆にＩＣ２０２と２０４が出
力動作を行なっているときＩＣ２０２と２０４はラッチ
動作を行なう。尚、実際にはＩＣ２０１と共にＳＤ０〜
ＳＤ７に接続され、ＩＣ２０１と共に同一の動作を行な
うＩＣは更に３個（不図示）ある。ＩＣ２０２、２０
３、２０４についても、それらと同一の動作を行なうＩ
Ｃは更に３個ずつ（不図示）ある。

【００８６】そして、いＣ２０１と不図示の３個のＩＣ
によって構成される３２ビットラッチ回路８７ａに画像
データの３２ビット分がラッチされると、その画像デー
タは３２ビットパラレルに出力され、ＤＲＡＭにライト
される。ＩＣ２０２、２０３、２０４についても同様で
ある。

【００８７】３２ビットラッチ回路の上記の動作中、Ｉ
Ｃ２０１、２０２、２０３、２０４のクリア端子ＣＬＲ
Ｎには１が与えられており、ＩＣ２０１〜２０４は入力
データをラッチし、出力する。しかし、黒塗りつぶしの
ときは、全てのクリア端子ＣＬＲＮに０が与えられ、Ｉ
Ｃ２０１〜２０４はクリア状態となる。このクリア状態
では、入力画像データの如何に拘らずＩＣ２０１〜２０
４の出力は全て０となる。

【００８８】ＤＲＡＭのアドレスはＲＡＳアドレス９ビ
ットを行アドレス９ビット（９ビット−５１２までカウ
ント可能、使用最大行数３８４）に、ＣＡＳアドレス９
ビットを表／裏画面用１ビット、上下画面用１ビット、
ドットアドレス７ビット（７ビット−１２８までカウン
ト可能、使用最大ドット数９６、ドット数は実際には３
２ビットのライトの回数）にしている。このため１行内
ではＲＡＳアドレスは変化せずページモードを使うこと
ができアクセスタイムを短くする。

【００８９】以上のようにしてＤＲＡＭ９１〜９４にラ
イトされた画像データをリード（読み出す）動作につい
て説明する。ＤＲＡＭ９１〜９４から読み出したデータ
は読み出し用の３２ビットラッチ回路９８〜１０１に、
いったんラッチする。ＤＲＡＭリードのアドレスは回路
９７によりコントロールされるが、リードの場合のアド
レスはライトの場合と異なり、縦・横方向とも常に０か
らスタートする。縦・横のサイズはＸＧＡ型ＬＣＤパネ
ルとＳＶＧＡ型ＬＣＤパネルで２種の固定値をもち、コ
ントローラ２の入力ピンの０／１の状態でどちらかが自
動的に選択される。

【００９０】まず、ＤＲＡＭから上画面の３２ビットを
読み、３２ビットラッチ回路９８にラッチし、次に下画
面の３２ビットをＤＲＡＭから読み、３２ビットラッチ
回路１００にラッチする。３２ビットラッチ回路は上／
下画面用にそれぞれ２組計４組もつ。図２において、９
８、９９は上画面用、１００、１０１は下画面用であ
る。上下１回ずつ読むと、３２ビットラッチ９８、１０
０はそれぞれ８ビットを４回に分けて出力する。

【００９１】８ビットずつ送出の間、他方の３２ビット
ラッチ９９、１０１は次のリードデータをラッチする。
このように、３２ビットラッチ回路９８、１００と９
９、１０１を交互に使い、上下画面データを同時に連続
して送出する。ＤＲＡＭリードの間隔はＬＣＤモジュー
ル１１にデータを送るスピードに規定され、それに合わ
せている。

【００９２】上画面、下画面と交互にリードするとき、
１行内ではＣＡＳアドレスのみ変化すればよいので、ラ
イト時と同様ページモードを使用でき、スピードアップ
している。１行分のリードが終ると等分で作ったＨ_SYNC
を待ち、Ｈ_SYNCがくると改行して次のリードを開始す
る。行アドレスをインクリメントしないとその行は２度
読みされ行コピーされる。拡大表示の場合、これを使い
ＤＲＡＭリード時に画面の縦方向を拡大する。１垂直期
間（Ｖ_SYNCから次のＶ_SYNCまでの期間）の前半で表画面
のデータを表示し、後半で裏画面を表示する。

【００９３】上画面用コンバータ１０２と下画面用コン
バータ１０３は３２ビットラッチ９８〜１０１からくる
８ビットずつのデータを受け取り、８ビットＩ／ＦのＳ
ＶＧＡ型ＬＣＤの場合は、そのままＬＣＤモジュールに
出力し、１２ビットＩ／ＦのＸＧＡ型ＬＣＤの場合は８
ビット３回を１２ビット２回に並べ替えてＬＣＤモジュ
ールに送る。コンバータ１０２、１０３は、それぞれ同
時に動作する。ＬＣＤ信号発生回路１０４ではＬＣＤモ
ジュールに必要なラッチ信号、改行信号等を形成する。

【００９４】ＤＲＡＭバスコントロール回路９０はコン
トローラ２に接続する２組のＤＲＡＭ用のバスを、一方
をＤＲＡＭライトにし、他方をＤＲＡＭリードにする。
Ｖ_SYNCごとにリード／ライトをチェンジする。前のＶ
_SYNC期間にＤＲＡＭに書いたデータを次のＶ_SYNC期間で
読んで表示する。

【００９５】ＣＰＵ１は表示装置の電源が投入されたと
き、又は入力画像信号の表示モード（ＸＧＡ、ＳＶＧ
Ａ、ＶＧＡ）が変わったときに、ＬＣＤモジュール１１
の表示をＯＦＦ状態にした状態で各種のパラメータ等の
設定を行ない、その設定が完了した後に、ＬＣＤモジュ
ール１１をＯＮ状態にする。

【００９６】ここで、その設定動作について説明する。
ＣＰＵ１はパーソナルコンピュータ等から送られてきた
入力画像信号中のＶ_SYNC、Ｈ_SYNCの周波数及び極性か
ら、その入力画像信号がどの表示モード（ＸＧＡ、ＳＶ
ＧＡ、ＶＧＡ）のものであるかを判定する。また、表示
装置側で操作部３００を介して設定されている表示モー
ド（黒塗りつぶし、青塗りつぶし、拡大、通常）をメモ
リ８を参照して判定する。

【００９７】次に上記表示モードに合致するように、カ
ウンタＡ、Ｂ、Ｃ、Ｄ、Ｈの値を設定するとともに、同
期信号Ｖ_SYNC、Ｈ_SYNCの極性反転（同期信号の極性を一
定にするため）、ＤＲＡＭからの読み出しの際のＨ_SYNC
を形成するための入力画像信号期間の等分（７６８、６
００、４８０等分）、ドットクロック周波数設定表示モ
ードの倍率設定、黒又は青塗りつぶし設定等を行なう。

【００９８】ＣＰＵ１は操作部３００で表示モード（黒
塗りつぶし、青塗りつぶし、拡大、通常）の切り換えが
あったときは、メモリ８に記憶されているデータと比較
し、モード切り換えがあったことを判定するが、このよ
うな切り換えがあったときもＬＣＤモジュール１１の表
示をＯＦＦ状態にした状態で上記の設定動作を行ない、
その設定が完了した後に、ＬＣＤモジュール１１をＯＮ
状態にする。尚、本実施形態で上記の設定動作時にＬＣ
ＤモジュールをＯＦＦ状態にするのは設定動作中に乱れ
た表示を行なうのを避けるため及び駆動信号の停止から
ＬＣＤモジュールを保護するためである。

【００９９】以上説明した実施形態おける拡大処理と塗
りつぶし処理について要点をまとめると、まず、拡大表
示の処理は、２４ビットラッチ回路８１ａ、８１ｂのデ
ータラッチ動作行なうラッチパルスを制御することによ
って横方向の拡大がなされ、その２４ビットラッチ回路
の出力データを、その拡大された形でＤＲＡＭ９１〜９
４へライトし、そのライトされたデータをＤＲＡＭから
ＬＣＤモジュール１１に与えるべく、読み出すときに、
同じ行を複数回読むことにより、縦方向の拡大を行な
う。図１４は、ＤＲＡＭにライトされた状態を模式的に
示している。図から分かるように、上画面、下画面とも
行数が不足している。この不足分は同じ行を重複して読
み出すことによって補充される。

【０１００】青塗りつぶし処理は青塗りつぶし制御回路
８３の制御で２４ビットラッチ回路のクリア端子を所定
の値に固定することにより実現される。黒塗りつぶしは
黒塗りつぶし制御回路８０によって３２ビットラッチ回
路８７ａ、８７ｂ、８８ａ、８８ｂの所定の入力端子を
所定の値に固定してラッチをクリア状態とすることによ
り実現される。

【０１０１】以上の実施形態では、入力画像信号を６０
Ｈｚとしており、そのため１画面は１／１２０秒間の表
示となっている。しかし、入力画像信号が６０Ｈｚ以外
の場合であってもよく、例えば入力画像信号が７０Ｈｚ
の場合は１画面が１／１４０秒間の表示となる。要は、
入力画像信号の垂直周波数をｆとしたとき１画面は１／
２ｆ秒間表示されるようにする。

【０１０２】また、上述のようにＡ／Ｄコンバータ４
（図１参照）より出力される信号によってコントローラ
２では互いにディザパターンが異なるようにしている。
例えば、階調４では前述したように縦横３×３ドットを
基本パターンとして図１５（ａ）に示すように点灯率を
１／３とし、階調３では図１５（ｂ）に示すように縦横
７×７ドットを基本パターンとして点灯率を２／７とし
て中間調の表示を行っている。

【０１０３】しかしながら、図１６に示すようにＡ／Ｄ
コンバータ４に入力されるアナログの画像信号が階調３
と４のしきい値付近にある場合、アナログ入力には２０
ｍＶ程度の電圧幅があるためにＡ／Ｄコンバータ４より
階調３と４がランダムに混ざり合った信号が出力され
る。階調３と４の２種類のパターンがランダムに混ざり
合うために図１５（ａ）及び図１５（ｂ）に示すディザ
パターンを用いることにより中間調の表示に細かなチリ
チリしたノイズが発生してしまう。

【０１０４】そこで、ディザパターンを次のように変更
することによりノイズを低減することができる。図１７
に示すように縦横８×８ドットを基本パターンとして階
調３では点灯率２／８とする。このパターンでは各行各
列はいずれも点灯数が等しくなっており、上述のように
１画面ごとに１行ずつ上にシフトする。

【０１０５】階調４では図１８（ａ）に示すように階調
３での基本パターンにさらに点灯するドット数を４個増
やして点灯率５／１６とする。点灯率５／１６のディザ
パターンを１画面ごとに１行ずつ上にシフトさせていく
と、列によって点灯数が異なるようになるため画像に模
様が発生してしまう。

【０１０６】そのため、ＬＣＤ表示装置は第１画面に図
１８（ａ）に示すパターンを用いれば、第２画面には図
１８（ｂ）に示すパターンで点灯を行う。図１８（ｂ）
に示すパターンでは点灯数が５／１６であるが、各列の
点灯数が図１８（ａ）に示すパターンと逆となる。第３
画面では図１８（ａ）に示すパターンから２行分上にシ
フトしたパターンで点灯を行う。そして、第４画面では
図１８（ｂ）に示すパターンから２行分上にシフトした
パターンで点灯を行う。このように、画面ごとにパター
ンを切り換えながら点灯を行う。これにより、各列の点
灯数が平均化される。

【０１０７】ところが、ある列に注目すると階調４のパ
ターンとして付加されているドッドは画面の進行にとも
なって２行ずつ上にシフトするので、行によって点灯数
に違いが生じることになる。そのため、画像に模様が発
生してしまう。

【０１０８】そこで、第１画面から第８画面までは図１
８（ａ）と図１８（ｂ）に示すパターンを用いて点灯を
行い、第９画面から第１６画面までは図１８（ｃ）と図
１８（ｄ）に示すパターンを用いて点灯を行うようにす
る。そして、第１７画面では第１画面でのパターンに戻
って繰り返す。

【０１０９】図１８（ｃ）、（ｄ）に示すディザパター
ンは図１８（ａ）、（ｂ）に示すパターンの点灯により
発生する点灯数の違いを相殺するパターンとなってい
る。尚、図１８（ａ）及び（ｃ）は奇数番目の画面での
パターンであり、図１８（ｂ）及び（ｄ）は偶数番目の
画面でのパターンである。これにより、各位置での点灯
数に違いが生じなくなるので一様な表示となる。

【０１１０】このように階調４ではディザパターンのサ
イズを階調３の場合と共通にして４種のパターンを用い
ることにより、Ａ／Ｄコンバータ４より出力される信号
に階調３と４がランダムに混ざり合っていても画像表示
には図１７に示す階調３でのパターンに階調４での付加
部分に違いが生じるだけとなるので、図１５及び図１７
に示すパターンに比べてランダムに点滅する部分が少な
くなり、画面上に発生するノイズが大幅に低減できる。
尚、４種のパターンを繰り返すタイミングは入力画像信
号の周波数等により変更してもよい。

【０１１１】また、階調０の場合には全ドットの消灯を
行う。階調１の場合には、縦横８×８ドッドのパターン
に点灯率１／８で点灯を行う。それから、階調が１上昇
するごとに縦横８×８ドットのパターン上で点灯数を４
個増やす。そして、階調１５のときには全ドットの点灯
を行う。尚、点灯率が５／１６のように、奇数／１６と
なる場合にはディザパターンが１種又は２種であれば前
述のように画像に模様が生じることとなるので４種のパ
ターンを用いて中間調の表示が行われる。

【０１１２】さらにノイズを低減するために図１９に示
す回路を用いて画像信号に含まれるノイズを低減する。
この回路はヒステリシスを考慮したデータの加工により
ノイズを低減するものであり、偶奇コントロール回路６
１（図２参照）の入力側に信号ＲＧＢ（Ｏ）とＲＧＢ
（Ｅ）のＲＧＢ各々について合計６個設けられる。

【０１１３】図１９においてＲＧＢ各々の４ビットの信
号は４ビットＤフリップフロップ４０１〜４０４で４ド
ット分ラッチされる。奇数ビット側ではフリップフロッ
プ４０１〜４０４のクロック端子にはドットクロックＤ
ＣＬＫＯが印加され、一方、偶数ビット側ではドットク
ロックＤＣＬＫＥが印加される。

【０１１４】この回路に入力される信号はまずフリップ
フロップ４０１でラッチされる。そして、クロックに同
期したタイミングでフリップフロップ４０１にラッチさ
れている信号はフリップフロップ４０２でラッチされ、
フリップフロップ４０１では次の入力信号がラッチされ
る。同様の動作をするようにフリップフロップ４０２の
後段にフリップフロップ４０３が設けられ、フリップフ
ロップ４０３の後段にフリップフロップ４０４が設けら
れており、順次信号がラッチされる。

【０１１５】フリップフロップ４０４より出力される信
号はセレクタ４１１に入力される。セレクタ４１１の出
力は４ビットＤフリップフロップ４０５に入力される。
フリップフロップ４０５のクロック端子も奇数ビット側
ではドットクロックＤＣＬＫＯが印加され、一方、偶数
ビット側ではビットクロックＤＣＬＫＥが印加される。
フリップフロップ４０５の出力は偶奇コントロール回路
６１に送られる。また、フリップフロップ４０５の出力
側はセレクタ４１１のもう一方の入力側に接続されてい
る。

【０１１６】比較回路４０９ではフリップフロップ４０
４でラッチされているデータがフリップフロップ４０５
でラッチされているデータより＋１（階調が１上昇）で
あるかどうかが判断される。さらに、比較回路４０６〜
４０８ではそれぞれフリップフロップ４０１〜４０３で
ラッチされているデータがフリップフロップ４０５でラ
ッチされているデータと等しいかどうかが判断される。
比較回路４０６〜４０９での比較結果はセレクトコント
ロール回路４１０に入力される。

【０１１７】セレクトコントロール回路４１０はこれら
の比較結果に基づいてフリップフロップ４０４でのデー
タがフリップフロップ４０５でのデータより＋１であ
り、且つフリップフロップ４０１〜４０３でのデータに
フリップフロップ４０５にラッチされているデータに１
つでも一致しているものがある場合にセレクタ４１１を
制御してフリップフロップ４０４のデータをカットして
フリップフロップ４０５のデータをもう一度フリップフ
ロップ４０５に入力するようにする。一方、上記条件以
外ではセレクトコントロール回路４１０はセレクタ４１
１を制御してフリップフロップ４０４のデータをセレク
タ４１１を介してフリップフロップ４０５に入力する。

【０１１８】これにより、例えば図２０（ａ）に示すよ
うに、階調３の入力が続いている場合に階調４の入力が
あっても、それに続く３ドット以内に階調３に戻るなら
ば矢印Ａ、Ｂに示すように階調４の部分がカットされ
る。また、図２０（ｂ）に示すように階調３の入力が続
いている場合に階調４が４ドット以上連続して入力され
ればカットしないで偶奇コントロール回路６１に出力す
る。尚、フリップフロップ４０４でのデータが−１（階
調が１下降）や＋２（階調が２上昇）等の＋１以外の場
合にもフリップフロップ４０４の出力はセレクタ４１１
を通過してフリップフロップ４０５に入力される。

【０１１９】このように、アナログの入力画像信号が階
調３と４のしきい値付近にあるために、Ａ／Ｄコンバー
タ４より出力される信号に階調３と４がランダムに混じ
り合っていても、階調４の部分がカットされて階調３に
統一されるので信号のノイズが低減される。言うまでも
なく、他の階調についても同様にノイズが低減される。
尚、上述のように階調によって基本パターンのサイズが
異なっていても図１９に示す回路を使用することにより
ノイズが低減されるの滑らかな画面表示にすることがで
きる。

【０１２０】次に、図１９に示す回路の変形例を説明す
る。本実施形態におけるＡ／Ｄコンバータ４は６ビット
の信号を出力するものであり、その上位４ビットを階調
として前述の図１９に示す回路に入力していたが、この
未使用であった下位２ビットを使用することにより１つ
の階調でもさらに４分割されたデータを参照することが
可能となる。そこで、フリップフロップ４０１〜４０５
は６ビットＤフリップフロップとして６ビットの信号を
ラッチするようにする。

【０１２１】比較回路４０６〜４０８ではそれぞれフリ
ップフロップ４０１〜４０３より出力される６ビットの
各データとフリップフロップ４０５でラッチされている
６ビットのデータを比較する。比較回路４０９ではフリ
ップフロップ４０４と４０５のデータの差をとり、フリ
ップフロップ４０５でのデータに対してフリップフロッ
プ４０４での値の上昇が＋１かどうかが判断される。

【０１２２】セレクトコントロール回路４１０では、フ
リップフロップ４０４での値の上昇が＋１より小さくて
且つフリップフロップ４０５でのデータがフリップフロ
ップ４０１〜４０３での少なくとも１つに一致している
場合にはフリップフロップ４０４のデータをカットして
再度フリップフロップ４０５のデータをフリップフロッ
プ４０５に入力する。この条件以外ではフリップフロッ
プ４０４より出力されているデータをフリップフロップ
４０５に入力する。

【０１２３】これにより、例えば図２１の４４０に示す
ようにＡ／Ｄコンバータ４に入力されるアナログの画像
信号が階調３と４のしきい値付近であり、Ａ／Ｄコンバ
ータ４より階調３と４がランダムに出力されているとき
には前述のように階調４の部分のカットが行われる。

【０１２４】ところで、階調３と４が混在していても４
４１に示すようにアナログ信号が常にしきい値付近にあ
るとは限らない。例えば階調３でも６ビットのデータが
「００１１１０」から階調４の「０１００１０」に変化
し、再び「００１１１０」に戻る場合、階調３と４が混
じり合った状態であっても入力されるアナログ信号には
１階調分の間隔があり、ランダムにばらついているわけ
ではない。

【０１２５】比較回路４０６〜４０９では６ビットの信
号で比較を行っているので、セレクトコントロール回路
４１０ではこの１階調分の上昇を判断することができ、
階調４のデータをカットしない。このように、階調３と
４が混じり合っていてもアナログ入力のばらつきに起因
するものでない信号はカットされないようになる。ま
た、アナログ入力のランダムなばらつきはカットされる
のでノイズを低減することができる。

【０１２６】

【発明の効果】以上説明したように請求項１の発明によ
れば、ＬＣＤの画面全体を特定色で塗りつぶすようにメ
モリに特定色データをライトしておけば、後は入力画像
データに従ってメモリの書換えを順次行なうだけでよ
い。したがって、非画像領域を画面（フレーム）ごとに
毎回書き換える必要はない。従って、従来例のように非
画像領域を毎回書き換えるものに比べて簡単で、回路動
作上の負担も軽減される。

【０１２７】また、請求項３の発明によれば、横方向の
拡大は、同一の入力画像データを所定の拡大比に応じた
ビット数だけ重複してラッチ回路にラッチさせるだけで
よいことになり、拡大処理が容易である。

【０１２８】請求項４の発明によれば、中間調が表示で
きるとともに、入力画像データの階調に応じたディザパ
ターンを画面ごとに簡単に出力できる。

【０１２９】請求項５の発明によれば、１画面が１／２
ｆ秒間（ただし、ｆは入力画像信号の垂直周波数）表示
されるものであるので、単位時間当りの画面枚数が多く
なり、画面のチラツキ（フリッカ）が低減される。

【０１３０】請求項６の発明によれば、ディザパターン
の１画面ごとの変化が簡単な規則性に従って形成され、
信号処理上、有利である。

【０１３１】また、請求項７の発明は、表示モードの設
定動作中における表示画面の乱れをを好適に回避でき
る。

【図面の簡単な説明】

【図１】本発明のＬＣＤ表示装置の実施形態のブロック
回路図。

【図２】そのコントローラの詳細ブロック回路図。

【図３】そのＤＲＡＭへの書き込み及びＬＣＤパネルの
画面と表示領域との関係を説明するための図。

【図４】それに入力される画像信号の同期信号等の波形
図。

【図５】図２に示されるディザパターン発生回路とセレ
クタを示す図。

【図６】そのディザパターン例を示す図。

【図７】ディザパターン発生回路とセレクタの他の構成
例を示す図。

【図８】図２における２４ビットラッチ回路の動作概念
図。

【図９】その２４ビットラッチ回路の詳細回路図。

【図１０】その動作説明波形図。

【図１１】本実施形態における拡大表示の処理の原理を
示すラッチ信号波形図。

【図１２】１.２８倍に拡大する処理例を示す波形図。

【図１３】図２における３２ビットラッチ回路の構成の
一部を示す回路図。

【図１４】拡大処理時におけるＤＲＡＭのライト状態を
示す図。

【図１５】図６におけるディザパターンの例を示す
図。

【図１６】アナログの画像信号と階調の関係を示す
図。

【図１７】階調３での別のディザパターンの例を示す
図。

【図１８】その階調４でのディザパターンの例を示す
図。

【図１９】階調データの加工を行う回路のブロック回
路図。

【図２０】その動作説明図。

【図２１】その画像信号と階調データの加工の例を示
す図。

【符号の説明】

１ＣＰＵ２コントローラ４Ａ／Ｄコンバータ５クロックジェネレータ６ビデオアンプ７オンスクリーンディスプレイ８書換え可能な不揮発性メモリ（ＥＥＰＲＯＭ）９入力コネクタ１０バッファ１１ＬＣＤモジュール６１偶奇コントロール回路６２ａ、６２ｂ、６３ａ、６３ｂセレクタ６４ＦＲＣ回路８１ａ、８１ｂ２４ビットラッチ回路８２ラッチコントロール回路８３青塗りつぶし制御回路８７ａ、８７ｂ、８８ａ、８８ｂ３２ビットラッチ回
路９１、９２、９３、９４ＤＲＡＭ９８、９９、１００、１０１読み出し用の３２ビット
ラッチ回路１０２上画面用コンバータ１０３下画面用コンバータ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成９年１２月９日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００６７

【補正方法】変更

【補正内容】

【００６７】同様に、フリップフロップＬ９〜Ｌ１６の
ラッチデータはドットクロックＬＴ５の立ち上がりから
ＬＴ７の立ち上がりまでＺ８ＢＥＮ１がローレベルにな
り、その間に出力端子ＳＤ７〜ＳＤ０へ導出され、フリ
ップフロップＬ１７〜Ｌ２４のラッチデータはドットク
ロックＬＴ７の立ち上がりからＬＴ２の立ち上がりまで
の間にＺ８ＢＥＮ２がローレベルになり、その間に出力
端子ＳＤ７〜ＳＤ０へ導出されることになる。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００８６

【補正方法】変更

【補正内容】

【００８６】そして、ＩＣ２０１と不図示の３個のＩＣ
によって構成される３２ビットラッチ回路８７ａに画像
データの３２ビット分がラッチされると、その画像デー
タは３２ビットパラレルに出力され、ＤＲＡＭにライト
される。ＩＣ２０２、２０３、２０４についても同様で
ある。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】０１１９

【補正方法】変更

【補正内容】

【０１１９】このように、アナログの入力画像信号が階
調３と４のしきい値付近にあるために、Ａ／Ｄコンバー
タ４より出力される信号に階調３と４がランダムに混じ
り合っていても、階調４の部分がカットされて階調３に
統一されるので信号のノイズが低減される。言うまでも
なく、他の階調についても同様にノイズが低減される。
尚、上述のように階調によって基本パターンのサイズが
異なっていても図１９に示す回路を使用することにより
ノイズが低減されるので滑らかな画面表示にすることが
できる。

───────────────────────────────────────────────────── フロントページの続き (72)発明者井上武志鳥取市立川町７丁目101番地鳥取三洋電機株式会社内 (72)発明者戸川信吾鳥取市立川町７丁目101番地鳥取三洋電機株式会社内

Claims

【特許請求の範囲】

【請求項１】ＬＣＤ画面に該ＬＣＤ画面よりも小さいサ
イズの画面を表示することにより生じる非画像領域を特
定の色で表示するようにしたＬＣＤ表示装置において、書換え可能なメモリと、前記メモリの前記ＬＣＤ画面に対応するアドレス全体に
前記特定の色データをライトする塗りつぶし手段と、前記メモリの前記サイズの小さい画面に対応するアドレ
スを入力画像データで上書きする上書き手段と、前記メモリに記憶されている全データを読み出してＬＣ
Ｄモジュールに与える手段と、を備えることを特徴とするＬＣＤ表示装置。
【請求項２】前記ＬＣＤ画面に表示される小さい画面の
サイズは表示モードによって異なっており、前記塗りつ
ぶし手段によるライトは表示モードの切換え時に１回だ
け行なわれることを特徴とする請求項１に記載のＬＣＤ
表示装置。
【請求項３】ＬＣＤ画面に該ＬＣＤ画面よりも小さいサ
イズの画面の画像データを拡大して表示するＬＣＤ表示
装置において、書換え可能なメモリと、入力データをラッチするとともに所定ビット数ごとにラ
ッチ画像データを出力するラッチ回路と、同一の入力画像データを所定の拡大比に応じたビット数
だけ重複して前記ラッチ回路にラッチさせるラッチコン
トロール回路と、前記ラッチ回路の出力を前記メモリにライトするライト
コントロール回路と、前記メモリにライトされた画像デ
ータを読み出してＬＣＤモジュールに与える手段と、を備えることを特徴とするＬＣＤ表示装置。
【請求項４】複数の階調ごとのディザパターンを１画面
ごとに変化させて発生するパターン発生回路と、入力画像データの階調を検出する検出回路と、前記検出回路の出力に基いてパターン発生回路からのデ
ィザパターンを選択する選択回路と、を備え、前記選択回路で選択されたパターンによってＬ
ＣＤに画像表示するようにしたことを特徴とするＬＣＤ
表示装置。
【請求項５】前記１画面は入力画像信号の垂直周波数を
ｆとしたとき１／２ｆ秒間表示されることを特徴とする
請求項４に記載のＬＣＤ表示装置。
【請求項６】前記ディザパターンの１画面ごとの変化は
データが画面ごとに１ビットずつ縦方向へシフトするこ
とによって成されることを特徴とする請求項４に記載の
ＬＣＤ表示装置。
【請求項７】ＬＣＤ表示パネルの表示モードを入力画像
信号に基いて自動的に切り換えることができるＬＣＤ表
示装置において、前記表示モードの切り換えの際に表示
条件に関係するパラメータを表示モードに合致するよう
に設定する動作中、前記ＬＣＤ表示パネルの表示をＯＦ
Ｆ状態にすることを特徴とするＬＣＤ表示装置。
【請求項８】前記ディザパターンは前記階調が異なっ
ていても基本パターンのサイズは同一であり、前記階調
に応じて点灯するドット数が異なることを特徴とする請
求項４に記載のＬＣＤ表示装置。
【請求項９】Ａ／Ｄコンバータでデジタル信号に変換
した画像信号をＬＣＤ画面に表示するＬＣＤ表示装置に
おいて、前記画像信号を少なくとも３ドット以上順次ラッチする
ラッチ回路と、前記ラッチ回路でラッチされている先頭の信号と２番目
の信号との差を特定値と比較する比較回路と、前記ラッチ回路でラッチされている信号の３番目以降の
信号に前記先頭の信号と一致するものがあるか否かを検
出する検出回路と、前記比較回路と前記検出回路の出力に基づいて前記先頭
の信号に変更を加えることができる手段と、を備えることを特徴とするＬＣＤ表示装置。
【請求項１０】前記画像信号は階調を表すビット数よ
りも多くのビット数より成る信号であることを特徴とす
る請求項９に記載のＬＣＤ表示装置。