JP2005010579A - ホールド型表示パネルの駆動方法 - Google Patents

Abstract

【課題】ホールド特性を有する表示パネルにおいて『動画ぼやけ』を可及的に低減させ得ると共に、画像ホールド期間及び黒ホールド期間を適切に設定することができ、しかも高速クロックに対応できない既存のソースドライバを使用して製作することができるホールド型表示パネルの駆動方法を提供すること。
【解決手段】表示パネルの１画面を垂直方向へと複数の領域にあらかじめ分割しておき、分割により生じた各分割領域のそれぞれを一連の画像フレームのそれぞれに所定の順序で割り当て、個々の画像フレームを表示パネルに書き込むに際しては、その画像フレームに割り当てられた分割領域に含まれるラインにのみ黒データを挿入することにより、画面分割数に対応する一連の複数画像フレームの表示が行われる毎に、表示パネルの１画面全体に対する黒挿入が完結するようにした。
【選択図】 図４

Description

【０００１】
【発明の属する技術分野】
この発明は、例えば液晶表示パネルや有機ＥＬ表示パネル等のようなホールド型発光を行う表示パネルに好適なホールド型表示パネルの駆動方法に係り、特に、黒挿入により疑似インパルス化を実現するホールド型表示パネルの駆動方法に関する。
【０００２】
【従来の技術】
昨今、大画面テレビ等として好適な大型液晶表示パネルの分野においては、所謂『動画ぼやけ』の解消を目的として様々な提案がなされている。液晶表示パネルにおける『動画ぼやけ』の原因は、映像中の対象物を追って視点が移動すると、ホールド型発光が人間の目にはフレーム間で輝度積分され、フレーム間の飛び越し移動距離に応じた画像劣化が生ずるためであることが知られている。従って、ホールド型の表示を黒挿入技術を使用して疑似インパルス型の表示に補正することで動画ぼやけを解消できると考えられている。
【０００３】
従来の黒挿入技術としては、（１）垂直帰線期間が到来するたびにフレーム単位で黒を挿入するもの（第１従来例）、（２）ゲートドライバ、ソースドライバを通常速度のクロックで駆動しつつ、各水平ラインの画像ホールド期間（１フレーム周期）内の後部に黒挿入期間を設けることで、２フレーム時間毎に１フレーム分の黒を挿入するもの（第２従来例）、（３）ゲートドライバ、ソースドライバを２倍の速度のクロックで駆動しつつ、前半の１／２フレーム時間で１フレームの画像データを表示パネルに書き込み、後半の１／２フレーム時間で１フレームの黒データを表示パネルに書込むもの（第３従来例）、等が存在する（例えば、非特許文献１参照）。
【０００４】
【非特許文献１】
電子ジャーナル別冊 ２００３ ＦＰＤテクノロジー大全 第１３１頁の図４（ａ），（ｂ）並びにその説明（２００３年３月２５日、株式会社電子ジャーナル発行）
【０００５】
【発明が解決しようとする課題】
しかしながら、第１従来例にあっては、帰線期間に１フレーム分の黒データを表示パネルに一度に書き込まねばならないために、高速なクロックで動作するソースドライバの開発が必要となり、コストアップに繋がると言う問題点がある。
【０００６】
第２従来例にあっては、２フレーム時間毎に１フレーム分の黒データを挿入すると言う手法を採用していることから、ソースドライバの駆動は通常速度のクロックで済む反面、２本以上のゲートライン間において、画像書き込みタイミングと黒書き込みタイミングとが競合することがあるため、ゲートライン選択制御が複雑化すると言う問題点がある。
【０００７】
第３従来例にあっては、２倍速のソース及びゲートのクロックを使用したことにより、２本以上のゲートライン間において、画像書き込みタイミングと黒書き込みタイミングとが競合することはなくなる反面、表示デバイスの立ち上がり又は立ち下がり特性に合わせて画像ホールド時間と黒ホールド時間との割合を異ならせようとすると、画像書き込み時又は黒書き込み時に２倍速以上のソース及びゲートの高速クロックの使用が必要となり、特に、既存のソースドライバでは対応が困難で、新たに高速ソースクロック対応のソースドライバの開発が必要となる。また１フレーム時間内に画像ホールド時間と黒ホールド時間を均等にしないと、各々の書込み時間差によるグラデュエーション（画面上部から下部に向っての濃さムラ）が発生し表示品位が劣化する。よって、既存のソースドライバの使用、並びに表示品位を犠牲にしないことを前提とすれば、画像書き込み時と黒書き込み時とに同じ速度（２倍速）のゲートクロックを使用せざるを得ず、表示デバイスの応答速度に拘わらず画像ホールド期間と黒ホールド期間との割合が１／２ずつに固定されてしまい、画像ホールド期間と黒ホールド期間の設計自由度に欠けると言う問題点がある。
【０００８】
この発明は、上述の問題点に着目してなされたものであり、その目的とするところは、この種のホールド特性を有する表示パネルにおいて『動画ぼやけ』を可及的に低減させ得ると共に、画像ホールド期間及び黒ホールド期間を適切に設定することができ、しかも高速クロックに対応できない既存のソースドライバを使用して製作することができるホールド型表示パネルの駆動方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記の目的を達成するために、本発明のホールド型表示パネルの駆動方法では、表示パネルの１画面を垂直方向へと複数の領域にあらかじめ分割しておき、分割により生じた各分割領域のそれぞれを一連の画像フレームのそれぞれに所定の順序で割り当て、個々の画像フレームを表示パネルに書き込むに際しては、割り当てられた領域に含まれるラインにのみ黒データを挿入することにより、画面分割数に対応する一連の複数画像フレームの表示が行われる毎に、表示パネルの１画面全体に対する黒挿入が完結するようにしている。
【００１０】
ここで、『所定の順序』とは、例えば１画面を垂直方向へと４分割し、各分割領域に上から順に第１、第２、第３、第４の番号を付したような場合、第１分割領域を第１画像フレーム、第２分割領域を第２画像フレーム、第３分割領域を第３画像フレーム、第４分割領域を第４画像フレームと言ったように、各分割領域を画像フレーム出現順に割り当てる場合のみならず、第１分割領域を第２画像フレーム、第２分割領域を第４画像フレーム、第３分割領域を第１画像フレーム、第４分割領域を第３画像フレームと言ったように、各分割領域を画像フレーム出現順以外の順に割り当てる場合も含むことを意味している。また、この『所定の順序』をランダムに変更すれば、画面のチラツキを一層軽減させることができる。
【００１１】
このような構成によれば、画面分割数に対応する一連の複数画像フレームの表示が行われる毎に、表示パネルの１画面全体に対する黒挿入が完結するようにしたため、人間の目にちらつきが感じられない範囲で、画面分割数を適切に設定しさえすればよい。
【００１２】
また、個々の画像フレームを表示パネルに書き込む動作を、画面の先頭ラインから割り当てられた分割領域の先頭ラインの直前に至るまで第１のゲートクロックに同期してラインを歩進させつつ画像データを表示パネルに書き込む工程と、割り当てられた分割領域の先頭ラインから末尾ラインに至るまで第２のゲートクロックに同期してラインを歩進させつつ黒データを表示パネルに書き込んだのち、第２のゲートクロックに同期してラインを逆方向へと歩進させつつ割り当てられた分割領域の先頭ラインへと再び帰る工程と、割り当てられた分割領域の先頭ラインから画面の末尾ラインまで第１のゲートクロックに同期してラインを歩進させつつ画像データを表示パネルに書き込む工程とにより実現すれば、駆動されるゲートラインの連続性が維持されるため、双方向シフト型のシフトレジスタを使用した既存のゲートドライバを使用して、表示パネルの駆動を実現することができる。加えて、第１のクロックと第２のクロックとでクロック速度を異ならせることにより、１フレーム時間で１画面分の画像データと割り当てられた分割領域への黒データの書き込みとを完結することができる。このとき、黒ホールド期間は、割り当てられた分割領域を１画面中の１／Ｎとすると、１フレーム時間×（１／Ｎ）となり、残りの｛１−（１／Ｎ）｝フレーム時間が画像ホールド期間となる。
【００１３】
このとき、表示パネルの通常動作時の基本ドットクロック周波数をＣＰ１、画面の分割数をＮとした場合、第１のドットクロックの周波数を｛Ｎ／（Ｎ−１）｝×ＣＰ１とすると共に、第２のドットクロックの周波数を２×ＣＰ１（２倍速）とすれば、画像データ書き込み時のソースクロック速度が過度に上昇することを抑制し、既存のソースドライバを使用した表示パネルの駆動をより確実なものとすることができる。
【００１４】
好ましい実施の形態においては、画面の分割数Ｎは３、４、又は５とされる。すなわち、画面の分割数Ｎが３であれば、第１のドットクロックの周波数は（３／２）×ＣＰ１＝１．５倍速、Ｎが５であれば、第１のドットクロックの周波数は（５／４）×ＣＰ１＝１．２５倍速となる。ドットクロックスピードがソースクロックスピードと同じ構成とすると、画像データ書き込み時のソースクロックは精々１．５倍程度にしかならないので、既存のソースドライバをそのまま使用して表示パネルを駆動することが可能となる。
【００１５】
一方、黒データ書き込み時、ソースクロック以外のソースドライバ制御信号は２倍速に維持したまま、ソースクロックのみを１倍速で駆動させれば、２倍速の書き込み動作に対応できない既存のソースドライバをそのまま使用することができる。このとき、ゲートドライバには２倍速のゲートクロックを供給する。ゲートドライバの通常クロックスピードは数十ＫＨｚであり、２倍速になったとしても支障なく動作する。こうすると、黒データ書込み開始から最低１水平走査時間（２ラインゲート走査時間）でソースドライバを介して表示パネルに黒データが書き込まれる。以降、２ラインゲート走査時間ごとに、黒データがソースドライバを介して表示パネルに書き込み更新される。黒データは連続するラインとして存在するため、ソースドライバに黒データを取り込み損ねることがない。
【００１６】
【発明の実施の形態】
以下に、この発明の好適な実施の一形態を添付図面を参照しながら詳細に説明する。
【００１７】
本発明が適用された動画表示システム全体の構成図が図１に示されている。同図に示されるように、この動画表示システムは、動画ソース１と、コントローラ２と、液晶表示パネル３と、ゲートドライバ４と、ソースドライバ５と、ゲート電源６と、階調電源７と、画像データ保持用の画像メモリ８を有している。
【００１８】
コンピュータ、ＤＶＤプレーヤ、ＴＶ等の動画ソース１から送られてくる画像データ（Ｄａｔａ）は、コントローラ２にいったん入力されたのち、ソースドライバ５に転送される。
【００１９】
コントローラ２は、また、動画ソース１から送られてくる垂直同期信号（Ｖｓｙｎ），水平同期信号（Ｈｓｙｎ），基本ドットクロック（ＣＰ１），及びデータイネーブル信号（ＤＥＮＢ）を基に、各種の制御信号（ＤＳＰ，ＤＣＫ，ＯＰ，ＧＳＰ，ＧＣＫ）を発生する。ここで、ＤＳＰはデータスタートパルス、ＧＳＰはゲートスタートパルス、ＤＣＫはソースクロック、ＧＣＫはゲートクロック、ＯＰはデータ出力ラッチパルスであり、それらの役割は後に必要に応じて説明する。図３に示されるように、信号生成回路２７は、それらの信号（ＣＰ１，Ｈｓｙｎ，Ｖｓｙｎ，ＤＥＮＢ）に基づいて、黒期間指示信号（反転Ｂｌａｃｋ）及び黒期間後半指示信号（反転Ｂｌａｃｋ後半）を生成する。
【００２０】
その他、階調電源７は、デジタルデータを対応する電圧にＤ／Ａ変換する際の基準電圧（階調電圧：Ｖｎ）を発生する。ゲート電源６は、ゲートドライバ４の出力電圧（ＶＧＨ），（ＶＧＬ）を発生する。
【００２１】
液晶表示パネル３としては、この例では、解像度Ｗ−ＸＧＡ（１２８０×ＲＧＢ×７６８）のものが使用されている。また、この液晶表示パネル３の動作時にフレーム周波数は６０Ｈｚ（ノンインタレース）、コントローラ２に与えられる基本ドットクロックスピードは４２．５ＭＨｚとされている。画面の分割数Ｎは４として説明する。
【００２２】
ゲートドライバ４は、この例では図２に示されるように、互いに直列接続された３個のシフトレジスタ４１，４２，４３を含んでいる。それらのシフトレジスタ４１，４２，４３は、それぞれ１ビット構成を有する２５６段のステージを有する。各ステージに格納される１ビットデータは、左方向（Ｌ）及び右方向（Ｒ）のいずれにもシフト可能とされている。シフト駆動のためのゲートクロックパルスは端子（ＣＰＶ）に、シフト方向指定のためのロジック信号は端子（Ｌ／Ｒ）に、それぞれ供給される。シフト対象となるゲートスタートパルス（ＧＳＰ）はシフトレジスタ４１の端子（ＳＴＶ１）に入力され、出力端子（ＳＴＶ２）は次段のシフトレジスタ４２のＳＴＶ１にカスケード接続される。同様にシフトレジスタ４２のＳＴＶ２出力は４３のＳＴＶ１入力へカスケード接続される。シフトレジスタ４１のＳＴＶ１端子に接続されている抵抗Ｒ１並びにシフトレジスタ４３のＳＴＶ２端子に接続されている抵抗Ｒ２はシフト方向が反転したとき動作不良が起こらないために設けられている。
【００２３】
直列接続された３個のシフトレジスタ４１，４２，４３のうちの先頭に位置するシフトレジスタ４１の端子（ＳＴＶ１）には、ゲートスタートパルスＧＳＰが供給される。このゲートスタートパルスＧＳＰがシフトレジスタ４１に取り込まれることにより、ライン選択信号を構成する１ビットデータがシフトレジスタ４１の第１ステージに生成される。この１ビットデータは、以後、端子（ＣＰＶ）に供給されるゲートシフトクロックに同期して、シフトレジスタ４１の第１ステージ〜第２５６ステージ、シフトレジスタ４２の第１ステージ〜第２５６ステージ、シフトレジスタ４３の第１ステージ〜第２５６ステージへと連続して順次にシフトされる。
【００２４】
直列接続された３個のシフトレジスタ４１，４２，４３はそれぞれ２５６本のゲート出力を有する。当業者にはよく知られているように、これらのゲート出力のそれぞれが表示パネルの水平走査ラインに対応している。また、それら２５６本のゲート出力は、各シフトレジスタ４１，４２，４３の第１ステージ〜第２５６ステージに対応している。そのため、各シフトレジスタ４１，４２，４３内を１ビットデータが順次にシフトされると、その１ビットデータの存在するステージに対応するゲート出力のみがアクティブとされて、該当する水平走査ラインが選択される。
【００２５】
図２の例で各シフトレジスタ４１，４２，４３の端子（ＣＰＶ）には、周波数の異なる２系統のゲートクロックのいずれかが時分割的に含まれたゲートクロック（ＧＣＫ）が供給される。それら２系統のゲートクロックパルスの一方を第１のゲートクロック、他方を第２のゲートクロックと称する。ＧＣＰを当該表示パネルの規定フレーム周波数（この例では、６０Ｈｚ）で作動する際に通常使用するゲートクロック（以下、基本ゲートクロックと称する）とすると、第１のゲートクロック（４／３×ＧＣＰ）は基本ゲートクロックＧＣＰの（４／３）倍の周波数（４／３倍速）を有するクロックであり、第２のゲートクロック（２×ＧＣＰ）は基本ゲートクロックＧＣＰの２倍の周波数（２倍速）を有するクロックである。
【００２６】
図３を参照して、タイミングコントローラ２３に入力されるドットクロック（ＤＣＰ）は、液晶表示パネルへの黒データ書き込み期間と画像データ書込み期間とでは、クロックスピードが異なる。このドットクロックスピードの切り替えは、セレクタ２５により行われる。黒書込み時は２倍速のドットクロックＣＰ３（＝２×ＣＰ１）となり、画像書込み時は高速ドットクロックＣＰ２（４／３ＣＰ１）となる。尚、４／３倍速のドットクロックＣＰ２，２倍速のドットクロックＣＰ３は、基本ドットクロックＣＰ１に基づいて、ＰＬＬ回路２６により生成される。タイミングコントローラ２３は、ドットクロック（ＤＣＰ）のスピードに対応した、ソースドライバ、ゲートドライバへのデータ、制御信号、シフトクロックを送出する。
【００２７】
各シフトレジスタ４１，４２，４３のシフト方向は、図中黒期間表示信号（Ｂｌａｃｋ）の後半において“Ｌ”アクティブなパルス波形として描かれた黒期間後半指示信号（Ｂｌａｃｋ後半）によって制御される。各シフトレジスタ４１，４２，４３は、黒期間の後半のみ後進方向（Ｌ方向）にシフトされ、それ以外の期間では前進方向（Ｒ方向）にシフトされる。また、各シフトレジスタ４１，４２，４３のシフト速度は、黒期間については第２のゲートクロック（２×ＧＣＰ）に同期して２倍速となる。ゲート信号と同様、タイミングコントローラ２３のドットクロック（ＤＣＰ）に対応して、ソースドライバのデータ、制御信号（ＤＳＰ、ＯＰ）、ソースクロック（ＤＣＫ）も、黒書込み時は通常スピードの２倍速、画像書込み時は通常スピードの４／３倍速となり、ゲート信号と同期して、黒データ、画像データを液晶表示パネルに書き込む。
【００２８】
なお、第１のゲートクロック（４／３×ＧＣＰ）、第２のゲートクロック（２×ＧＣＰ）、及び黒期間後半指示信号（Ｂｌａｃｋ後半）は、図１に描かれたコントローラ２から供給される。
【００２９】
図１に戻って、ソースドライバ５は、階調電源７から与えられる階調電圧（Ｖｎ）並びにコントローラ２から与えられる制御信号（ＤＳＰ，ＤＣＫ，ＯＰ）及びソースデータ（Ｄａｔａ）に基づいて、表示パネル３のゲートドライバ４で選択された水平走査ラインに対してソースデータを書き込む制御を実現する。このソースデータ書き込み制御は、コントローラ２から供給される制御信号に含まれるデータスタートパルス（ＤＳＰ）、ソースクロック（ＤＣＫ）、並びにデータ出力ラッチパルス（ＯＰ）を使用して行われる。
【００３０】
ソースドライバ５の内部回路構成は当業者にはよく知られているので図示しないが、一般的には、データスタートパルス（ＤＳＰ）をソースクロック（ＤＣＫ）に同期して取り込むと共に、これをソースクロック（ＤＣＫ）に同期してシフトするシフトレジスタと、このシフトレジスタの並列出力のそれぞれに同期して画像データを順次に取り込む多数のラッチ回路と、それらラッチ回路の各出力データが出力ラッチパルス（ＯＰ）に同期して一括して転送される保持メモリと、保持メモリの出力データを該当するアナログ電圧に変換して表示パネルに書き込むデータ出力回路とを含んでいる。
【００３１】
理論的には、ソースクロック（ＤＣＫ）の速度を上昇させれば、データ書き込み速度を任意に上昇させることはできるが、実際には、データセットアップ、ホールドタイムの制約から、ソースクロック（ＤＣＫ）の速度は製品毎に上限が存在する。
【００３２】
標準的な使用においては、データスタートパルス（ＤＳＰ）の周波数とゲートクロック（ＧＣＫ）の周波数とは同一とされる。すなわち、１水平走査ライン分のデータをソースドライバ５へ転送する毎に水平走査ラインを切り換えることにより、新しいデータを各水平走査ラインに書き込むのである。もっとも、ソースドライバ５へのデータ転送速度とゲートドライバ４のゲートクロック周波数とは同期関係を保ちながら独立の関係に設定することも可能である。後述するように、この実施形態においては、ゲートドライバ４を２倍速で駆動しつつも、ソースドライバ５へのデータ転送についてはソースクロック（ＤＣＫ）を１倍速に維持することにより、黒データ書き込み時におけるソースドライバ５の動作速度に余裕を持たせている。この場合、同一の黒データが１水平期間に連続する２本の水平走査ラインに書き込まれるが、ソースドライバに黒データを取り込み損ねることはない。
【００３３】
次に、黒挿入画像データを生成するための回路構成を示すブロック図が図３に示されている。この回路構成は、図１に描かれたコントローラ２に含まれている。ただし、図３のデュアルポートメモリ２１は記憶容量の関係でコントローラの外部に接続される。図１の画像メモリ８がデュアルポートメモリ２１に相当する。
【００３４】
同図に示されるように、この回路は、デュアルポートメモリ２１と、セレクタ２２と、タイミングコントローラ２３と、ＮＡＮＤゲート２４と、セレクタ２５とを主体として構成されている。
【００３５】
デュアルポートメモリ２１は、少なくとも黒書き込みした後、黒書き込み先頭画素に戻る為に必要な記憶容量を有し、その記憶領域の各アドレスには、画像データが格納されている。また、デュアルポートメモリ２１内には、書き込みアドレスポインタＰ（Ｗ）と読み出しアドレスポインタＰ（Ｒ）とが含まれている。書き込みアドレスポインタＰ（Ｗ）は、端子（Ｗ）に供給されるクロックに同期して歩進される。読み出しアドレスポインタＰ（Ｒ）は、端子（Ｒ）に供給されるクロックに同期して歩進される。画像ソース１からの入力データＤｉｎ１である４８ｂｉｔのデータは書き込みアドレスポインタＰ（Ｗ）で指定されるアドレスに格納される。読み出しアドレスポインタＰ（Ｒ）にて指定されるアドレスに格納された４８ｂｉｔのデータは、出力データＤｏｕｔ１として出力される。
【００３６】
図３のデュアルポートメモリ２１の端子（Ｗ）には基準ドットクロックＣＰ１が供給される。ここで、基準ドットクロックＣＰ１の周波数は４２．５（＝８５／２）ＭＨｚとされている。そのため、デュアルポートメモリ２１内の書き込みアドレスポインタＰ（Ｗ）は４２．５ＭＨｚを有する基準ドットクロックＣＰ１に同期して歩進される。したがって、画像ソース１から送られてくる画像データ（Ｄａｔａ）を構成する各画素データ（８ｂｉｔ×ＲＧＢ×２ポート＝４８ｂｉｔ）である入力データＤｉｎ１は、４２．５ＭＨｚの基準ドットクロックＣＰ１に同期して、書き込みアドレスポインタＰ（Ｗ）で指定されるデュアルポートメモリ２１内の各アドレスに順次に書き込まれることとなる。
【００３７】
デュアルポートメモリ２１の端子（Ｒ）には高速ドットクロックＣＰ２がＮＡＮＤゲート２４を介して供給される。ここで、ＮＡＮＤゲート２４は、図において“Ｌ”アクティブなパルス波形として描かれた黒期間指示信号（反転Ｂｌａｃｋ）により開閉制御される。また、高速ドットクロックＣＰ２の周波数は５６．６６（＝４／３×ＣＰ１）ＭＨｚとされている。そのため、デュアルポートメモリ２１内の読み出しアドレスポインタＰ（Ｒ）は５６．６６ＭＨｚを有する高速ドットクロックＣＰ２に同期して、黒期間を除く期間にのみ歩進される。したがって、デュアルポートメモリ２１からは、黒期間を除く期間についてだけ、読み出しアドレスポインタＰ（Ｒ）で指定されるアドレスに格納された画素データ（８ｂｉｔ×ＲＧＢ×２ポート＝４８ｂｉｔ）が出力データＤｏｕｔ１として順次に出力される。
【００３８】
タイミングコントローラ２３のデータ入力端子には、セレクタ２２を介して、デュアルポートメモリ２１の出力データＤｏｕｔ１と別途用意した黒データＤｂとのいずれかが択一的に供給される。また、タイミングコントローラ２３のドットクロック入力端子には、セレクタ２５を介して、高速ドットクロックＣＰ２（＝４／３×ＣＰ１＝５６．６６ＭＨｚ）と２倍速ドットクロックＣＰ３（＝２×ＣＰ１＝８５ＭＨｚ）とのいずれかが択一的に供給される。ここで、高速ドットクロックＣＰ２と２倍速ドットクロックＣＰ３とが時分割的に含まれたセレクタ２５の出力をドットクロックＤＣＰと称する。
【００３９】
ここで、セレクタ２２並びにセレクタ２５の切換は、“Ｌ”アクティブな黒期間指示信号（反転Ｂｌａｃｋ）により制御される。そのため、後述する画像データ書き込み期間については、タイミングコントローラ２３のデータ入力端子には出力データＤｏｕｔ１が供給され、またドットクロック入力端子には高速ドットクロックＣＰ２が供給される。これに対して、黒データ書き込み期間については、タイミングコントローラ２３のデータ入力端子には黒データＤｂが供給され、またドットクロック入力端子には２倍速ドットクロックＣＰ３が供給される。そして、タイミングコントローラ２３からは、ドットクロックＤＣＰのスピードに対応したソースドライバ５に向けての信号群とゲートドライバ４に向けての信号群とが送出される。
【００４０】
ゲートドライバ４に向けての信号群には、ゲートスタートパルス（ＧＳＰ）、ゲートクロック（ＧＣＫ）、黒後半指示信号（Ｂｌａｃｋ後半）等が含まれている。ゲートドライバ４へと送られるゲートクロック（ＧＣＫ）の周波数は、後述するように、黒挿入期間と画像データ書き込み期間とでは相違する。具体的には、ゲートドライバ４へと送られるゲートクロック（ＧＣＫ）の周波数は、黒挿入期間においては２倍速（２×ＧＣＰ）とされるのに対して、画像書き込み期間においては４／３倍速（４／３×ＧＣＰ）とされる。ＧＣＰは通常動作時、すなわち基本ドットクロックＣＰ１が４２．５ＭＨｚ時のゲートクロックスピードとする。
【００４１】
ソースドライバ５に向けての信号群には、画像データ（Ｄａｔａ），ソースクロック（ＤＣＫ）の他に、先に説明したデータスタートパルス（ＤＳＰ）、出力ラッチパルス（ＯＰ）等の制御信号が含まれている。ソースドライバ５へ送られる画像データ，制御信号の伝送速度並びにソースクロック（ＤＣＫ）の周波数は、後述するように、黒期間と画像データ書き込み期間とでは相違する。
【００４２】
各水平走査ラインの１ライン毎に新規なデータを書き込むために使用される通常のソースクロックを基本ソースクロック（ＤＣＫ１）と定義する。この実施例では基本ソースクロックＤＣＫ１は基本ドットクロックＣＰ１と同一周波数の構成とする。すると、タイミングコントローラ２３から出力されるソースクロックＤＣＫの周波数は、黒データ書き込み期間においては２倍速（２×ＤＣＫ１）とされるのに対して、画像データ書き込み期間においては４／３倍速（４／３×ＤＣＫ１）とされる。勿論、ソースクロック速度に合わせて、ソースデータの伝送速度についても２倍速、４／３倍速とされる。経験的に知見されるところでは、最近の液晶表示パネル製品において、推奨される基本ソースクロック（ＤＣＫ１）の２倍速程度のソースクロック速度であれば、高速対応のソースドライバを使用すれば、黒データ書き込みに支障を来すことはない。
【００４３】
もっとも、液晶表示パネル製品によっては、２倍速による黒データ書き込み駆動にさえ耐え得ないソースドライバも想定される。そのような製品に対しては、タイミングコントローラ２３から出力されるソースクロックＤＣＫの周波数を、黒期間においては基本ソースクロック（ＤＣＫ１）のまま１倍速とし、ゲートドライバは２倍速で駆動する。画像書き込み期間においては４／３倍速（４／３×ＤＣＫ１）とする。そして、それらのソースクロック速度に合わせて、タイミングコントローラ２３からソースドライバ５へ送られるデータの伝送速度についても１倍速、４／３倍速とする。すると、表示パネルにおいては、連続する２本の水平走査ライン毎に１データの書き込みが行われることとなるが、そもそも黒挿入時に書き込まれるデータは連続した黒であるから、ソースドライバに黒データを取り込み損ねることがない。なお、殆どの液晶表示パネルにおいて、ソースクロックＤＣＫの速度が４／３倍速程度に上昇したとしても、ソースドライバへのデータ書き込みに支障を来すことはない。したがって、４／３倍速による画像データの書き込みは問題なく行われる。
【００４４】
次に、主として図１〜図５を参照しながら、本発明動画表示システムの動作について詳細に説明する。
【００４５】
この例にあっては、図４（ｅ）に示されるように、表示パネルの１画面は垂直方向へと４つの領域にあらかじめ分割される。ここで言う『分割』とは観念的な意味であり、物理的に分割されるている訳ではない。今仮に、各分割領域のそれぞれに上から下へ順に、第１分割領域、第２分割領域、第３分割領域、第４分割領域と銘々する。また、『分割』とは、図４（ｄ）に示されるように、これら４個の分割領域の先頭ラインアドレス（Ｌ１，Ｌ１９３，Ｌ３８５，Ｌ５７７）を所定のメモリに記憶させておくことで実現することができる。これら４個の分割領域は、図４（ｅ）に示されるように、相連続して到来する４個の画像フレームに、所定の順序で割り当てられる。この例では、第１分割領域は第１フレームに、第２分割領域は第２フレームに、第３分割領域は第３フレームに、第４分割領域は第４フレームに、と言ったように、各分割領域の配列順と各画像フレームの出現順とが対応するように割り当てられる。
【００４６】
なお、図４（ｅ）のグラフは幾分誤解しやすいので注釈を加える。このグラフの横軸は時間軸、縦軸は水平走査ラインの番号である。したがって、グラフ上に描かれた横長長方形図形は、上下方向は画面の長さに対応するが、左右方向は画面の長さに対応するものではない。一見すると、画面の上下方向のみならず、左右方向についても４分割して、それらの上下並びに左右にそれぞれ４分割した領域の１つに黒を書き込むように誤解されがちであるが、実際は、画面上においては、左右方向全幅に亘って上下方向へと４分割されており、黒が書き込まれるのはそのようにして得られた分割領域の１つであることに注意されたい。
［表示動作開始前の状態］
【００４７】
画像ソース１から到来する各フレームの画像データ（入力データＤｉｎ１）は、基準ドットクロック（ＣＰ１）に同期して、デュアルポートメモリ２１内の一連のアドレスに繰り返し上書きされている。このとき、デュアルポートメモリ２１内の読み出しアドレスポインタＰ（Ｒ）の値は画面の先頭ラインの直前に相当する値にホールドされている。
［表示動作開始後の状態］
（１）画像データ書き込み期間の制御動作（前側）
【００４８】
液晶表示パネル３に対する表示動作が開始されると、最初の画像フレーム（第１フレーム）において黒を書き込むべき分割領域の先頭ラインアドレスがメモリから読み出されて目標アドレスとしてセットされる。
【００４９】
このとき、黒期間指示信号（反転Ｂｌａｃｋ）は“Ｈ”かつ黒後半指示信号（反転Ｂｌａｃｋ後半）も“Ｈ”に維持され、ＮＡＮＤゲート２４は“開”とされて、デュアルポートメモリ２１内の読み出しアドレスポインタＰ（Ｒ）は５６．６６ＭＨｚの周波数を有する高速ドットクロック（ＣＰ２＝４／３×ＣＰ１）に同期して歩進される。同時に、黒書き込み予定領域の先頭ラインに対応するメモリアドレスと読み出しアドレスポインタＰ（Ｒ）の値との照合が開始される。
【００５０】
また、セレクタ２２は出力データＤｏｕｔ１側に、セレクタ２５は高速クロック（ＣＰ２＝４／３×ＣＰ１）側に設定される。そのため、この状態においては、デュアルポートメモリ２１からは、読み出しアドレスポインタＰ（Ｒ）で順次に特定されるアドレスの記憶内容が出力データＤｏｕｔ１としてデュアルポートメモリ２１から次々と出力され、セレクタ２２及びタイミングコントローラ２３を順に経由したのち、データスタートパルス（ＤＳＰ）やソースクロック（ＤＣＫ＝４／３×ＤＣＫ１）と共にソースドライバ５へと送られる。
【００５１】
このとき、黒期間後半指示信号（反転Ｂｌａｃｋ後半）は“Ｈ”であるから、図２に示されるように、各シフトレジスタ４１，４２，４３のシフト方向は右方向（Ｒ）とされ、シフトレジスタ４１に取り込まれたゲートスタートパルス（ＧＳＰ）は前進方向へとシフトされる。また、タイミングコントローラ２３からゲートドライバ４へは、ゲートスタートパルス（ＧＳＰ）及びゲートクロック（ＧＣＫ）が送り込まれる。尚、ＧＳＰ，ＧＣＫの周波数は通常動作時の４／３倍となる。
【００５２】
これにより、読み出しアドレスポインタＰ（Ｒ）の値が目標とする黒書き込み領域の先頭ラインアドレスの直前に達するまでの間、液晶表示パネル３の各水平走査ラインを（４／３）倍速で次々と切り換えつつ、対応する水平走査ラインに対して画像データを書き込む処理が実行される。
（２）黒データ書き込み期間前半の制御動作
【００５３】
読み出しアドレスポインタＰ（Ｒ）の内容が目標とする黒書き込み領域の先頭アドレスの直前アドレスと一致すると、黒期間指示信号（反転Ｂｌａｃｋ）の内容は“Ｈ”から“Ｌ”へと変更される。すると、デュアルポートメモリ２１内の読み出しアドレスポインタＰ（Ｒ）の歩進停止、セレクタ２２における出力データＤｏｕｔ１から黒データＤｂへの切り換え、セレクタ２５における高速ドットクロック（ＣＰ２＝４／３×ＣＰ１）から２倍速ドットクロック（ＣＰ３＝２×ＣＰ１）への切り換えが行われる。このとき、黒期間後半指示信号（反転Ｂｌａｃｋ後半）はなおも“Ｈ”に維持されているから、各シフトレジスタ４１，４２，４３のシフト方向は右方向（Ｒ）乃至前進方向とされる。
【００５４】
この状態においては、デュアルポートメモリ２１からの出力データＤｏｕｔ１の読み出しは停止され、その代わりに、黒データＤｂがセレクタ２２及びタイミングコントローラ２３を順に経由したのち、データスタートパルス（ＤＳＰ）や１倍速のデータクロック（ＤＣＫ＝１×ＤＣＫ１）と共にソースドライバ５へと送り込まれる。このとき、ソースドライバ５の書き込み速度に余裕があるのであれば、２倍速のデータクロック（ＤＣＫ＝２×ＤＣＫ１）を使用しても良い。
【００５５】
また、コントローラ２からゲートドライバ４へは、ゲートスタートパルス（ＧＳＰ）、２倍速のゲートクロック（ＧＣＫ＝２×ＧＣＰ）及びＢｌａｃｋ後半信号が送り込まれる。
【００５６】
これにより、黒書き込み領域の最終ラインアドレスに達するまでの間、液晶表示パネル３の各水平走査ラインを２倍速で上から下へと順次に切り換えつつ、対応するラインに対して黒データを２ラインに一回（１倍速のソースクロック使用時）又は１ラインに一回（２倍速のソースクロック使用時）書き込む処理が実行される。
（３）黒データ書き込み期間後半の制御動作
【００５７】
黒書き込み領域の最終ラインアドレスまで黒データの書き込みが完了すると、黒期間指示信号（反転Ｂｌａｃｋ）の内容は“Ｌ”に維持されたままで、黒期間後半指示信号（反転Ｂｌａｃｋ後半）のみが“Ｈ”から“Ｌ”へと変更され、これを受けて、各シフトレジスタ４１，４２，４３のシフト方向は右方向（Ｒ）乃至前進方向から左方向（Ｌ）乃至後進方向へと切り換えられる。
【００５８】
この状態においても、デュアルポートメモリ２１からの出力データＤｏｕｔ１の読み出しは停止状態とされ、その代わりに、黒データＤｂがセレクタ２２及びタイミングコントローラ２３を順に経由したのち、１倍速もしくは２倍速のソースクロック（ＤＣＫ＝１×ＤＣＫ１、又は２×ＤＣＫ１）と共にソースドライバ５へと送り込まれる。また、タイミングコントローラ２３からゲートドライバ４へは、２倍速のゲートクロック（ＧＣＫ＝２×ＧＣＰ）が送り込まれることとなる。
【００５９】
これにより、黒書き込み領域の先頭ラインアドレスに達するまでの間、液晶表示パネル３の各水平走査ラインを２倍速で下から上へと順次に切り換えつつ、対応するラインに対して黒データを２ラインに一回（１倍速のデータクロック使用時）又は１ラインに一回（２倍速のデータクロック使用時）書き込む処理が実行される。
【００６０】
なお、このように、最終ラインアドレスから先頭ラインアドレスまで戻る際には、黒データの書き込みは行わず、アドレスの歩進だけを行っても良い。
（４）画像データ書き込み期間の制御動作（後側）
【００６１】
黒書き込み領域の先頭ラインアドレスまでラインアドレスが戻されたならば、黒期間指示信号（反転Ｂｌａｃｋ）は“Ｌ”から“Ｈ”に変更され、同時に、黒後半指示信号（反転Ｂｌａｃｋ後半）についても“Ｌ”から“Ｈ”へと変更される。すると、ＮＡＮＤゲート２４は“開”とされて、デュアルポートメモリ２１内の読み出しアドレスポインタＰ（Ｒ）は５６．６６ＭＨｚの周波数を有する高速ドットクロック（ＣＰ２＝４／３×ＣＰ１）に同期して歩進される。同時に、画面の最終ラインに対応するメモリアドレスと読み出しアドレスポインタＰ（Ｒ）の値との照合が開始される。
【００６２】
また、セレクタ２２は出力データＤｏｕｔ１側に、セレクタ２５は高速ドットクロック（ＣＰ２＝４／３×ＣＰ１）側に設定される。そのため、この状態においては、デュアルポートメモリ２１からは、読み出しアドレスポインタＰ（Ｒ）で順次に特定されるアドレスの記憶内容が出力データＤｏｕｔ１としてデュアルポートメモリ２１から次々と出力され、セレクタ２２及びタイミングコントローラ２３を順に経由したのち、データスタートパルス（ＤＳＰ）やソースクロック（ＤＣＫ＝４／３×ＤＣＫ１）と共にソースドライバ５へと送られる。
【００６３】
このとき、黒期間後半指示信号（反転Ｂｌａｃｋ後半）は“Ｈ”であるから、図２に示されるように、各シフトレジスタ４１，４２，４３のシフト方向は右方向（Ｒ）とされ、すでにゲートドライバ内を後進シフトしてきたゲートパルス（１ビットデータ）は前進方向へとシフトされる。また、タイミングコントローラ２３からゲートドライバ４へは、ゲートクロック（ＧＣＫ＝４／３×ＧＣＰ）が送り込まれる。
【００６４】
これにより、読み出しアドレスポインタＰ（Ｒ）の値が目標とする画面最終ラインアドレスに達するまでの間、液晶表示パネル３の各水平走査ラインを（４／３）倍速で次々と切り換えつつ、対応する水平走査ラインに対して画像データを書き込む処理が、画面の最終ラインに対応するメモリアドレスと読み出しアドレスポインタＰ（Ｒ）の値との一致が確認されるまで継続される。
【００６５】
以後、上記（２）〜（４）の制御動作が繰り返される結果、図４及び図５に示されるように、各画像フレーム（１フレーム〜４フレーム）の各々に割り当てられた分割領域に含まれる水平走査ラインにのみ黒を挿入することにより、画面分割数に対応する一連の複数画像フレーム（１フレーム〜４フレーム）の表示が行われる毎に、表示パネルの１画面全体に対する黒挿入が完結することとなる。
【００６６】
図４及び図５に示される例にあっては、表示パネルの１画面は垂直方向へと４つの領域にあらかじめ分割され、分割により生じた各領域のそれぞれは一連の画像フレーム（１フレーム〜４フレーム）のそれぞれに所定の順序で割り当てられる。個々の画像フレーム（１フレーム〜４フレーム）を表示パネルの各水平走査ラインに書き込む動作は、第１工程〜第３工程を含んでいる。
【００６７】
第１工程では、画面の先頭ライン（Ｌ１）の直前（Ｌ０）から割り当てられた領域の先頭ライン（Ｌ１，Ｌ１９３，Ｌ３８５，Ｌ５７７）の直前に至るまで第１のゲートクロック（４／３×ＧＣＰ）に同期してラインを歩進させつつ画像データを表示パネルに書き込む処理（図５における０〜Ｐ１，Ｐ５〜Ｐ６，Ｐ１０〜Ｐ１１，Ｐ１５〜Ｐ１６に相当）が実行される。
【００６８】
第２工程では、割り当てられた分割領域の先頭ライン（Ｌ１，Ｌ１９３，Ｌ３８５，Ｌ５７７）から末尾ライン（Ｌ１９２，Ｌ３８４，Ｌ５７６，Ｌ７６８）に至るまで第２のゲートクロック（２×ＧＣＰ）に同期してラインを歩進させつつ表示パネルに黒データを書き込む処理（図５におけるＰ１〜Ｐ２，Ｐ６〜Ｐ７，Ｐ１１〜Ｐ１２，Ｐ１６〜Ｐ１７に相当）、及び第２のゲートクロック（２×ＧＣＰ）に同期してラインを逆方向へと歩進させつつ割り当てられた領域の先頭ライン（Ｌ１，Ｌ１９３，Ｌ３８５，Ｌ５７７）へと再び帰る処理（図５におけるＰ２〜Ｐ３，Ｐ７〜Ｐ８，Ｐ１２〜Ｐ１３，Ｐ１７〜Ｐ１８に相当）が実行される。
【００６９】
第３工程では、割り当てられた分割領域の先頭ライン（Ｌ１，Ｌ１９３，Ｌ３８５，Ｌ５７７）から画面の末尾ライン（Ｌ７６８）まで第１のゲートクロック（４／３×ＧＣＰ）に同期してラインを歩進させつつ表示パネルに画像データを書き込む工程（図５におけるＰ３〜Ｐ４，Ｐ８〜Ｐ９，Ｐ１３〜Ｐ１４，Ｐ１８〜Ｐ１９に相当）が実行される。
【００７０】
この実施形態によれば、選択されるラインの連続性が維持されるため、双方向シフト型のシフトレジスタを使用した既存のゲートドライバを使用して、表示パネルの駆動を実現することができ、しかも画面分割数により、画像ホールド期間及び黒ホールド期間を適切に設定することができる。
【００７１】
このとき、表示パネルの通常動作時の水平走査ライン歩進用のゲートクロック周波数をＧＣＰ、画面の分割数をＮとした場合、第１のゲートクロックの周波数を｛Ｎ／（Ｎ−１）｝×ＧＣＰとすると共に、第２のゲートクロックの周波数を２×ＧＣＰ（２倍速）とすれば、ソースデータ書き込み時のゲート及びソースクロック速度が過度に上昇することを抑制し、特に黒データ書き込み時、１倍速のソースクロック（ＤＣＫ１）を使用した場合、既存のソースドライバを使用した表示パネルの駆動をより確実なものとすることができる。
【００７２】
好ましい実施の形態においては、画面の分割数Ｎは３、４、又は５とされる。すなわち、画面の分割数Ｎが３であれば、第１のドットクロックの周波数は（３／２）×ＣＰ１＝１．５倍速、Ｎが５であれば、第１のドットクロックの周波数は（５／４）×ＣＰ１＝１．２５倍速となり、画像データ書き込み時のソースクロックは精々１．５倍程度にしかならないので、既存のソースドライバをそのまま使用して表示パネルを駆動することが可能となる。
【００７３】
【発明の効果】
以上の説明で明らかなように、本発明方法によれば、この種のホールド特性を有する表示パネルにおいて『動画ぼやけ』を可及的に低減させ得ると共に、画像ホールド期間及び黒ホールド期間を適切に設定することができ、しかも高速クロックに対応できない既存のソースドライバを使用して製作するこもできる。
【図面の簡単な説明】
【図１】動画表示システム全体の構成図である。
【図２】本発明によるゲートライン選択制御を実現するための回路構成の説明図である。
【図３】黒挿入画像データを生成するための回路構成を示すブロック図である。
【図４】図２の回路における動作説明図である。
【図５】画面の黒挿入とゲートドライバの駆動タイミングとの関係を示す説明図である。
【符号の説明】
１ 動画ソース
２ コントローラ（ＡＳＩＣ）
３ 液晶表示パネル
４ ゲートドライバ
５ ソースドライバ
６ ゲート電源
７ 階調電源
８ 画像メモリ
２１ デュアルポートメモリ
２２ セレクタ
２３ タイミングコントローラ
２４ ＮＡＮＤゲート
２５ セレクタ
２６ ＰＬＬ回路
２７ 信号生成回路
４１〜４３ シフトレジスタ

Claims (4)

1. 表示パネルの１画面を垂直方向へと複数の領域にあらかじめ分割しておき、分割により生じた各分割領域のそれぞれを一連の画像フレームのそれぞれに所定の順序で割り当て、個々の画像フレームを表示パネルに書き込むに際しては、その画像フレームに割り当てられた分割領域に含まれるラインにのみ黒データを挿入することにより、画面分割数に対応する一連の複数画像フレームの表示が行われる毎に、表示パネルの１画面全体に対する黒挿入が完結するようにしたことを特徴とするホールド型表示パネルの駆動方法。
2. 個々の画像フレームを表示パネルに書き込む動作は、
   画面の先頭ラインの直前から割り当てられた分割領域の先頭ラインの直前に至るまで第１のゲートクロックに同期してラインを歩進させつつ画像データを表示パネルに書き込む工程と、
   割り当てられた分割領域の先頭ラインから末尾ラインに至るまで第２のゲートクロックに同期してラインを歩進させつつ黒データを表示パネルに書き込んだのち、第２のゲートクロックに同期してラインを逆方向へと歩進させつつ割り当てられた分割領域の先頭ラインへと再び帰る工程と、
   割り当てられた分割領域の先頭ラインから画面の末尾ラインに至るまで第１のゲートクロックに同期してラインを歩進させつつ画像データを表示パネルに書き込む工程とを含み、かつ
   第１のゲートクロックと第２のゲートクロックとは周波数が異なる、ことを特徴とする請求項１に記載のホールド型表示パネルの駆動方法。
3. 表示パネルの通常動作時の基本ゲートクロックをＧＣＰ、画面の分割数をＮとした場合、第１のゲートクロックの周波数は｛Ｎ／（Ｎ−１）｝×ＧＣＰとされ、第２のゲートクロックの周波数は２×ＧＣＰとされる、ことを特徴とする請求項２に記載のホールド型表示パネルの駆動方法。
4. 画面の分割数Ｎが３、４、又は５である、ことを特徴とする請求項３に記載のホールド型表示パネルの駆動方法。

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