JPH10189920A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JPH10189920A JPH10189920A JP35162996A JP35162996A JPH10189920A JP H10189920 A JPH10189920 A JP H10189920A JP 35162996 A JP35162996 A JP 35162996A JP 35162996 A JP35162996 A JP 35162996A JP H10189920 A JPH10189920 A JP H10189920A
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Abstract
(57)【要約】
【課題】 しきい値のばらつきを抑え、ソフトライト
（誤書き込み）を防止することにより信頼性を向上さ
せ、高集積化を可能とする不揮発性半導体記憶装置及び
その製造方法を提供することを課題とする。 【解決手段】 チャネル表面に基板とは逆の導電型の浅
い不純物拡散層２７を形成し、その不純物拡散層２７の
不純物濃度と拡散層深さを、フローティングゲート１１
及び制御ゲート１３にしきい値電圧を印加して読み出し
を行なう場合にトンネル絶縁膜に加わる電界が最小とな
るように設定する。
（誤書き込み）を防止することにより信頼性を向上さ
せ、高集積化を可能とする不揮発性半導体記憶装置及び
その製造方法を提供することを課題とする。 【解決手段】 チャネル表面に基板とは逆の導電型の浅
い不純物拡散層２７を形成し、その不純物拡散層２７の
不純物濃度と拡散層深さを、フローティングゲート１１
及び制御ゲート１３にしきい値電圧を印加して読み出し
を行なう場合にトンネル絶縁膜に加わる電界が最小とな
るように設定する。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的に書き換え
が可能なＥＥＰＲＯＭ（electrically erasableand pro
grammable ＲＯＭ）で構成される不揮発性半導体記憶
装置及びその製造方法に関し、特に、しきい値のばらつ
きを抑え、ソフトライト（誤書き込み）の防止を可能と
する不揮発性半導体記憶装置及びその製造方法に関す
る。
が可能なＥＥＰＲＯＭ（electrically erasableand pro
grammable ＲＯＭ）で構成される不揮発性半導体記憶
装置及びその製造方法に関し、特に、しきい値のばらつ
きを抑え、ソフトライト（誤書き込み）の防止を可能と
する不揮発性半導体記憶装置及びその製造方法に関す
る。
【０００２】
【従来の技術】半導体メモリは、大別して保持すべき記
憶情報を随時、書き換えることが可能なＲＡＭ（random
access memory）と、製造工程あるいは製造工程後に一
度書き込まれた記憶情報を以後全く、あるいは簡単には
書き換えるができないＲＯＭ（read only memory）とに
分けられる。一般的には、ＲＡＭは電源供給なしでは記
憶情報を保持できない揮発性メモリであるのに対し、Ｒ
ＯＭは電源を切っても記憶情報が消えない不揮発性メモ
リである。
憶情報を随時、書き換えることが可能なＲＡＭ（random
access memory）と、製造工程あるいは製造工程後に一
度書き込まれた記憶情報を以後全く、あるいは簡単には
書き換えるができないＲＯＭ（read only memory）とに
分けられる。一般的には、ＲＡＭは電源供給なしでは記
憶情報を保持できない揮発性メモリであるのに対し、Ｒ
ＯＭは電源を切っても記憶情報が消えない不揮発性メモ
リである。
【０００３】上記不揮発性メモリであるＲＯＭとして
は、例えば、マスクＲＯＭ（masked read only memory
）、ＥＰＲＯＭ（erasable and programmable read on
ly memory）、ＥＥＰＲＯＭ（electrically erasable a
nd programmable read only memory ）等が挙げられる
が、特に、ＥＥＰＲＯＭはデータの書き込み・消去を共
に電気的に行うことを可能とすることから、非常に期待
の大きい半導体メモリの一つであり、中でもＮＡＮＤ型
ＥＥＰＲＯＭはセル面積の大幅な縮小を行うことにより
高い集積度を実現することができるので、磁気ディスク
を置き換え得る可能性を秘めているものである。
は、例えば、マスクＲＯＭ（masked read only memory
）、ＥＰＲＯＭ（erasable and programmable read on
ly memory）、ＥＥＰＲＯＭ（electrically erasable a
nd programmable read only memory ）等が挙げられる
が、特に、ＥＥＰＲＯＭはデータの書き込み・消去を共
に電気的に行うことを可能とすることから、非常に期待
の大きい半導体メモリの一つであり、中でもＮＡＮＤ型
ＥＥＰＲＯＭはセル面積の大幅な縮小を行うことにより
高い集積度を実現することができるので、磁気ディスク
を置き換え得る可能性を秘めているものである。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
たＮＡＮＤ型ＥＥＰＲＯＭには、そのメモリトランジス
タのしきい値にばらつきが生じた場合にはデータの読み
出しに誤差が生じてしまうという問題があった。さら
に、より一層のセル面積の縮小を図るために素子分離と
してトレンチ分離を採用した場合にはトレンチのコーナ
ー部において電界が強まりソフトライト（誤書き込み）
が顕著となるという問題もあった。
たＮＡＮＤ型ＥＥＰＲＯＭには、そのメモリトランジス
タのしきい値にばらつきが生じた場合にはデータの読み
出しに誤差が生じてしまうという問題があった。さら
に、より一層のセル面積の縮小を図るために素子分離と
してトレンチ分離を採用した場合にはトレンチのコーナ
ー部において電界が強まりソフトライト（誤書き込み）
が顕著となるという問題もあった。
【０００５】本発明は上記事情に鑑みて成されたもので
あり、その目的は、しきい値のばらつきを抑え、ソフト
ライト（誤書き込み）を防止することにより信頼性を向
上させ、高集積化を可能とする不揮発性半導体記憶装置
及びその製造方法を提供することにある。
あり、その目的は、しきい値のばらつきを抑え、ソフト
ライト（誤書き込み）を防止することにより信頼性を向
上させ、高集積化を可能とする不揮発性半導体記憶装置
及びその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに本発明は、図５に示すように、電気的に絶縁された
浮遊電極１１に電荷を注入することで情報の保持を行な
う不揮発性半導体記憶装置において、第１導電型の半導
体層１９と、半導体層１９の表面の一部に形成された第
２導電型の高不純物濃度の第１の半導体領域１５及び第
２の半導体領域１７と、第１の半導体領域１５及び第２
の半導体領域１７の間に、第１の半導体領域１５及び第
２の半導体領域１７それぞれに接して形成された第２導
電型の第３の半導体領域２７と、第３の半導体領域２７
の上部及び第１の半導体領域１５、第２の半導体領域１
７の少なくとも一部の上部と浮遊電極１１の下部との間
に形成された絶縁膜２１とを少なくとも具備し、読み出
し時に前記絶縁膜に加わる電界の強さを第３の半導体領
域２７の不純物濃度及び深さにより設定することを特徴
とする。
めに本発明は、図５に示すように、電気的に絶縁された
浮遊電極１１に電荷を注入することで情報の保持を行な
う不揮発性半導体記憶装置において、第１導電型の半導
体層１９と、半導体層１９の表面の一部に形成された第
２導電型の高不純物濃度の第１の半導体領域１５及び第
２の半導体領域１７と、第１の半導体領域１５及び第２
の半導体領域１７の間に、第１の半導体領域１５及び第
２の半導体領域１７それぞれに接して形成された第２導
電型の第３の半導体領域２７と、第３の半導体領域２７
の上部及び第１の半導体領域１５、第２の半導体領域１
７の少なくとも一部の上部と浮遊電極１１の下部との間
に形成された絶縁膜２１とを少なくとも具備し、読み出
し時に前記絶縁膜に加わる電界の強さを第３の半導体領
域２７の不純物濃度及び深さにより設定することを特徴
とする。
【０００７】上記構成によれば、第３の半導体領域２７
の不純物濃度及び深さを、読み出し時に前記絶縁膜に加
わる電界の強さが最小となるように設定することによ
り、プロセス条件の変動等により絶縁膜厚のばらつきが
生じても、しきい値電圧にはほとんど影響が及ばない。
また、半導体層１９中の不純物濃度等にばらつきが生じ
ても、同様にしきい値電圧にばらつきが生じることはな
い。
の不純物濃度及び深さを、読み出し時に前記絶縁膜に加
わる電界の強さが最小となるように設定することによ
り、プロセス条件の変動等により絶縁膜厚のばらつきが
生じても、しきい値電圧にはほとんど影響が及ばない。
また、半導体層１９中の不純物濃度等にばらつきが生じ
ても、同様にしきい値電圧にばらつきが生じることはな
い。
【０００８】さらに、素子分離にトレンチ構造を採用し
た場合、トレンチのコーナー部においてはその構造上、
電界が集中してその値は大きくなりソフトライト（誤書
き込み）が顕著となる可能性が大きいが、予め電界自体
を小さくしておけば、集中しても電界はソフトライトを
引き起こす程の値とはならない。
た場合、トレンチのコーナー部においてはその構造上、
電界が集中してその値は大きくなりソフトライト（誤書
き込み）が顕著となる可能性が大きいが、予め電界自体
を小さくしておけば、集中しても電界はソフトライトを
引き起こす程の値とはならない。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。まず、一般的なＮＡＮＤ型Ｅ
ＥＰＲＯＭについて説明する。図１は、一般的なＮＡＮ
Ｄ型ＥＥＰＲＯＭの構成を示す図であり、（ａ）がその
等価回路図、（ｂ）がその平面図である。なお、ここで
は８ビットの場合を示している。図１に示すように、Ｎ
ＡＮＤ型ＥＥＰＲＯＭでは、８ビットのメモリトランジ
スタ（通常、ｎ型トランジスタである）１がＮＡＮＤ
型、すなわちシリーズに配置され、その８ビットのメモ
リトランジスタに２個の選択トランジスタ（選択トラン
ジスタ３及び５）、ビット線１／２本及びソース線１／
２本で構成される。このように、データをメモリトラン
ジスタに書き込み、メモリトランジスタから読み出すた
めの周辺部分を簡単化することにより、ビット当りのメ
モリトランジスタ面積の縮小化を可能としている。
て図面を用いて説明する。まず、一般的なＮＡＮＤ型Ｅ
ＥＰＲＯＭについて説明する。図１は、一般的なＮＡＮ
Ｄ型ＥＥＰＲＯＭの構成を示す図であり、（ａ）がその
等価回路図、（ｂ）がその平面図である。なお、ここで
は８ビットの場合を示している。図１に示すように、Ｎ
ＡＮＤ型ＥＥＰＲＯＭでは、８ビットのメモリトランジ
スタ（通常、ｎ型トランジスタである）１がＮＡＮＤ
型、すなわちシリーズに配置され、その８ビットのメモ
リトランジスタに２個の選択トランジスタ（選択トラン
ジスタ３及び５）、ビット線１／２本及びソース線１／
２本で構成される。このように、データをメモリトラン
ジスタに書き込み、メモリトランジスタから読み出すた
めの周辺部分を簡単化することにより、ビット当りのメ
モリトランジスタ面積の縮小化を可能としている。
【００１０】次に、図１に示すＮＡＮＤ型ＥＥＰＲＯＭ
の基本動作について説明する。まず、消去は、図２
（ａ）に示すように、すべてのメモリトランジスタ１の
制御ゲートに０Ｖを、Ｐウェル及びＮ基板に２０Ｖ程度
の高電圧を印加する。一方、２個の選択トランジスタ３
及び５の制御ゲートには２０Ｖを印加し、さらに、ビッ
ト線７、ソース線９は共にフローティング状態とする。
この結果、図２（ｂ）に示すように、フローティングゲ
ート１１に蓄積されている電子が放出され、メモリトラ
ンジスタ１はすべてディプレッション型のトランジスタ
となる。
の基本動作について説明する。まず、消去は、図２
（ａ）に示すように、すべてのメモリトランジスタ１の
制御ゲートに０Ｖを、Ｐウェル及びＮ基板に２０Ｖ程度
の高電圧を印加する。一方、２個の選択トランジスタ３
及び５の制御ゲートには２０Ｖを印加し、さらに、ビッ
ト線７、ソース線９は共にフローティング状態とする。
この結果、図２（ｂ）に示すように、フローティングゲ
ート１１に蓄積されている電子が放出され、メモリトラ
ンジスタ１はすべてディプレッション型のトランジスタ
となる。
【００１１】書き込みは、図３（ａ）に示すように、メ
モリトランジスタ１ｂに書き込む場合には、メモリトラ
ンジスタ１ｂの制御ゲートに１８Ｖを、その他のメモリ
トランジスタ１の制御ゲートには１０Ｖを印加する。一
方、ソース線９側の選択トランジスタ５の制御ゲートに
は０Ｖを、ビット線７側の選択トランジスタ３の制御ゲ
ートには１０Ｖを印加する。この結果、メモリトランジ
スタ１ｂにデータ“０”を書き込む場合には、ビット線
７に０Ｖを印加することで、図３（ｂ）に示すように、
フローティングゲート１１に電子が注入され、メモリト
ランジスタ１ｂはエンハンスメント型のトランジスタと
なる。一方、ビット線７に７Ｖを印加するとチャネルと
制御ゲート間の電位差は約１１Ｖとなるが、この程度の
電位差ではトンネル絶縁膜をＦ−Ｎ電流（fowlor-nordh
eim 電流）は流れないので、メモリトランジスタ１ｂは
ディプレッション型のトランジスタのままであり、この
場合には、メモリトランジスタ１ｂにはデータ“１”が
書き込まれたことになる。
モリトランジスタ１ｂに書き込む場合には、メモリトラ
ンジスタ１ｂの制御ゲートに１８Ｖを、その他のメモリ
トランジスタ１の制御ゲートには１０Ｖを印加する。一
方、ソース線９側の選択トランジスタ５の制御ゲートに
は０Ｖを、ビット線７側の選択トランジスタ３の制御ゲ
ートには１０Ｖを印加する。この結果、メモリトランジ
スタ１ｂにデータ“０”を書き込む場合には、ビット線
７に０Ｖを印加することで、図３（ｂ）に示すように、
フローティングゲート１１に電子が注入され、メモリト
ランジスタ１ｂはエンハンスメント型のトランジスタと
なる。一方、ビット線７に７Ｖを印加するとチャネルと
制御ゲート間の電位差は約１１Ｖとなるが、この程度の
電位差ではトンネル絶縁膜をＦ−Ｎ電流（fowlor-nordh
eim 電流）は流れないので、メモリトランジスタ１ｂは
ディプレッション型のトランジスタのままであり、この
場合には、メモリトランジスタ１ｂにはデータ“１”が
書き込まれたことになる。
【００１２】読み出しは、図４（ａ）に示すように、メ
モリトランジスタ１ｂを読み出す場合には、メモリトラ
ンジスタ１ｂの制御ゲートのみに０Ｖを、その他のメモ
リトランジスタ１の制御ゲートには５Ｖを印加する。ま
た、ビット線７側の選択トランジスタ３及びソース線９
側の選択トランジスタ５の制御ゲートには５Ｖを印加す
る。一方、ビット線７に５Ｖ、ソース線９に０Ｖを印加
する。この結果、読み出されるメモリトランジスタ１ｂ
以外のメモリトランジスタ１、選択トランジスタ３及び
５は単なるトランスファーゲートとしてのみ働くことと
なる。読み出されるメモリトランジスタ１ｂは、その制
御ゲートに０Ｖが印加されているので、上述した書き込
みによりデータ“０”が書き込まれている場合には、図
４（ｂ）に示すように、そのしきい値電圧は正、つまり
エンハンスメントになっているため、電流は流れない。
一方、データ“１”が書き込まれている場合には、図４
（ｂ）に示すように、そのしきい値電圧は負、つまりデ
ィプレッションになっているため、電流が流れる。この
ように、書き込まれたデータが“０”か“１”であるか
によって電流が流れなかったり流れたりする。これをビ
ット線７で検出するのである。
モリトランジスタ１ｂを読み出す場合には、メモリトラ
ンジスタ１ｂの制御ゲートのみに０Ｖを、その他のメモ
リトランジスタ１の制御ゲートには５Ｖを印加する。ま
た、ビット線７側の選択トランジスタ３及びソース線９
側の選択トランジスタ５の制御ゲートには５Ｖを印加す
る。一方、ビット線７に５Ｖ、ソース線９に０Ｖを印加
する。この結果、読み出されるメモリトランジスタ１ｂ
以外のメモリトランジスタ１、選択トランジスタ３及び
５は単なるトランスファーゲートとしてのみ働くことと
なる。読み出されるメモリトランジスタ１ｂは、その制
御ゲートに０Ｖが印加されているので、上述した書き込
みによりデータ“０”が書き込まれている場合には、図
４（ｂ）に示すように、そのしきい値電圧は正、つまり
エンハンスメントになっているため、電流は流れない。
一方、データ“１”が書き込まれている場合には、図４
（ｂ）に示すように、そのしきい値電圧は負、つまりデ
ィプレッションになっているため、電流が流れる。この
ように、書き込まれたデータが“０”か“１”であるか
によって電流が流れなかったり流れたりする。これをビ
ット線７で検出するのである。
【００１３】次に、本発明の実施の形態について説明す
る。図５は、本発明の実施の形態に係るＮＡＮＤ型ＥＥ
ＰＲＯＭのメモリトランジスタの構造を示す図であり、
（ａ）がチャネル長方向の断面図、（ｂ）がチャネル幅
方向の断面図である。なお、通常メモリトランジスタに
はｎ型ＭＯＳトランジスタが用いられるので、ここでも
ｎ型ＭＯＳトランジスタを用いて説明する。
る。図５は、本発明の実施の形態に係るＮＡＮＤ型ＥＥ
ＰＲＯＭのメモリトランジスタの構造を示す図であり、
（ａ）がチャネル長方向の断面図、（ｂ）がチャネル幅
方向の断面図である。なお、通常メモリトランジスタに
はｎ型ＭＯＳトランジスタが用いられるので、ここでも
ｎ型ＭＯＳトランジスタを用いて説明する。
【００１４】図５に示すように、このメモリトランジス
タは、周囲がシリコン酸化膜等の絶縁膜によって絶縁さ
れているフローティングゲート１１が制御ゲート１３と
チャネル２５との間に設けられ、上述したように、トン
ネル絶縁膜２１を介してＦ−Ｎ電流を流してフローティ
ングゲート１１に電子を注入すれば、その電子は半永久
的にフローティングゲート１１に残存することになる。
このメモリトランジスタは、制御ゲート１３に電圧を印
加することによりその開閉が制御される。上述したよう
に、フローティングゲート１１に電子が注入されている
場合には、しきい値が正、すなわちエンハンスメントに
なり、電子が注入されていない場合には、しきい値が
負、すなわちディプレッションとなる。また、通常、制
御ゲート１３とフローティングゲート１１との絶縁はＯ
ＮＯ（oxide/nitride/oxide ）膜により行われる。
タは、周囲がシリコン酸化膜等の絶縁膜によって絶縁さ
れているフローティングゲート１１が制御ゲート１３と
チャネル２５との間に設けられ、上述したように、トン
ネル絶縁膜２１を介してＦ−Ｎ電流を流してフローティ
ングゲート１１に電子を注入すれば、その電子は半永久
的にフローティングゲート１１に残存することになる。
このメモリトランジスタは、制御ゲート１３に電圧を印
加することによりその開閉が制御される。上述したよう
に、フローティングゲート１１に電子が注入されている
場合には、しきい値が正、すなわちエンハンスメントに
なり、電子が注入されていない場合には、しきい値が
負、すなわちディプレッションとなる。また、通常、制
御ゲート１３とフローティングゲート１１との絶縁はＯ
ＮＯ（oxide/nitride/oxide ）膜により行われる。
【００１５】ここまでは、従来のＮＡＮＤ型ＥＥＰＲＯ
Ｍのメモリトランジスタと同様であるが、本実施の形態
に係るＮＡＮＤ型ＥＥＰＲＯＭは、さらに、チャネル２
５領域表面に所定の濃度及び拡散層幅の不純物拡散層２
７を有することであり、この不純物拡散層２７の存在に
より従来のＮＡＮＤ型ＥＥＰＲＯＭで問題となっていた
しきい値のばらつき及びトレンチ分離を用いた時のソフ
トライト（誤書き込み）を防止することができる。以
下、この不純物拡散層２７について説明する。
Ｍのメモリトランジスタと同様であるが、本実施の形態
に係るＮＡＮＤ型ＥＥＰＲＯＭは、さらに、チャネル２
５領域表面に所定の濃度及び拡散層幅の不純物拡散層２
７を有することであり、この不純物拡散層２７の存在に
より従来のＮＡＮＤ型ＥＥＰＲＯＭで問題となっていた
しきい値のばらつき及びトレンチ分離を用いた時のソフ
トライト（誤書き込み）を防止することができる。以
下、この不純物拡散層２７について説明する。
【００１６】まず、一般に、ＭＯＳトランジスタのしき
い値電圧Ｖthは、次の式で与えることができる。
い値電圧Ｖthは、次の式で与えることができる。
【００１７】Ｖth＝Ｖfb＋φs ＋ｔoxＥox……（１） ここで、Ｖfbはフラットバンド電圧、φs は表面電位、
ｔoxはゲート絶縁膜の厚さ、Ｅoxはゲート絶縁膜に加わ
る電界である。
ｔoxはゲート絶縁膜の厚さ、Ｅoxはゲート絶縁膜に加わ
る電界である。
【００１８】（１）式で示されるしきい値電圧が従来技
術で説明したようにばらつく原因としては主として次の
２つが考えられる。（Ａ）ゲート絶縁膜の膜厚がそのプ
ロセス条件の変動等により均一に形成されないこと、
（Ｂ）半導体基板中の不純物濃度にばらつきが生じ、そ
のためゲート絶縁膜に加わる電界がばらついているこ
と、である。ところが、（１）式から明らかなように、
Ｅoxを小さくする、理想的には０とすることにより、上
記（Ａ）、（Ｂ）の現象は解消することが可能である。
すなわち、Ｅoxが小さければ小さいほど、ｔoxの値のば
らつきはＶthに影響を及ぼす度合いは小さくなり、ま
た、Ｅox自体が小さければ、半導体基板中の不純物濃度
にばらつきによるＥoxのばらつきも小さくなるわけであ
る。図５に示す本実施の形態に係るＮＡＮＤ型ＥＥＰＲ
ＯＭはまさに不純物拡散層２７を形成することによりＥ
oxを小さく、理想的には０にすることができるのであ
る。
術で説明したようにばらつく原因としては主として次の
２つが考えられる。（Ａ）ゲート絶縁膜の膜厚がそのプ
ロセス条件の変動等により均一に形成されないこと、
（Ｂ）半導体基板中の不純物濃度にばらつきが生じ、そ
のためゲート絶縁膜に加わる電界がばらついているこ
と、である。ところが、（１）式から明らかなように、
Ｅoxを小さくする、理想的には０とすることにより、上
記（Ａ）、（Ｂ）の現象は解消することが可能である。
すなわち、Ｅoxが小さければ小さいほど、ｔoxの値のば
らつきはＶthに影響を及ぼす度合いは小さくなり、ま
た、Ｅox自体が小さければ、半導体基板中の不純物濃度
にばらつきによるＥoxのばらつきも小さくなるわけであ
る。図５に示す本実施の形態に係るＮＡＮＤ型ＥＥＰＲ
ＯＭはまさに不純物拡散層２７を形成することによりＥ
oxを小さく、理想的には０にすることができるのであ
る。
【００１９】不純物拡散層２７の不純物濃度、拡散層幅
は次のように導くことができる。なお、ここで述べる不
純物濃度及び拡散層幅の導出方法はあくまでも理想的な
ＭＯＳ構造に基づく計算結果であり、現実のＭＯＳ構造
では各デバイス・プロセス条件に基づいて若干の調整が
必要となる。
は次のように導くことができる。なお、ここで述べる不
純物濃度及び拡散層幅の導出方法はあくまでも理想的な
ＭＯＳ構造に基づく計算結果であり、現実のＭＯＳ構造
では各デバイス・プロセス条件に基づいて若干の調整が
必要となる。
【００２０】不純物拡散層２７は通常イオン打込みなど
によって半導体表面に基板（若しくはウェル）とは逆の
導電型である不純物が注入される。具体的には、ｎ型Ｍ
ＯＳトランジスタにおいては、ｐ型基板若しくはｐウェ
ル内に形成されるので、不純物拡散層２７はｎ型の不純
物拡散層となる。ところで、一般に、上記ゲート絶縁膜
に加わる電界Ｅoxはガウスの定理により次の式で表すこ
とができる。
によって半導体表面に基板（若しくはウェル）とは逆の
導電型である不純物が注入される。具体的には、ｎ型Ｍ
ＯＳトランジスタにおいては、ｐ型基板若しくはｐウェ
ル内に形成されるので、不純物拡散層２７はｎ型の不純
物拡散層となる。ところで、一般に、上記ゲート絶縁膜
に加わる電界Ｅoxはガウスの定理により次の式で表すこ
とができる。
【００２１】Ｅox＝Ｑbulk／εox……（２） ここで、Ｑbulkは基板の電荷、具体的には、空乏層の電
荷、εoxはトンネル絶縁膜の誘電率である。一方、本実
施の形態では、不純物拡散層２７の存在により（２）式
で与えられるＥoxは次の式に修正される。
荷、εoxはトンネル絶縁膜の誘電率である。一方、本実
施の形態では、不純物拡散層２７の存在により（２）式
で与えられるＥoxは次の式に修正される。
【００２２】 Ｅox＝（Ｑbulk−Ｑburied）／εox……（３） ここで、Ｑburiedは不純物拡散層２７の電荷である。ま
た、Ｑbulkは次の式で与えられる。
た、Ｑbulkは次の式で与えられる。
【００２３】Ｑbulk＝ｑＮA ｘbulk……（４） ここで、ｑは電子の電荷量、ＮA は基板の不純物濃度、
ｘbulkは基板側の空乏層幅の最大値である。
ｘbulkは基板側の空乏層幅の最大値である。
【００２４】同様に、Ｑburiedは次の式で示される。
【００２５】Ｑburied＝ｑＮD ｘburied……（５） ここで、ＮD は不純物拡散層２７の不純物濃度、ｘburi
edは不純物拡散層２７側の空乏層幅の最大値である。
edは不純物拡散層２７側の空乏層幅の最大値である。
【００２６】従って、Ｅoxができるだけ小さく、理想的
には０とするためには、 Ｑbulk＝Ｑburied……（６） となる条件を満足するような不純物拡散層の不純物濃度
ＮD と空乏層幅の最大値ｘburiedを計算すればよいこと
になる。なお、空間電荷が存在するのは空乏層内のみな
ので不純物拡散層幅は空乏層幅の最大値ｘburied分だけ
あれば十分である。結局、不純物拡散層の拡散層幅が求
まることになる。
には０とするためには、 Ｑbulk＝Ｑburied……（６） となる条件を満足するような不純物拡散層の不純物濃度
ＮD と空乏層幅の最大値ｘburiedを計算すればよいこと
になる。なお、空間電荷が存在するのは空乏層内のみな
ので不純物拡散層幅は空乏層幅の最大値ｘburied分だけ
あれば十分である。結局、不純物拡散層の拡散層幅が求
まることになる。
【００２７】（６）式により各空乏層幅の最大値はそれ
ぞれ次の式で求めることができる。
ぞれ次の式で求めることができる。
【数１】 ｘbulk＝（２εSi・ＮD ・ｋＴ・ln（ＮA ＮD ／ｎi 2 ） ／（ｑ2 ＮA （ＮA ＋ＮD ）））0.5 ……（７）
【数２】 ｘburied＝（２εSi・ＮA ・ｋＴ・ln（ＮA ＮD ／ｎi 2 ） ／（ｑ2 ＮD （ＮA ＋ＮD ）））0.5 ……（８） ここで、εSiはＳｉの誘電率、ｎi はＳｉの真性キャリ
ア密度である。
ア密度である。
【００２８】このように、上記（４）、（５）、
（６）、（７）、（８）式を用いることにより不純物拡
散層の不純物濃度及び拡散層幅を理論上導出することが
できる。なお、上述したように、現実のＭＯＳ構造には
本実施の形態に係る不純物拡散層以外にも別の目的でイ
オン注入等により不純物が半導体基板上に導入されてお
り、実際には上記計算式から求められた結果が常に正し
いとは限らない。
（６）、（７）、（８）式を用いることにより不純物拡
散層の不純物濃度及び拡散層幅を理論上導出することが
できる。なお、上述したように、現実のＭＯＳ構造には
本実施の形態に係る不純物拡散層以外にも別の目的でイ
オン注入等により不純物が半導体基板上に導入されてお
り、実際には上記計算式から求められた結果が常に正し
いとは限らない。
【００２９】本実施の形態に係るＮＡＮＤ型ＥＥＰＲＯ
Ｍは、上述したように導出された不純物濃度及び拡散層
幅である不純物拡散層を設けることにより、トンネル絶
縁膜に印加される電界を極めて小さい値とすることがで
きるので、図６に示すように、そのメモリトランジスタ
のしきい値のばらつきを動作上問題のないレベル（△Ｖ
th≦２Ｖ）にまで抑えることができる。また、１つのメ
モリトランジスタに、例えば、４つの記憶レベルを作
り、従来の２ビット分を記憶させる技術が提案されてい
るが、この技術ではしきい値のばらつきは△Ｖth≦０．
５Ｖ程度にまで抑え込む必要があるが、この場合にも本
実施の形態は有用である。
Ｍは、上述したように導出された不純物濃度及び拡散層
幅である不純物拡散層を設けることにより、トンネル絶
縁膜に印加される電界を極めて小さい値とすることがで
きるので、図６に示すように、そのメモリトランジスタ
のしきい値のばらつきを動作上問題のないレベル（△Ｖ
th≦２Ｖ）にまで抑えることができる。また、１つのメ
モリトランジスタに、例えば、４つの記憶レベルを作
り、従来の２ビット分を記憶させる技術が提案されてい
るが、この技術ではしきい値のばらつきは△Ｖth≦０．
５Ｖ程度にまで抑え込む必要があるが、この場合にも本
実施の形態は有用である。
【００３０】さらに、素子の微細化に伴い、素子分離技
術にトレンチ分離を用いた場合、従来のＮＡＮＤ型ＥＥ
ＰＲＯＭではソフトライト（誤書き込み）が顕著となる
が、本実施の形態によればこの問題も解決することがで
きる。ソフトライトが顕著となるのは、図７（ａ）に示
すようにＬＯＣＯＳ（local oxidation of silicon）分
離では、素子領域とフィールド領域とがその境界で緩や
かに変化するのに対し、図７（ｂ）に示すようにトレン
チ分離では、素子領域とフィールド領域とがその境界で
急激に変化するためトレンチコーナー部（図中ａで示す
箇所）で電界が強まってしまうからであるが、本実施の
形態によれば、トレンチ絶縁膜に加わる電界そのものを
小さくすることができるので、ソフトライトが生じる程
の電界はトレンチ絶縁膜には加わることはないのであ
る。
術にトレンチ分離を用いた場合、従来のＮＡＮＤ型ＥＥ
ＰＲＯＭではソフトライト（誤書き込み）が顕著となる
が、本実施の形態によればこの問題も解決することがで
きる。ソフトライトが顕著となるのは、図７（ａ）に示
すようにＬＯＣＯＳ（local oxidation of silicon）分
離では、素子領域とフィールド領域とがその境界で緩や
かに変化するのに対し、図７（ｂ）に示すようにトレン
チ分離では、素子領域とフィールド領域とがその境界で
急激に変化するためトレンチコーナー部（図中ａで示す
箇所）で電界が強まってしまうからであるが、本実施の
形態によれば、トレンチ絶縁膜に加わる電界そのものを
小さくすることができるので、ソフトライトが生じる程
の電界はトレンチ絶縁膜には加わることはないのであ
る。
【００３１】図５に示すＮＡＮＤ型ＥＥＰＲＯＭは例え
ば図８及び図９に示すようにして製造することができ
る。なお、ここでも、ｎ型ＭＯＳトランジスタの場合に
ついて説明する。図８（ａ）において、まず、ｐ型Ｓｉ
基板３３上に例えば１０ｎｍのバッファ酸化膜３５を介
して例えば２００ｎｍのシリコン窒化（ＳｉＮ）膜３７
を形成する。そして、シリコン窒化膜３７上に将来フロ
ーティングゲートが形成される領域上に一般的なフォト
リソグラフィー技術によりレジストパターン３９を形成
する。
ば図８及び図９に示すようにして製造することができ
る。なお、ここでも、ｎ型ＭＯＳトランジスタの場合に
ついて説明する。図８（ａ）において、まず、ｐ型Ｓｉ
基板３３上に例えば１０ｎｍのバッファ酸化膜３５を介
して例えば２００ｎｍのシリコン窒化（ＳｉＮ）膜３７
を形成する。そして、シリコン窒化膜３７上に将来フロ
ーティングゲートが形成される領域上に一般的なフォト
リソグラフィー技術によりレジストパターン３９を形成
する。
【００３２】次に、図８（ｂ）において、一般的なＲＩ
Ｅ（reactive ion etching）を用いてレジストパターン
３９をエッチングマスクとしてシリコン窒化膜３７及び
バッファ酸化膜３５をｐ型Ｓｉ基板３３表面まで選択エ
ッチングする。そして、レジストパターン３９を除去し
た後、上記選択エッチングによりパターニングされたシ
リコン窒化膜３７をエッチングマスクとしてｐ型Ｓｉ基
板３３を例えば０．４μｍエッチングを行い、素子分離
用のトレンチ４１を形成する。
Ｅ（reactive ion etching）を用いてレジストパターン
３９をエッチングマスクとしてシリコン窒化膜３７及び
バッファ酸化膜３５をｐ型Ｓｉ基板３３表面まで選択エ
ッチングする。そして、レジストパターン３９を除去し
た後、上記選択エッチングによりパターニングされたシ
リコン窒化膜３７をエッチングマスクとしてｐ型Ｓｉ基
板３３を例えば０．４μｍエッチングを行い、素子分離
用のトレンチ４１を形成する。
【００３３】次に、図８（ｃ）において、一般的なＣＶ
Ｄ（chamical vapor deposition ）法により酸化膜４３
をトレンチ４１が完全に埋め込まれるまで全面に滞積し
た後、ＲＩＥによりシリコン窒化膜３７の表面が露出す
るまで酸化膜４３をエッチバックする。
Ｄ（chamical vapor deposition ）法により酸化膜４３
をトレンチ４１が完全に埋め込まれるまで全面に滞積し
た後、ＲＩＥによりシリコン窒化膜３７の表面が露出す
るまで酸化膜４３をエッチバックする。
【００３４】次に、図８（ｄ）において、一般的なＣＤ
Ｅ（chamical dry etching）によりシリコン窒化膜３７
を選択的にエッチングする。なお、酸化膜４３の表面も
この時若干エッチングされる。そして、バッファ酸化膜
３５を除去した後、イオン注入による基板へのダメージ
を抑制するためのダミー酸化膜（図示省略）を１０ｎｍ
形成し、そのダミー酸化膜を介して、砒素（Ａｓ）を例
えば加速電圧３０ｋｅＶ、注入ドーズ量５×１０11ｃｍ
-2、そしてホウ素（Ｂ）を例えば加速電圧５０ｋｅＶ、
注入ドーズ量５×１０12ｃｍ-2をイオン注入し、本実施
の形態に係る不純物拡散層４５を形成する。そして、ダ
ミー酸化膜を除去する。
Ｅ（chamical dry etching）によりシリコン窒化膜３７
を選択的にエッチングする。なお、酸化膜４３の表面も
この時若干エッチングされる。そして、バッファ酸化膜
３５を除去した後、イオン注入による基板へのダメージ
を抑制するためのダミー酸化膜（図示省略）を１０ｎｍ
形成し、そのダミー酸化膜を介して、砒素（Ａｓ）を例
えば加速電圧３０ｋｅＶ、注入ドーズ量５×１０11ｃｍ
-2、そしてホウ素（Ｂ）を例えば加速電圧５０ｋｅＶ、
注入ドーズ量５×１０12ｃｍ-2をイオン注入し、本実施
の形態に係る不純物拡散層４５を形成する。そして、ダ
ミー酸化膜を除去する。
【００３５】次に、図９（ｅ）において、所定の洗浄方
法により基板表面を清浄にした後、トレンチ酸化膜４７
を例えば９ｎｍ形成する。そして、フローティングゲー
トとなる第１層ポリＳｉ膜４９を全面にＣＶＤ法により
滞積した後、ＲＩＥにより第１層ポリＳｉ膜４９をエッ
チバックし、酸化膜４３のスリット部のみに第１層ポリ
Ｓｉ膜４９を埋め込む。
法により基板表面を清浄にした後、トレンチ酸化膜４７
を例えば９ｎｍ形成する。そして、フローティングゲー
トとなる第１層ポリＳｉ膜４９を全面にＣＶＤ法により
滞積した後、ＲＩＥにより第１層ポリＳｉ膜４９をエッ
チバックし、酸化膜４３のスリット部のみに第１層ポリ
Ｓｉ膜４９を埋め込む。
【００３６】次に、図９（ｆ）において、稀ＮＨ4 Ｆを
用いて酸化膜４３を第１層ポリＳｉ膜４９とトレンチ酸
化膜４７の界面近くまでエッチングにより除去する。そ
して、図示はしないが、ソース・ドレインを形成するた
めのイオン注入をそれぞれ行なう。
用いて酸化膜４３を第１層ポリＳｉ膜４９とトレンチ酸
化膜４７の界面近くまでエッチングにより除去する。そ
して、図示はしないが、ソース・ドレインを形成するた
めのイオン注入をそれぞれ行なう。
【００３７】次に、図９（ｇ）において、フローティン
グゲートと制御ゲートとの絶縁を行なうＯＮＯ膜５１を
形成した後、制御ゲートとなる第２層ポリＳｉ膜５３を
全面にＣＶＤ法により滞積する。そして、フォトリソグ
ラフィー技術によりレジストパターンを形成し、ＲＩＥ
を用いてレジストパターンをエッチングマスクとしてエ
ッチングして第２層ポリＳｉ膜５３をパターニングす
る。
グゲートと制御ゲートとの絶縁を行なうＯＮＯ膜５１を
形成した後、制御ゲートとなる第２層ポリＳｉ膜５３を
全面にＣＶＤ法により滞積する。そして、フォトリソグ
ラフィー技術によりレジストパターンを形成し、ＲＩＥ
を用いてレジストパターンをエッチングマスクとしてエ
ッチングして第２層ポリＳｉ膜５３をパターニングす
る。
【００３８】最後に、通常の工程に従い全面にＣＶＤ法
により保護膜を形成した後、コンタクトホールを形成し
て所定の配線を行なうことにより完成する。
により保護膜を形成した後、コンタクトホールを形成し
て所定の配線を行なうことにより完成する。
【００３９】なお、ここで説明した製造方法に本発明は
限定されるものではなく、また、基板がｎ型の場合には
基板の逆導電型であるｎ型のソース・ドレイン及び不純
物拡散層を形成すれば良い。
限定されるものではなく、また、基板がｎ型の場合には
基板の逆導電型であるｎ型のソース・ドレイン及び不純
物拡散層を形成すれば良い。
【００４０】
【発明の効果】以上説明したように本発明によれば、チ
ャネル領域表面に所定の濃度及び拡散層幅の不純物拡散
層を形成してトンネル絶縁膜に加わる電界を低減するこ
とにより、しきい値はトンネル絶縁膜厚に依存すること
はなくなり、従って、トンネル絶縁膜厚の変動が生じた
場合にもしきい値にばらつきが生じることはなくなる。
ャネル領域表面に所定の濃度及び拡散層幅の不純物拡散
層を形成してトンネル絶縁膜に加わる電界を低減するこ
とにより、しきい値はトンネル絶縁膜厚に依存すること
はなくなり、従って、トンネル絶縁膜厚の変動が生じた
場合にもしきい値にばらつきが生じることはなくなる。
【００４１】さらに、微細化のために素子分離としてト
レンチ構造を採用した場合、電界集中により問題となり
得るソフトライトも、トンネル絶縁膜に加わる電界を低
減することにより抑制することが可能となる。
レンチ構造を採用した場合、電界集中により問題となり
得るソフトライトも、トンネル絶縁膜に加わる電界を低
減することにより抑制することが可能となる。
【図１】一般的なＮＡＮＤ型ＥＥＰＲＯＭの構成を示す
図である。
図である。
【図２】図１に示すＮＡＮＤ型ＥＥＰＲＯＭの消去動作
を説明するための図である。
を説明するための図である。
【図３】図１に示すＮＡＮＤ型ＥＥＰＲＯＭの書き込み
動作を説明するための図である。
動作を説明するための図である。
【図４】図１に示すＮＡＮＤ型ＥＥＰＲＯＭの読み出し
動作を説明するための図である。
動作を説明するための図である。
【図５】本発明の実施の形態に係るＮＡＮＤ型ＥＥＰＲ
ＯＭのメモリトランジスタの構造を示す図である。
ＯＭのメモリトランジスタの構造を示す図である。
【図６】本発明の実施の形態に係るＮＡＮＤ型ＥＥＰＲ
ＯＭのメモリトランジスタのしきい値の分布を示す図で
ある。
ＯＭのメモリトランジスタのしきい値の分布を示す図で
ある。
【図７】従来のＮＡＮＤ型ＥＥＰＲＯＭ及び本実施の形
態に係るＮＡＮＤ型ＥＥＰＲＯＭの素子分離構造を示す
図である。
態に係るＮＡＮＤ型ＥＥＰＲＯＭの素子分離構造を示す
図である。
【図８】本実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭの
製造方法の工程図である（その１）。
製造方法の工程図である（その１）。
【図９】本実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭの
製造方法の工程図である（その２）。
製造方法の工程図である（その２）。
１、１ａ、１ｂ メモリトランジスタ ３、５ 選択トランジスタ ７ ビット線 ９ ソース線 １１ フローティングゲート １３ 制御ゲート １５、１７ ソース又はドレイン １９ 半導体基板 ２１ トンネル絶縁膜 ２３ ＯＮＯ膜 ２５ チャネル領域 ２７、４５ 不純物拡散層 ２９ ＬＯＣＯＳ ３１、４１ トレンチ ３３ ｐ型Ｓｉ基板 ３５ バッファ酸化膜 ３７ シリコン窒化膜 ３９ レジストパターン ４３ 酸化膜 ４７ トレンチ酸化膜 ４９ 第１層ポリＳｉ膜 ５１ ＯＮＯ膜 ５３ 第２層ポリＳｉ膜
Claims (5)
- 【請求項１】 電気的に絶縁された浮遊電極に電荷を注
入することで情報の保持を行なう不揮発性半導体記憶装
置において、 第１導電型の半導体層と、該半導体層の表面の一部に形
成された第２導電型の高不純物濃度の第１の半導体領域
及び第２の半導体領域と、該第１の半導体領域及び第２
の半導体領域の間に、前記第１の半導体領域及び第２の
半導体領域それぞれに接して形成された第２導電型の第
３の半導体領域と、該第３の半導体領域の上部及び前記
第１の半導体領域、第２の半導体領域の少なくとも一部
の上部と前記浮遊電極の下部との間に形成された絶縁膜
とを少なくとも具備し、読み出し時に前記絶縁膜に加わ
る電界の強さを前記第３の半導体領域の不純物濃度及び
深さにより設定することを特徴とする不揮発性半導体記
憶装置。 - 【請求項２】 前記第３の半導体領域の不純物濃度及び
深さは、読み出し時に前記絶縁膜に加わる電界の強さが
最小となるように設定されていることを特徴とする請求
項１記載の不揮発性半導体記憶装置。 - 【請求項３】 トレンチ構造により素子分離を行なうこ
とを特徴とする請求項１又は２記載の不揮発性半導体記
憶装置。 - 【請求項４】 電気的に絶縁された浮遊電極に絶縁膜を
介して電荷を注入することで情報の保持を行なう不揮発
性半導体記憶装置の製造方法において、 半導体層の上部に素子領域とフィールド領域を形成する
第１の工程と、読み出し時に前記絶縁膜に加わる電界の
強さが最小となるように不純物濃度及び深さが設定され
た前記半導体層とは逆の導電型の不純物拡散層を形成す
るために前記素子領域の表面に不純物を導入する第２の
工程と、前記素子領域の上部に前記絶縁膜を形成する第
３の工程とを少なくとも具備することを特徴とする不揮
発性半導体記憶装置の製造方法。 - 【請求項５】 前記素子領域とフィールド領域は、トレ
ンチ構造により分離されていることを特徴とする請求項
４記載の不揮発性半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35162996A JPH10189920A (ja) | 1996-12-27 | 1996-12-27 | 不揮発性半導体記憶装置及びその製造方法 |
| US08/994,482 US6222224B1 (en) | 1996-12-27 | 1997-12-19 | Erasable and programmable nonvolatile semiconductor memory, semiconductor integrated circuit device having the semiconductor memory and method of manufacturing the semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Cited By (4)
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|---|---|---|---|---|
| JP2004111547A (ja) * | 2002-09-17 | 2004-04-08 | Toshiba Corp | 半導体装置、半導体装置の製造方法 |
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