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JP2006253620A - フラッシュメモリ素子の製造方法 - Google Patents

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JP2006253620A JP2005156736A JP2005156736A JP2006253620A JP 2006253620 A JP2006253620 A JP 2006253620A JP 2005156736 A JP2005156736 A JP 2005156736A JP 2005156736 A JP2005156736 A JP 2005156736A JP 2006253620 A JP2006253620 A JP 2006253620A
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錫 奎 李
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Abstract

【課題】コントロールゲートのストリンガーの形成を防ぐと共に、層間誘電膜の静電容量を損失無しに確保することのできるフラッシュメモリ素子の製造方法を提供する。
【解決手段】半導体基板２０の上にパッド絶縁膜２１とハードマスク膜２２を形成し、前記ハードマスク膜２２とパッド絶縁膜２１及び半導体基板２０を選択的に除去してトレンチを形成し、前記トレンチ内に素子分離膜２３を形成し、等方性エッチング工程により前記ハードマスク膜２２とパッド絶縁膜２１を除去し、前記素子分離膜２３の間にトンネル絶縁膜２４を介在させてフローティングゲート２５を形成し、等方性エッチング工程により前記素子分離膜２３を所定の膜厚だけ除去し、前記素子分離膜２３の除去により露出するフローティングゲート２５の側面に電極スぺーサ２７を形成し、全面に層間誘電膜２８を介在してコントロールゲート２９を形成する。
【選択図】図１

Description

本発明は、フラッシュメモリ素子の製造方法に係り、特に、コントロールゲートのストリンガー(stringer)の形成を回避しながら層間誘電膜の静電容量を損失なしに確保するためのフラッシュメモリ素子の製造方法に関する。
通常、半導体メモリ装置は、揮発性メモリ(volatile memory)と不揮発性メモリ(non-volatile memory)とに大別される。
揮発性メモリとしては、ＤＲＡＭ(Dynamic Random Access Memory)、ＳＲＡＭ(Static Random Access Memory)などのＲＡＭが挙げられ、電源の印加時にはデータ(data)の入力及び保存が可能であるとはいえ、電源の遮断時にはデータが揮発して保存が付加であるという特徴を有する。
ＤＲＡＭはトランジスタ(transistor)がスイッチの機能を、キャパシタ(capacitor)はデータの保存機能をするものであって、電源の供給が断ち切られると、内部のデータも自動で消去される。そして、ＳＲＡＭはフリップフロップ(flip flop)型のトランジスタ構造を有し、トランジスタ間の駆動差に応じてデータを保存するものであって、ＤＲＡＭと同様に、電源の供給が断ち切られると、内部のデータが自動で消去される。
これに対し、電源の供給が断ち切られても保存された情報を失わない不揮発性メモリ(non-volatile memory)は、システムの運営に関わるデータやオーぺレーティングシステムを開発者がプログラミングして供給する目的で開発・発展されている。不揮発性メモリとしては、ＥＰＲＯＭ(ElectricallyProgrammable Read Only Memory)、ＥＥＰＲＯＭ(Electrically Erasable and ProgrammableRead Only Memory)、フラッシュメモリ(flash memory)などが商用化されている。特に、近年、ＮＡＮＤ型フラッシュメモリがモバイル通信機器、ＭＰ３、デジタルカメラなどに爆発的な成長と共に脚光を浴びている。
フラッシュメモリセルは、通常、シリコン基板の上にトンネル誘電膜、フローティングゲート(floating gate)、層間誘電膜、コントロールゲート(control gate)が形成された構造を有する。このような構造を有するフラッシュメモリセルにおけるデータの保存は、コントロールゲートと基板に適切に電圧を印加してフローティングゲートに対して電子を取り入れあるいは取り出してなされる。
このようなフラッシュメモリ素子においては、デザインルール(design rule)が７０ｎｍ以下に下がると、リソグラフィ(lithography)装備のオーバーレイ正確度(overlayaccuracy)の限界に比べて実際に求められる正確度が一層低下するため、基板に既に形成されている素子分離トレンチ(trench)の上に自己整合(selfalign)方式によりフローティングゲートを形成する自己整合フローティングゲート(Self Align Floating Gate；ＳＡＦＧ)の構造を取らざるを得なくなる。
自己整合フローティングゲート（ＳＡＦＧ）の構造は、パッド酸化膜とシリコン窒化膜が形成されている半導体基板にトレンチを形成し、このトレンチを埋め込んで素子分離膜を形成し、次いで、前記シリコン窒化膜とパッド酸化膜に対してウェットエッチングを行った後、これらのエッチング個所にトンネル誘電膜を介在させてフローティングゲートを形成することにより得られる。
前記ウェットエッチングによるシリコン窒化膜とパッド酸化膜の除去中に素子分離膜も一部エッチングされて素子分離膜がポジティブスロープ(positive slope)を有するので、これとは逆に、前記フローティングゲートはネガティブスロープ(negative slope)を有することになる。
このようにフローティングゲートがネガティブスロープを有する状態で、ウェットエッチング方法により素子分離膜を低めて層間誘電膜とコントロールゲートを形成した後、フローティングゲートとコントロールゲートが積層されてなる積層ゲートをエッチングするが、前記積層ゲートのエッチングに際し、前記ネガティブスロープを有するフローティングゲートによるシャドーイングエフェクト(shadowing effect)に起因してコントロールゲートが残留してしまい、隣り合うコントロールゲート同士が連結されるというストリンガー(stringer)の形成が回避できない。
このようなコントロールゲートのストリンガーの問題を解消するために、素子分離膜をウェットエッチングせず、異方性(anisotropic)ドライエッチングを行う場合には、ネガティブスロープを有するフローティングゲートの側壁に素子分離膜が厚く残留して層間誘電膜の静電容量が減少し、カップリング比(coupling ratio)が低下するといる問題が生ずる。
この場合、コントロールゲートに印加された電圧のフローティングゲートへの伝達能が下がるが、これはプログラムの速度低下につながる。プログラムの速度低下を補償するために、外部よりの印加電圧をその分だけ上げる方法があるが、この場合には、高電圧に耐えられる製品及びトランジスタの設計が求められるため、その分だけ負担が増える。
本発明は、上記事情に鑑みてなされたものであり、その目的は、コントロールゲートのストリンガー(stringer)の形成を防ぐと共に、層間誘電膜の静電容量を損失無しに確保することが可能なフラッシュメモリ素子の製造方法を提供することにある。
本発明の他の目的は、プログラムの速度を向上させることが可能なフラッシュメモリ素子の製造方法を提供することにある。
本発明に係るフラッシュメモリ素子の製造方法は、（ａ）半導体基板の上にパッド絶縁膜とハードマスク膜を形成する段階と、（ｂ）前記ハードマスク膜とパッド絶縁膜及び半導体基板を選択的に除去してトレンチを形成する段階と、（ｃ）前記トレンチ内に素子分離膜を形成する段階と、（ｄ）等方性エッチング工程により前記ハードマスク膜とパッド絶縁膜を除去する段階と、（ｅ）前記素子分離膜の間にトンネル絶縁膜を介在させてフローティングゲートを形成する段階と、（ｆ）等方性エッチング工程により前記素子分離膜を所定の膜厚だけ除去する段階と、（ｇ）前記素子分離膜の除去により露出するフローティングゲートの側面に電極スぺーサを形成する段階と、（ｈ）全面に層間誘電膜を介在してコントロールゲートを形成する段階とを含む。
好ましくは、前記パッド絶縁膜を酸化膜で形成することを特徴とする。
好ましくは、前記ハードマスク膜は、シリコン窒化膜で形成することを特徴とする。
好ましくは、前記パッド絶縁膜は、２０〜２００Åの膜厚に形成することを特徴とする。
好ましくは、前記ハードマスク膜は、３００〜３０００Åの膜厚に形成することを特徴とする。
好ましくは、前記（ｄ）段階において、前記ハードマスク膜をリン酸溶液を用いたウェットエッチング工程によって除去することを特徴とする。
好ましくは、前記（ｄ）段階において、前記素子分離膜の側面も一緒にエッチングされて前記素子分離膜がポジティブスロープ(positive slope)を有することを特徴とする。
好ましくは、前記フローティングゲートは、ネガティブスロープ(negative slope)を有することを特徴とする。
好ましくは、前記フローティングゲートは、全面にフローティングゲート用物質を蒸着する段階と、前記素子分離膜が露出するように前記フローティングゲート用物質を平坦化させて除去する段階とを行うことにより形成することを特徴とする。
好ましくは、前記フローティングゲート用物質は、ポリシリコン膜であることを特徴とする。
好ましくは、前記（ｆ）段階における素子分離膜の除去に際し、前記素子分離膜の表面がフローティングゲートよりも低くならないように工程を制御することを特徴とする。
好ましくは、前記（ｆ）段階における前記素子分離膜の除去の際、フッ素（ＨＦ）含有エッチング溶液を使用することを特徴とする。
好ましくは、前記電極スぺーサは、前記フローティングゲートと同じ物質で形成することを特徴とする。
好ましくは、前記電極スぺーサをポリシリコン膜で形成することを特徴とする。
好ましくは、前記（ｇ）段階は、全面に電極膜を形成する段階と、異方性ブランケットエッチング(blanket etch)工程により前記電極膜をエッチングして前記素子分離膜の除去により露出したフローティングゲートの側面に電極スぺーサを形成する段階とを含んでなることを特徴とする。
好ましくは、前記（ｈ）段階後に、前記コントロールゲートと層間誘電膜及びフローティングゲートを選択的にパターニングする段階をさらに含むことを特徴とする。
好ましくは、前記コントロールゲートの所定の領域上にハードマスクのパターンを形成し、前記ハードマスクパターンをマスクとして前記コントロールゲートと層間誘電膜とフローティングゲートを選択的にエッチングすることを特徴とする。
好ましくは、前記ハードマスクパターンは、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜および非晶質カーボン(amorphous carbon)のいずれか一つであることを特徴とする。
好ましくは、前記層間誘電膜は、酸化膜−窒化膜−酸化膜(Oxide-Nitride-Oxide；ＯＮＯ)で形成することを特徴とする。
好ましくは、前記ＯＮＯ膜において、酸化膜は、熱酸化法あるいは化学気相蒸着法によって形成することを特徴とする。
好ましくは、前記ＯＮＯ膜において、窒化膜は、化学気相蒸着法によって形成することを特徴とする。
好ましくは、前記ＯＮＯ膜において、第１の酸化膜は３０〜１５０Åの膜厚に形成し、窒化膜は３０〜１５０Åの膜厚に形成し、第２の酸化膜は３０〜１５０Åの膜厚に形成することを特徴とする。
好ましくは、前記コントロールゲートは、多結晶シリコン（poly-Si）、タングステン（Ｗ）またはタングステンシリサイド（ＷＳｉ２）のいずれか一つ、あるいはこれらの組み合わせによって形成することを特徴とする。
本発明によれば、自己整合フローティングゲートの構造において、フローティングゲートのネガティブスロープを有する側面に電極スぺーサを形成することにより、後続する積層ゲートパターンのエッチングに際し、コントロールゲートにストリンガー(stringer)が形成されることを防ぐことができる。これにより、素子における不良の発生を抑えて生産収率を高めることができる。
加えて、フローティングゲートの側面に素子分離膜が残留しないので、層間誘電膜の静電容量を損失無しに確保でき、その結果、カップリング比(coupling ratio)の低下を防ぐことができる。これにより、フラッシュメモリ素子の駆動のために高電圧回路における発生電圧を下げてもプログラムの速度がそのまま保持可能となる結果、信頼性のあるフラッシュメモリ素子を製造することができる。
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。本発明の範囲は本願の特許請求の範囲によって理解されるべきである。
図１（ａ）〜図１（ｅ）は、本発明の好適な実施例に係るフラッシュメモリ素子の製造工程断面図である。
本発明の実施例に係るフラッシュメモリ素子の製造工程は、まず、図１（ａ）に示すように、半導体基板２０の上にパッド絶縁膜２１とハードマスク膜２２を順次形成する。
ここで、好ましくは、前記パッド絶縁膜２１は膜厚２０〜２００Åの酸化膜で形成し、前記ハードマスク膜２２は膜厚３００〜３０００Åのシリコン窒化膜(silicon nitride)で形成する。
次いで、フォト及びエッチング工程により前記ハードマスク膜２２とパッド絶縁膜２１を選択的に除去し、パッド絶縁膜２１の除去により露出した半導体基板２０を所定の深さだけエッチングしてトレンチを形成する。
次いで、酸化膜を蒸着して前記トレンチをギャップフィルした(gap fill)後、前記ハードマスク膜２２が露出するように前記酸化膜をＣＭＰ(Chemical Mechanical Polishing)して素子分離膜２３を形成する。
そして、図１（ｂ）に示すように、ウェットエッチング工程により前記ハードマスク膜２２とパッド絶縁膜２１を除去する。前記ハードマスク膜２２のウェットエッチングの際にエッチング溶液としてリン酸溶液を使用することが良い。
前記ウェットエッチング工程中に使われるエッチング溶液により素子分離膜２３の側面が浸食されて前記素子分離膜２３がポジティブスロープ(positive slope)を有することになる。
次いで、前記パッド絶縁膜２１の除去により露出した半導体基板２０の表面上にトンネル誘電膜２４を形成し、隣り合う素子分離膜２３間の隙間が充填されるようにフローティングゲート用ポリシリコン膜を蒸着した後、前記フローティングゲート用ポリシリコン膜をＣＭＰして素子分離膜２３の間に自己整合的にフローティングゲート２５を形成する。
前記自己整合的に形成されたフローティングゲート２５は、素子分離膜２３と界面を共有するため、前記素子分離膜２３とは逆にネガティブスロープ(positive slope)を有する。
次いで、図１（ｃ）に示すように、フッ素（ＨＦ）含有エッチング溶液を用いたウェットエッチング工程により、前記フローティングゲート２５間の素子分離膜２３の高さを低める。
続けて、ウェットエッチングにより露出したフローティングゲート２５のネガティブスロープによるストリンガー(stringer)の形成を防ぐために、全面に電極膜２６を形成する。
前記電極膜２６は、前記フローティングゲート２５と同じ物質、すなわち、ポリシリコン膜で形成することが良い。
次いで、図１（ｄ）に示すように、前記電極膜２６を異方性ブランケットエッチング(blanket etch)して、フローティングゲート２５の両側面に電極スぺーサ２７を形成する。
このため、前記電極スぺーサ２７は、ネガティブスロープを持った前記フローティングゲート２５の側面に形成され、前記フローティングゲート２５のネガティブスロープは電極スぺーサ２７によって補完されて露出しなくなる。
次いで、図１（ｅ）に示すように、全表面上に層間誘電膜２８を形成し、前記層間誘電膜２８の上にコントロールゲート２９を形成する。
前記コントロールゲート２９の形成物質としては、多結晶シリコンを使用し、あるいはタングステン（Ｗ）、タングステンシリサイド（ＷＳｉ２）などで代表される金属を使用し、あるいはこれらの組み合わせを使用する。
そして、前記層間誘電膜２８としては、熱酸化(Thermal oxidation)法あるいは化学気相蒸着(Chemical Vapor Deposition)法で形成した膜厚３０〜１５０Åの酸化膜(Oxide)、化学気相蒸着法で形成した膜厚３０〜１５０Åの窒化膜(nitride)、熱酸化法あるいは化学気相蒸着法で形成した膜厚３０〜１５０Åの酸化膜(oxide)を積層して形成したＯＮＯ膜を使用することが最も好ましいが、前記ＯＮＯ膜の代わりに、高誘電率を有する他の誘電膜を使用することもできる。
前記ネガティブスロープを有するフローティングゲート２５の側壁に素子分離膜ではなく電極スぺーサ２７が形成されているため、層間誘電膜２８の静電容量を損失無しに確保することができる。これにより、カップリング比(coupling ratio)の低下を防止することができる。
次いで、図示してはいないが、通常のパターニング工程によって前記コントロールゲート２９、層間誘電膜２８及びフローティングゲート２５を選択的にパターニングしてフラッシュメモリ素子のゲートを完成する。
前記ゲートのパターニング工程を容易に行うためには、図示してはいないが、前記コントロールゲート２９の所定の領域上にハードマスクパターンを形成し、前記ハードマスクパターンをマスクとして前記コントロールゲート２９、層間誘電膜２８及びフローティングゲート２５をパターニングする方法を使用した方が良い。
前記ハードマスクパターンとしては、シリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜及び非晶質カーボン(amorphous carbon)のいずれか一つを使用する。
以上、本発明の実施例に係るフラッシュメモリ素子の製造を完了する。
本発明の好適な実施例に係るフラッシュメモリ素子の製造工程断面図である。
符号の説明
２０…半導体基板、２１…パッド絶縁膜、２２…ハードマスク膜、２３…素子分離膜、２４…トンネル誘電膜、２５…フローティングゲート、２６…電極膜、２７…電極スペーサ、２８…層間誘電膜、２９…コントロールゲート

Claims (23)

  1. （ａ）半導体基板の上にパッド絶縁膜とハードマスク膜を形成する段階と、
    （ｂ）前記ハードマスク膜とパッド絶縁膜及び半導体基板を選択的に除去してトレンチを形成する段階と、
    （ｃ）前記トレンチ内に素子分離膜を形成する段階と、
    （ｄ）等方性エッチング工程により前記ハードマスク膜とパッド絶縁膜を除去する段階と、
    （ｅ）前記素子分離膜の間にトンネル絶縁膜を介在させてフローティングゲートを形成する段階と、
    （ｆ）等方性エッチング工程により前記素子分離膜を所定の膜厚だけ除去する段階と、
    （ｇ）前記素子分離膜の除去により露出するフローティングゲートの側面に電極スぺーサを形成する段階と、
    （ｈ）全面に層間誘電膜を介在させてコントロールゲートを形成する段階とを含んでなることを特徴とするフラッシュメモリ素子の製造方法。
  2. 前記パッド絶縁膜は、酸化膜で形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  3. 前記ハードマスク膜は、シリコン窒化膜で形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  4. 前記パッド絶縁膜は、２０〜２００Åの膜厚に形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  5. 前記ハードマスク膜は、３００〜３０００Åの膜厚に形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  6. 前記（ｄ）段階において、前記ハードマスク膜をリン酸溶液を用いたウェットエッチング工程により除去することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  7. 前記（ｄ）段階において、前記素子分離膜の側面も一緒にエッチングされて前記素子分離膜がポジティブスロープ(positive slope)を有することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  8. 前記フローティングゲートは、ネガティブスロープ(negative slope)を有することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  9. 前記フローティングゲートは、全面にフローティングゲート用物質を蒸着する段階と、
    前記素子分離膜が露出するように前記フローティングゲート用物質を平坦化させて除去する段階とを行うことにより形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  10. 前記フローティングゲート用物質は、ポリシリコン膜であることを特徴とする請求項９記載のフラッシュメモリの製造方法。
  11. 前記（ｆ）段階における素子分離膜の除去の際、前記素子分離膜の表面がフローティングゲートよりも低くならないように工程を制御することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  12. 前記（ｆ）段階における前記素子分離膜の除去の際、フッ素（ＨＦ）含有エッチング溶液を使用することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  13. 前記電極スぺーサは、前記フローティングゲートと同じ物質で形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  14. 前記電極スぺーサをポリシリコン膜で形成することを特徴とする請求項１３記載のフラッシュメモリ素子の製造方法。
  15. 前記（ｇ）段階は、全面に電極膜を形成する段階と、
    異方性ブランケットエッチング(blanket etch)工程により前記電極膜をエッチングし、前記素子分離膜の除去により露出したフローティングゲートの側面に電極スぺーサを形成する段階とを含んでなることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  16. 前記（ｈ）段階後に、前記コントロールゲートと層間誘電膜及びフローティングゲートを選択的にパターニングする段階をさらに含むことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  17. 前記コントロールゲートの所定の領域上にハードマスクのパターンを形成し、前記ハードマスクパターンをマスクとして前記コントロールゲートと層間誘電膜とフローティングゲートを選択的にエッチングすることを特徴とする請求項１６記載のフラッシュメモリ素子の製造方法。
  18. 前記ハードマスクパターンは、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、非晶質カーボン(amorphous carbon)のいずれか一つであることを特徴とする請求項１７記載のフラッシュメモリ素子の製造方法。
  19. 前記層間誘電膜は、ＯＮＯ(Oxide-Nitride-Oxide)で形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  20. 前記ＯＮＯ膜において、酸化膜は、熱酸化法または化学気相蒸着法によって形成することを特徴とする請求項１９記載のフラッシュメモリ素子の製造方法。
  21. 前記ＯＮＯ膜において、窒化膜は、化学気相蒸着法によって形成することを特徴とする請求項１９記載のフラッシュメモリ素子の製造方法。
  22. 前記ＯＮＯ膜において、第１の酸化膜は３０〜１５０Åの膜厚に形成し、窒化膜は３０〜１５０Åの膜厚に形成し、第２の酸化膜は３０〜１５０Åの膜厚に形成することを特徴とする請求項１９記載のフラッシュメモリ素子の製造方法。
  23. 前記コントロールゲートは、多結晶シリコン（ｐｏｌｙ−Ｓｉ）、タングステン（Ｗ）およびタングステンシリサイド（ＷＳｉ２）のいずれか一つ、あるいはこれらの組み合わせによって形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
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