JPH10135226A - 横方向ゲッタリングを用いた半導体素子の製造方法 - Google Patents
横方向ゲッタリングを用いた半導体素子の製造方法Info
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- JPH10135226A JPH10135226A JP9293562A JP29356297A JPH10135226A JP H10135226 A JPH10135226 A JP H10135226A JP 9293562 A JP9293562 A JP 9293562A JP 29356297 A JP29356297 A JP 29356297A JP H10135226 A JPH10135226 A JP H10135226A
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Abstract
(57)【要約】
【課題】半導体素子を形成する半導体基板内の領域から
効果的に不純物を除去する方法を提供する。 【解決手段】 半導体構造（２０）は、酸化物層（１
４）上に形成されたシリコン層（１６）を含む。シリコ
ン層（１６）内にゲッタリング・シンク（３１，３２）
を形成する。横方向ゲッタリングを行い、半導体層（１
６）の第１部分（２６）から不純物を効果的に除去す
る。次に、半導体層（１６）内に絶縁ゲート半導体素子
（４０）を形成し、素子（４０）のチャネル領域（５
５）を、半導体層（１６）の第１部分（２６）内に形成
する。素子（４０）のゲート誘電体層（４２）は、横方
向ゲッタリング・プロセスの後に、第１部分（２６）の
一部の上に形成し、これによってゲート誘電体層（４
２）の結着性を増強する。
効果的に不純物を除去する方法を提供する。 【解決手段】 半導体構造（２０）は、酸化物層（１
４）上に形成されたシリコン層（１６）を含む。シリコ
ン層（１６）内にゲッタリング・シンク（３１，３２）
を形成する。横方向ゲッタリングを行い、半導体層（１
６）の第１部分（２６）から不純物を効果的に除去す
る。次に、半導体層（１６）内に絶縁ゲート半導体素子
（４０）を形成し、素子（４０）のチャネル領域（５
５）を、半導体層（１６）の第１部分（２６）内に形成
する。素子（４０）のゲート誘電体層（４２）は、横方
向ゲッタリング・プロセスの後に、第１部分（２６）の
一部の上に形成し、これによってゲート誘電体層（４
２）の結着性を増強する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的に半導体素
子の製造に関し、更に特定すれば、半導体素子製造にお
ける不純物のゲッタリングに関するものである。
子の製造に関し、更に特定すれば、半導体素子製造にお
ける不純物のゲッタリングに関するものである。
【０００２】
【従来の技術】半導体素子の性能は、当該半導体素子を
製造する半導体基板内の不純物による影響を受ける。例
えば、銅，ニッケル，鉄，クロム，モリブデン等のよう
な金属不純物が存在すると、エネルギ・バンド・ギャッ
プに、発生再結合中心(generation-recombination cent
ers)を発生させ、半導体基板上に形成された酸化物層の
結着性(integrity) を低下させ、半導体素子の性能に影
響を及ぼす傾向がある。半導体素子を製造する半導体基
板領域における不純物を減少させるために、不純物のゲ
ッタリングを行うことができる。従来、不純物のゲッタ
リングは、真性ゲッタリング(intrinsic gettering) お
よび外因性ゲッタリング(extrinsic gettering) プロセ
スを含んでいる。
製造する半導体基板内の不純物による影響を受ける。例
えば、銅，ニッケル，鉄，クロム，モリブデン等のよう
な金属不純物が存在すると、エネルギ・バンド・ギャッ
プに、発生再結合中心(generation-recombination cent
ers)を発生させ、半導体基板上に形成された酸化物層の
結着性(integrity) を低下させ、半導体素子の性能に影
響を及ぼす傾向がある。半導体素子を製造する半導体基
板領域における不純物を減少させるために、不純物のゲ
ッタリングを行うことができる。従来、不純物のゲッタ
リングは、真性ゲッタリング(intrinsic gettering) お
よび外因性ゲッタリング(extrinsic gettering) プロセ
スを含んでいる。
【０００３】真性ゲッタリング・プロセスでは、結晶の
欠陥や酸素沈殿物のような、ゲッタリング・シンク(get
tering sink)が、半導体基板において、基板の前側から
ある距離のところに形成される。この距離は、基板内に
製造される半導体素子の深さよりも大きい。基板は、不
純物の基板内における拡散を促進するために加熱され
る。不純物が拡散すると、これらはゲッタリング・シン
クによって捕獲または吸収される。外因性ゲッタリング
・プロセスでは、多結晶シリコン層のようなゲッタリン
グ・シンクが、基板の背面上に形成される。半導体基板
は、不純物の基板内における拡散を促進するために加熱
される。不純物が拡散すると、これらは、背面上に形成
されたゲッタリング・シンクによって捕獲または吸収さ
れる。したがって、真性または外因性プロセスのいずれ
の後でも、基板の前側付近の不純物濃度が上昇する。
欠陥や酸素沈殿物のような、ゲッタリング・シンク(get
tering sink)が、半導体基板において、基板の前側から
ある距離のところに形成される。この距離は、基板内に
製造される半導体素子の深さよりも大きい。基板は、不
純物の基板内における拡散を促進するために加熱され
る。不純物が拡散すると、これらはゲッタリング・シン
クによって捕獲または吸収される。外因性ゲッタリング
・プロセスでは、多結晶シリコン層のようなゲッタリン
グ・シンクが、基板の背面上に形成される。半導体基板
は、不純物の基板内における拡散を促進するために加熱
される。不純物が拡散すると、これらは、背面上に形成
されたゲッタリング・シンクによって捕獲または吸収さ
れる。したがって、真性または外因性プロセスのいずれ
の後でも、基板の前側付近の不純物濃度が上昇する。
【０００４】しかしながら、ここに記載するゲッタリン
グ・プロセスは、絶縁物上半導体基板(semiconductor-o
n-insulator substrate)においてある種の不純物を減少
させるには効果がない。絶縁物上半導体基板上に製造さ
れる半導体素子は、典型的に、基板の前側から埋め込み
絶縁層まで達する。したがって、ゲッタリング・シンク
は、真性または外因性いずれの場合でも、埋め込み絶縁
層の下に形成され、これが基板内のある種の不純物にと
って拡散バリアとなる場合がある。基板の温度が摂氏約
１０００度（℃）に達する従来の製造プロセスでは、
鉄、クロム、モリブデン等のような不純物の拡散性は、
さほど高くないので、拡散バリアを克服することができ
ず、埋め込み絶縁層の下にあるゲッタリング・シンクに
到達しない。これらの不純物は半導体基板の活性領域に
残留し、その中に製造される半導体素子の性能に影響を
及ぼす可能性がある。
グ・プロセスは、絶縁物上半導体基板(semiconductor-o
n-insulator substrate)においてある種の不純物を減少
させるには効果がない。絶縁物上半導体基板上に製造さ
れる半導体素子は、典型的に、基板の前側から埋め込み
絶縁層まで達する。したがって、ゲッタリング・シンク
は、真性または外因性いずれの場合でも、埋め込み絶縁
層の下に形成され、これが基板内のある種の不純物にと
って拡散バリアとなる場合がある。基板の温度が摂氏約
１０００度（℃）に達する従来の製造プロセスでは、
鉄、クロム、モリブデン等のような不純物の拡散性は、
さほど高くないので、拡散バリアを克服することができ
ず、埋め込み絶縁層の下にあるゲッタリング・シンクに
到達しない。これらの不純物は半導体基板の活性領域に
残留し、その中に製造される半導体素子の性能に影響を
及ぼす可能性がある。
【０００５】
【発明が解決しようとする課題】したがって、絶縁物上
半導体素子を製造する方法を有することができれば、有
利であろう。また、かかる方法は、半導体素子が形成さ
れる絶縁物上半導体基板内の領域から不純物を効果的に
除去することが望ましい。更に、かかる方法は、絶縁ゲ
ート半導体素子のゲート酸化物の結着性(integrity) を
増強することが望ましい。
半導体素子を製造する方法を有することができれば、有
利であろう。また、かかる方法は、半導体素子が形成さ
れる絶縁物上半導体基板内の領域から不純物を効果的に
除去することが望ましい。更に、かかる方法は、絶縁ゲ
ート半導体素子のゲート酸化物の結着性(integrity) を
増強することが望ましい。
【０００６】
【課題を解決するための手段】一般的に、本発明は、半
導体基板において不純物のゲッタリングを横方向から行
う方法を提供する。横方向ゲッタリング・プロセスは、
例えば、絶縁ゲート電界効果トランジスタ，絶縁ゲート
バイポーラ・トランジスタ，バイポーラ・トランジス
タ，コンデンサ，抵抗などのような半導体素子を製造す
る製造プロセスの一部である。尚、本発明の横方向ゲッ
タリング・プロセスは、バルク半導体および絶縁物上半
導体素子双方の製造における不純物のゲッタリングに適
用可能であるが、特に、絶縁物上半導体素子の製造にお
いて有効である。本発明にしたがって絶縁物上半導体素
子を製造する際、絶縁物上半導体素子が形成される半導
体層内に、局在ゲッタリング・シンクが形成される。半
導体層内の不純物は、ゲッタリング・シンクに到達する
ために、絶縁物上半導体基板内の埋め込み絶縁層を通っ
て拡散する必要はない。したがって、ゲッタリング・プ
ロセスは、絶縁物上半導体素子が形成される領域におい
て、効果的に不純物のゲッタリングを行う。本発明にし
たがって絶縁ゲート半導体素子を製造する場合、横方向
ゲッタリング・プロセスは、ゲート誘電体層の形成に先
だって行われる。このため、従来技術のプロセスと比較
して、ゲート誘電体層の結着性が増強されることにな
る。
導体基板において不純物のゲッタリングを横方向から行
う方法を提供する。横方向ゲッタリング・プロセスは、
例えば、絶縁ゲート電界効果トランジスタ，絶縁ゲート
バイポーラ・トランジスタ，バイポーラ・トランジス
タ，コンデンサ，抵抗などのような半導体素子を製造す
る製造プロセスの一部である。尚、本発明の横方向ゲッ
タリング・プロセスは、バルク半導体および絶縁物上半
導体素子双方の製造における不純物のゲッタリングに適
用可能であるが、特に、絶縁物上半導体素子の製造にお
いて有効である。本発明にしたがって絶縁物上半導体素
子を製造する際、絶縁物上半導体素子が形成される半導
体層内に、局在ゲッタリング・シンクが形成される。半
導体層内の不純物は、ゲッタリング・シンクに到達する
ために、絶縁物上半導体基板内の埋め込み絶縁層を通っ
て拡散する必要はない。したがって、ゲッタリング・プ
ロセスは、絶縁物上半導体素子が形成される領域におい
て、効果的に不純物のゲッタリングを行う。本発明にし
たがって絶縁ゲート半導体素子を製造する場合、横方向
ゲッタリング・プロセスは、ゲート誘電体層の形成に先
だって行われる。このため、従来技術のプロセスと比較
して、ゲート誘電体層の結着性が増強されることにな
る。
【０００７】
【発明の実施の形態】これより、図面を参照しながら、
本発明の実施例について説明する。尚、図面において、
同一素子を表わす際同一参照番号を用いることとする。
本発明の実施例について説明する。尚、図面において、
同一素子を表わす際同一参照番号を用いることとする。
【０００８】図１は、本発明にしたがって半導体素子を
製造する際に用いられるような、半導体基板１０の一部
の拡大断面図である。一例として、半導体基板１０は、
絶縁物上シリコン（ＳＯＩ:silicon-on-insulator ）基
板とする。ＳＯＩ基板１０は、基板層１２を含み、その
上に絶縁層１４が形成されている。絶縁層１４は表面１
５を有する。シリコン層１６が、絶縁層１４上に形成さ
れている。このために、表面１５のことを、シリコン層
１６および絶縁層１４間の界面とも呼ぶ。シリコン層１
６は、表面１５に対向する主面１８を有する。一例とし
て、絶縁層１４は二酸化シリコン層であり、埋め込み酸
化物層とも呼ぶ。ＳＯＩ基板１０は、例えば、酸素打ち
込み(oxygen implantation) または直接ウエハ接合およ
び切削(thinning)のような、当技術では既知の従来から
のプロセスのいずれかを用いて形成可能である。
製造する際に用いられるような、半導体基板１０の一部
の拡大断面図である。一例として、半導体基板１０は、
絶縁物上シリコン（ＳＯＩ:silicon-on-insulator ）基
板とする。ＳＯＩ基板１０は、基板層１２を含み、その
上に絶縁層１４が形成されている。絶縁層１４は表面１
５を有する。シリコン層１６が、絶縁層１４上に形成さ
れている。このために、表面１５のことを、シリコン層
１６および絶縁層１４間の界面とも呼ぶ。シリコン層１
６は、表面１５に対向する主面１８を有する。一例とし
て、絶縁層１４は二酸化シリコン層であり、埋め込み酸
化物層とも呼ぶ。ＳＯＩ基板１０は、例えば、酸素打ち
込み(oxygen implantation) または直接ウエハ接合およ
び切削(thinning)のような、当技術では既知の従来から
のプロセスのいずれかを用いて形成可能である。
【０００９】図２は、本発明の第１実施例による、横方
向ゲッタリング・プロセスの初期段階における半導体構
造２０の拡大断面図である。構造２０は、図１のＳＯＩ
基板１０を用いて製造する。
向ゲッタリング・プロセスの初期段階における半導体構
造２０の拡大断面図である。構造２０は、図１のＳＯＩ
基板１０を用いて製造する。
【００１０】シリコン層１６の主面１８上に誘電体層２
２を形成する。一例として、誘電体層２２は、酸化物の
層であり、犠牲誘電体層または犠牲酸化物層とも呼ぶ。
半導体層上に誘電体層を形成する技法は、当技術では既
知である。例えば、フォトレジスト層のようなマスキン
グ層２４を、犠牲誘電体層２２上に形成する。マスキン
グ層２４にパターニングを行って開口２５を形成するこ
とにより、犠牲誘電体層２２の部分を露出させる。一例
として、マスキング層２４をパターニングするには、当
業者には既知のフォトリソグラフィ技法を用いる。マス
キング層２４は、シリコン層１６内の部分２６を覆う
が、シリコン層１６内の部分２７，２８を覆わない。後
続のプロセス工程では、ゲッタリング・シンクは部分２
７，２８内に形成し、部分２６内の不純物が、部分２
７，２８内のゲッタリング・シンクにゲッタリングされ
る。図２に示すように、部分２６，２７，２８は、シリ
コン層１６の主面１８に隣接する。更に、部分２６は、
主面１８に平行な方向に、部分２７，２８から横方向に
ずれている。
２を形成する。一例として、誘電体層２２は、酸化物の
層であり、犠牲誘電体層または犠牲酸化物層とも呼ぶ。
半導体層上に誘電体層を形成する技法は、当技術では既
知である。例えば、フォトレジスト層のようなマスキン
グ層２４を、犠牲誘電体層２２上に形成する。マスキン
グ層２４にパターニングを行って開口２５を形成するこ
とにより、犠牲誘電体層２２の部分を露出させる。一例
として、マスキング層２４をパターニングするには、当
業者には既知のフォトリソグラフィ技法を用いる。マス
キング層２４は、シリコン層１６内の部分２６を覆う
が、シリコン層１６内の部分２７，２８を覆わない。後
続のプロセス工程では、ゲッタリング・シンクは部分２
７，２８内に形成し、部分２６内の不純物が、部分２
７，２８内のゲッタリング・シンクにゲッタリングされ
る。図２に示すように、部分２６，２７，２８は、シリ
コン層１６の主面１８に隣接する。更に、部分２６は、
主面１８に平行な方向に、部分２７，２８から横方向に
ずれている。
【００１１】犠牲誘電体層２２は、後続のイオン打ち込
みプロセスの間、シリコン層１６の主面１８を保護する
役割を果たす。尚、犠牲誘電体層２２の形成は、本発明
ではオプションであることは理解されよう。別の実施例
では、マスキング層２４を、シリコン層１６の主面１８
上に直接形成する。
みプロセスの間、シリコン層１６の主面１８を保護する
役割を果たす。尚、犠牲誘電体層２２の形成は、本発明
ではオプションであることは理解されよう。別の実施例
では、マスキング層２４を、シリコン層１６の主面１８
上に直接形成する。
【００１２】マスキング層２４の開口２５および犠牲誘
電体層２２を通じて、シリコン層１６の部分２７，２８
内にシリコン・イオンを選択的に打ち込む。打ち込まれ
たイオンはシリコン層１６の部分２７，２８に大きな損
傷を与え、即ち、非結晶化(amorphize) させる。シリコ
ン・イオン打ち込みの投与量およびエネルギを調節し、
イオン打ち込み特性を制御する。好ましくは、イオン打
ち込み特性のピークがシリコン層１６内に現われ、打ち
込まれたイオンが、主面１８から界面１５まで延在する
部分２７，２８に大きな損傷を与える、即ち、ほぼ非結
晶化させるのに十分とする。例えば、シリコン層１６の
厚さが約１００ナノメートル（ｎｍ）であり、犠牲誘電
体層２２の厚さが約１５０ｎｍである場合、シリコン・
イオン打ち込みは、１平方センチメートル当たり約５ｘ
１０14（イオン／ｃｍ2 ）ないし約２ｘ１０16イオン／
ｃｍ2 の範囲の投与量、および約１００キロ電子ボルト
（ｋｅＶ）ないし約１７０ｋｅＶの範囲のエネルギを有
することが好ましい。
電体層２２を通じて、シリコン層１６の部分２７，２８
内にシリコン・イオンを選択的に打ち込む。打ち込まれ
たイオンはシリコン層１６の部分２７，２８に大きな損
傷を与え、即ち、非結晶化(amorphize) させる。シリコ
ン・イオン打ち込みの投与量およびエネルギを調節し、
イオン打ち込み特性を制御する。好ましくは、イオン打
ち込み特性のピークがシリコン層１６内に現われ、打ち
込まれたイオンが、主面１８から界面１５まで延在する
部分２７，２８に大きな損傷を与える、即ち、ほぼ非結
晶化させるのに十分とする。例えば、シリコン層１６の
厚さが約１００ナノメートル（ｎｍ）であり、犠牲誘電
体層２２の厚さが約１５０ｎｍである場合、シリコン・
イオン打ち込みは、１平方センチメートル当たり約５ｘ
１０14（イオン／ｃｍ2 ）ないし約２ｘ１０16イオン／
ｃｍ2 の範囲の投与量、および約１００キロ電子ボルト
（ｋｅＶ）ないし約１７０ｋｅＶの範囲のエネルギを有
することが好ましい。
【００１３】尚、このイオン打ち込みプロセスに用いる
イオンは、シリコン・イオンに限定される訳ではないこ
とは理解されよう。例えば、このイオン打ち込みに適し
た他のイオンには、ゲルマニウム，炭素，錫，鉛，窒
素，フッ素，水素，ヘリウム，ネオン，アルゴン，クリ
プトン，キセノン等から選択した化学元素のイオンが含
まれる。本発明によれば、打ち込まれるイオンは、シリ
コン層１６の電気的特性に重大な影響を与えないことが
好ましい。
イオンは、シリコン・イオンに限定される訳ではないこ
とは理解されよう。例えば、このイオン打ち込みに適し
た他のイオンには、ゲルマニウム，炭素，錫，鉛，窒
素，フッ素，水素，ヘリウム，ネオン，アルゴン，クリ
プトン，キセノン等から選択した化学元素のイオンが含
まれる。本発明によれば、打ち込まれるイオンは、シリ
コン層１６の電気的特性に重大な影響を与えないことが
好ましい。
【００１４】次に図３を参照する。当技術では既知の技
法を用いて、マスキング層２４および犠牲誘電体層２２
（図２に示した）を除去する。例えば、アニーリング・
プロセスにおける加熱炉のような、高温環境に半導体構
造２０を配置する。高温では、部分２７，２８において
再結晶化が生じる。再結晶化の速度は、半導体構造２０
の温度によって異なる。一例として、半導体構造２０の
温度は、アニーリング・プロセスの間、摂氏約５００度
（℃）ないし約１０００℃の間の温度に維持される。再
結晶化即ち結晶再成長プロセスは、部分２６および部分
２７，２８間の境界から始まる。打ち込まれたイオン
が、部分２７，２８内でそれぞれ結晶欠陥領域３１，３
２を形成するシリコン原子を変位させる。結晶欠陥領域
３１，３２は、シリコン層１６内においてゲッタリング
・シンクとして機能する。
法を用いて、マスキング層２４および犠牲誘電体層２２
（図２に示した）を除去する。例えば、アニーリング・
プロセスにおける加熱炉のような、高温環境に半導体構
造２０を配置する。高温では、部分２７，２８において
再結晶化が生じる。再結晶化の速度は、半導体構造２０
の温度によって異なる。一例として、半導体構造２０の
温度は、アニーリング・プロセスの間、摂氏約５００度
（℃）ないし約１０００℃の間の温度に維持される。再
結晶化即ち結晶再成長プロセスは、部分２６および部分
２７，２８間の境界から始まる。打ち込まれたイオン
が、部分２７，２８内でそれぞれ結晶欠陥領域３１，３
２を形成するシリコン原子を変位させる。結晶欠陥領域
３１，３２は、シリコン層１６内においてゲッタリング
・シンクとして機能する。
【００１５】ゲッタリング・シンク３１，３２の形成
は、部分２７，２８の中にイオンを打ち込み、部分２
７，２８内のシリコンを再結晶化するプロセスには限定
されないことは理解されよう。ゲッタリング・シンク３
１，３２の形成は、シリコン層１６内に局在的な欠陥即
ち局在的な非単結晶領域を作成するいずれかのプロセス
によって行うことができる。例えば、ゲッタリング・シ
ンク３１，３２は、スパッタリング・プロセスによって
形成してもよい。
は、部分２７，２８の中にイオンを打ち込み、部分２
７，２８内のシリコンを再結晶化するプロセスには限定
されないことは理解されよう。ゲッタリング・シンク３
１，３２の形成は、シリコン層１６内に局在的な欠陥即
ち局在的な非単結晶領域を作成するいずれかのプロセス
によって行うことができる。例えば、ゲッタリング・シ
ンク３１，３２は、スパッタリング・プロセスによって
形成してもよい。
【００１６】また、高温は、シリコン層１６内の不純物
の拡散性も高める。言い換えれば、高温がシリコン層１
６内の不純物の拡散を促進する。図３は、不純物原子３
７，３８を、シリコン層１６内の２つの代表的な不純物
原子として示す。不純物原子３７，３８は、シリコン層
１６内に存在し得るあらゆるタイプの不純物原子を代表
し、銅，ニッケル，鉄，クロム，モリブデン等の不純物
原子を含むことができる。拡散プロセスにおいて、部分
２６内の不純物は部分２７，２８内に拡散し、そこでゲ
ッタリング・シンク３１，３２によってこれら不純物は
捕獲または吸収される。したがって、不純物拡散プロセ
スは、シリコン層１６の部分２６内の不純物濃度を低下
させる。不純物原子３７，３８のような不純物原子は、
シリコン層１６の主面１８に平行なほぼ横方向に拡散す
るので、このゲッタリング・プロセスのことを、横方向
ゲッタリング・プロセスと呼ぶ。当業者にはわかるであ
ろうが、不純物原子の大部分がほぼ横方向に拡散する
が、多少傾いた方向に拡散する不純物原子もなくはな
い。例えば、主面１８に近い部分２６の一部から、界面
１５に近いゲッタリング・シンク３１の一部に、傾いた
方向に不純物原子が拡散する可能性がある。
の拡散性も高める。言い換えれば、高温がシリコン層１
６内の不純物の拡散を促進する。図３は、不純物原子３
７，３８を、シリコン層１６内の２つの代表的な不純物
原子として示す。不純物原子３７，３８は、シリコン層
１６内に存在し得るあらゆるタイプの不純物原子を代表
し、銅，ニッケル，鉄，クロム，モリブデン等の不純物
原子を含むことができる。拡散プロセスにおいて、部分
２６内の不純物は部分２７，２８内に拡散し、そこでゲ
ッタリング・シンク３１，３２によってこれら不純物は
捕獲または吸収される。したがって、不純物拡散プロセ
スは、シリコン層１６の部分２６内の不純物濃度を低下
させる。不純物原子３７，３８のような不純物原子は、
シリコン層１６の主面１８に平行なほぼ横方向に拡散す
るので、このゲッタリング・プロセスのことを、横方向
ゲッタリング・プロセスと呼ぶ。当業者にはわかるであ
ろうが、不純物原子の大部分がほぼ横方向に拡散する
が、多少傾いた方向に拡散する不純物原子もなくはな
い。例えば、主面１８に近い部分２６の一部から、界面
１５に近いゲッタリング・シンク３１の一部に、傾いた
方向に不純物原子が拡散する可能性がある。
【００１７】好ましくは、横方向ゲッタリング・プロセ
スは、シリコン層１６の部分２６における不純物濃度が
十分低くなり、部分２６内に形成される素子の性能に重
大な影響を与えなくなるまで継続する。言い換えれば、
横方向ゲッタリング・プロセスは、シリコン層１６の部
分２６から不純物がほぼなくなるまで継続することが好
ましい。温度が上昇するに連れて、不純物原子の拡散性
は高くなり、したがって、ゲッタリング・プロセスに必
要な時間は短縮する。例えば、構造２０を用いて、約５
マイクロメートル（μｍ）の寸法を有する半導体素子を
製造し、アニーリング温度を約９００℃とする場合、ゲ
ッタリング・プロセスは、約１時間続けることが好まし
い。
スは、シリコン層１６の部分２６における不純物濃度が
十分低くなり、部分２６内に形成される素子の性能に重
大な影響を与えなくなるまで継続する。言い換えれば、
横方向ゲッタリング・プロセスは、シリコン層１６の部
分２６から不純物がほぼなくなるまで継続することが好
ましい。温度が上昇するに連れて、不純物原子の拡散性
は高くなり、したがって、ゲッタリング・プロセスに必
要な時間は短縮する。例えば、構造２０を用いて、約５
マイクロメートル（μｍ）の寸法を有する半導体素子を
製造し、アニーリング温度を約９００℃とする場合、ゲ
ッタリング・プロセスは、約１時間続けることが好まし
い。
【００１８】マスキング層２４を除去する工程，犠牲誘
電体層２２を除去する工程，ゲッタリング・シンク３
１，３２を形成する工程，および不純物をゲッタリング
・シンク３１，３２にゲッタリングする工程は、図３を
参照して先に説明した順序と同一で行うことには限定さ
れないことは理解されよう。本発明の別の実施例では、
犠牲誘電体層２２を除去する工程は、結晶欠陥領域３
１，３２を形成する工程の後、または不純物ゲッタリン
グ工程の後に行う。また、マスキング層２４を除去する
工程，犠牲誘電体層２２を除去する工程，ゲッタリング
・シンク３１，３２を形成する工程，および不純物をゲ
ッタリング・シンク３１，３２にゲッタリングする工程
は、互いに連続して行うことにも限定されないことは理
解されよう。例えば、マスキング層２４を除去する工程
の後で、犠牲誘電体層２２を除去する工程の前に、チャ
ネル・ドーパント打ち込み工程を行ってもよい。
電体層２２を除去する工程，ゲッタリング・シンク３
１，３２を形成する工程，および不純物をゲッタリング
・シンク３１，３２にゲッタリングする工程は、図３を
参照して先に説明した順序と同一で行うことには限定さ
れないことは理解されよう。本発明の別の実施例では、
犠牲誘電体層２２を除去する工程は、結晶欠陥領域３
１，３２を形成する工程の後、または不純物ゲッタリン
グ工程の後に行う。また、マスキング層２４を除去する
工程，犠牲誘電体層２２を除去する工程，ゲッタリング
・シンク３１，３２を形成する工程，および不純物をゲ
ッタリング・シンク３１，３２にゲッタリングする工程
は、互いに連続して行うことにも限定されないことは理
解されよう。例えば、マスキング層２４を除去する工程
の後で、犠牲誘電体層２２を除去する工程の前に、チャ
ネル・ドーパント打ち込み工程を行ってもよい。
【００１９】図４は、図３の半導体構造２０を用いて製
造された半導体素子４０の拡大断面図である。一例とし
て、半導体素子４０は、ＳＯＩ基板１０上に形成され
た、ｎ−チャネル絶縁ゲート電界効果トランジスタ（Ｆ
ＥＴ）である。
造された半導体素子４０の拡大断面図である。一例とし
て、半導体素子４０は、ＳＯＩ基板１０上に形成され
た、ｎ−チャネル絶縁ゲート電界効果トランジスタ（Ｆ
ＥＴ）である。
【００２０】ＦＥＴ４０を形成するために、ｐ−型導電
性のドーパント、例えば、硼素を、シリコン層１６の部
分２６に打ち込む。打ち込まれる硼素イオンのエネルギ
および投与量は、部分２６内のシリコン物質が、例え
ば、約１ｘ１０15原子／立法センチメートル（原子／ｃ
ｍ3 ）から約６ｘ１０18原子／ｃｍ3 の範囲のドーパン
ト濃度を有するように調節する。シリコン層１６の主面
１８の一部の上に誘電体層４２を形成する。例えば、ｎ
−型導電性の多結晶シリコン層４４のような導体層を、
誘電体層４２上に形成する。誘電体層４２および多結晶
シリコン層４４は、ＦＥＴ４０のゲート構造４５を形成
する。一例として、誘電体層４２は、酸化物層であり、
ゲート誘電体層またはゲート酸化物層とも呼ぶ。ゲート
構造４５は、多結晶シリコン層４４および誘電体層４２
によって形成されることに限定される訳ではないことは
理解されよう。例えば、本発明の別の実施例では、ゲー
ト構造４５は、ゲート誘電体層４２上に形成された金属
層を含む。例えば、酸化物スペーサ４７，４８のような
絶縁構造を、ゲート構造４５に隣接して形成する。例え
ば、砒素のようなｎ型導電性のドーパントを、酸化物ス
ペーサ４７，４８に隣接するシリコン層１６内に打ち込
み、それぞれ、ＦＥＴ４０のソース領域５３およびドレ
イン領域５４を形成する。打ち込まれた砒素イオンのエ
ネルギおよび投与量は、ソース領域５３およびドレイン
領域５４内のシリコン物質が、例えば、約１ｘ１０18原
子／ｃｍ3 から約１ｘ１０21原子／ｃｍ3 の範囲のドー
パント濃度を有するように調節する。ゲート構造４５の
下にある領域は、ＦＥＴ４０のチャネル領域５５として
機能する。更に、ＦＥＴ４０は、ソース領域５３に電気
的に結合されるソース電極６３，ドレイン領域５４に電
気的に結合されるドレイン電極６４，およびゲート構造
４５の多結晶シリコン層４４に電気的に結合されるゲー
ト電極６５も含む。一例として、ソース電極６３，ドレ
イン電極６４，およびゲート電極６５は、シリサイド構
造である。
性のドーパント、例えば、硼素を、シリコン層１６の部
分２６に打ち込む。打ち込まれる硼素イオンのエネルギ
および投与量は、部分２６内のシリコン物質が、例え
ば、約１ｘ１０15原子／立法センチメートル（原子／ｃ
ｍ3 ）から約６ｘ１０18原子／ｃｍ3 の範囲のドーパン
ト濃度を有するように調節する。シリコン層１６の主面
１８の一部の上に誘電体層４２を形成する。例えば、ｎ
−型導電性の多結晶シリコン層４４のような導体層を、
誘電体層４２上に形成する。誘電体層４２および多結晶
シリコン層４４は、ＦＥＴ４０のゲート構造４５を形成
する。一例として、誘電体層４２は、酸化物層であり、
ゲート誘電体層またはゲート酸化物層とも呼ぶ。ゲート
構造４５は、多結晶シリコン層４４および誘電体層４２
によって形成されることに限定される訳ではないことは
理解されよう。例えば、本発明の別の実施例では、ゲー
ト構造４５は、ゲート誘電体層４２上に形成された金属
層を含む。例えば、酸化物スペーサ４７，４８のような
絶縁構造を、ゲート構造４５に隣接して形成する。例え
ば、砒素のようなｎ型導電性のドーパントを、酸化物ス
ペーサ４７，４８に隣接するシリコン層１６内に打ち込
み、それぞれ、ＦＥＴ４０のソース領域５３およびドレ
イン領域５４を形成する。打ち込まれた砒素イオンのエ
ネルギおよび投与量は、ソース領域５３およびドレイン
領域５４内のシリコン物質が、例えば、約１ｘ１０18原
子／ｃｍ3 から約１ｘ１０21原子／ｃｍ3 の範囲のドー
パント濃度を有するように調節する。ゲート構造４５の
下にある領域は、ＦＥＴ４０のチャネル領域５５として
機能する。更に、ＦＥＴ４０は、ソース領域５３に電気
的に結合されるソース電極６３，ドレイン領域５４に電
気的に結合されるドレイン電極６４，およびゲート構造
４５の多結晶シリコン層４４に電気的に結合されるゲー
ト電極６５も含む。一例として、ソース電極６３，ドレ
イン電極６４，およびゲート電極６５は、シリサイド構
造である。
【００２１】図４は、ソース領域５３が部分的に部分２
６内にあり、部分的に部分２７内にあることを示す。ま
た、図４は、ドレイン領域５４が、部分的に部分２６内
にあり、部分的に部分２８内にあることも示す。これら
は、本発明の限定を意図するものではない。本発明によ
れば、ＦＥＴ４０のチャネル領域５５は、シリコン層１
６の部分２６内に位置することが好ましい。更に、ソー
ス領域５３およびチャネル領域５５間の境界、ならびに
ドレイン領域５４およびチャネル領域５５間の境界は、
部分２６内にあることが好ましい。したがって、ＦＥＴ
４０のチャネル領域５５には、先に図２および図３を参
照して説明したゲッタリング・プロセスの後は、ほぼ不
純物がない。このために、ソース領域５３は、少なくと
も部分的に部分２６内にあることが好ましく、ドレイン
領域５４は、少なくとも部分的に部分２６内にあること
が好ましい。
６内にあり、部分的に部分２７内にあることを示す。ま
た、図４は、ドレイン領域５４が、部分的に部分２６内
にあり、部分的に部分２８内にあることも示す。これら
は、本発明の限定を意図するものではない。本発明によ
れば、ＦＥＴ４０のチャネル領域５５は、シリコン層１
６の部分２６内に位置することが好ましい。更に、ソー
ス領域５３およびチャネル領域５５間の境界、ならびに
ドレイン領域５４およびチャネル領域５５間の境界は、
部分２６内にあることが好ましい。したがって、ＦＥＴ
４０のチャネル領域５５には、先に図２および図３を参
照して説明したゲッタリング・プロセスの後は、ほぼ不
純物がない。このために、ソース領域５３は、少なくと
も部分的に部分２６内にあることが好ましく、ドレイン
領域５４は、少なくとも部分的に部分２６内にあること
が好ましい。
【００２２】本発明によれば、ＦＥＴ４０のゲート誘電
体層４２は、シリコン層１６の部分２６における不純物
濃度を低下させる横方向ゲッタリング・プロセスの後に
形成する。この本発明固有の特徴により、ゲート誘電体
層４２が形成されると、シリコン層１６の部分２６には
ほぼ不純物がなくなることが保証される。したがって、
ゲート誘電体層４２の結着性は、従来技術のプロセスと
比較すると、効果的に増強されることになる。尚、図２
および図３を参照しながら説明した横方向ゲッタリング
・プロセスにおけるアニーリング・プロセス、およびゲ
ート誘電体層４２を形成するプロセスは、１つの結合プ
ロセス工程において実行してもよいことは理解されよ
う。かかる結合プロセス工程では、加熱炉のような高温
環境内に構造２０を配置する。再結晶，不純物拡散およ
びゲッタリングは、高温で行われる。好ましくはゲッタ
リング・プロセスによって部分２６内の不純物濃度が十
分に低下する時間間隔の後、加熱炉に酸素を供給し、ゲ
ート誘電体層４２を成長させる。
体層４２は、シリコン層１６の部分２６における不純物
濃度を低下させる横方向ゲッタリング・プロセスの後に
形成する。この本発明固有の特徴により、ゲート誘電体
層４２が形成されると、シリコン層１６の部分２６には
ほぼ不純物がなくなることが保証される。したがって、
ゲート誘電体層４２の結着性は、従来技術のプロセスと
比較すると、効果的に増強されることになる。尚、図２
および図３を参照しながら説明した横方向ゲッタリング
・プロセスにおけるアニーリング・プロセス、およびゲ
ート誘電体層４２を形成するプロセスは、１つの結合プ
ロセス工程において実行してもよいことは理解されよ
う。かかる結合プロセス工程では、加熱炉のような高温
環境内に構造２０を配置する。再結晶，不純物拡散およ
びゲッタリングは、高温で行われる。好ましくはゲッタ
リング・プロセスによって部分２６内の不純物濃度が十
分に低下する時間間隔の後、加熱炉に酸素を供給し、ゲ
ート誘電体層４２を成長させる。
【００２３】ここではｎ−チャネル絶縁ゲートＦＥＴを
形成するプロセスについて説明しているが、これは本発
明の限定を意図するものではない。本発明は、ｐ−チャ
ネル絶縁ゲートＦＥＴ，絶縁ゲート・バイポーラ・トラ
ンジスタ，バイポーラ・トランジスタ，コンデンサ，抵
抗等を製造する際にも適用可能である。ＦＥＴを製造す
る場合、ＦＥＴのチャネル領域，ソース−チャネル接合
部，およびチャネル−ドレイン接合部は、横方向ゲッタ
リング・プロセスの後にほぼ不純物がなくなった領域内
に形成することが好ましい。バイポーラ・トランジスタ
を製造する場合は、バイポーラ・トランジスタのベース
領域，低濃度にドープされたコレクタ領域，エミッタ−
ベース接合部，およびベース−コレクタ接合部は、横方
向ゲッタリング・プロセスの後にほぼ不純物がなくなっ
た領域に形成することが好ましい。絶縁ゲート半導体素
子を形成する場合は、ゲッタリング・プロセスは、ゲー
ト誘電体層の形成以前に行うことが好ましい。
形成するプロセスについて説明しているが、これは本発
明の限定を意図するものではない。本発明は、ｐ−チャ
ネル絶縁ゲートＦＥＴ，絶縁ゲート・バイポーラ・トラ
ンジスタ，バイポーラ・トランジスタ，コンデンサ，抵
抗等を製造する際にも適用可能である。ＦＥＴを製造す
る場合、ＦＥＴのチャネル領域，ソース−チャネル接合
部，およびチャネル−ドレイン接合部は、横方向ゲッタ
リング・プロセスの後にほぼ不純物がなくなった領域内
に形成することが好ましい。バイポーラ・トランジスタ
を製造する場合は、バイポーラ・トランジスタのベース
領域，低濃度にドープされたコレクタ領域，エミッタ−
ベース接合部，およびベース−コレクタ接合部は、横方
向ゲッタリング・プロセスの後にほぼ不純物がなくなっ
た領域に形成することが好ましい。絶縁ゲート半導体素
子を形成する場合は、ゲッタリング・プロセスは、ゲー
ト誘電体層の形成以前に行うことが好ましい。
【００２４】図５は、本発明の第２実施例による横方向
ゲッタリング・プロセスの初期段階における、半導体構
造７０の拡大断面図である。構造７０も、図１のＳＯＩ
構造１０を用いて製造する。
ゲッタリング・プロセスの初期段階における、半導体構
造７０の拡大断面図である。構造７０も、図１のＳＯＩ
構造１０を用いて製造する。
【００２５】シリコン層１６の主面１８上に、誘電体層
７２を形成する。一例として、誘電体層７２は、酸化物
層であり、パッド酸化物層とも呼ぶ。半導体層上に誘電
体層を形成する技法は、当技術では既知である。パッド
酸化物層７２上に、窒化物層７３を形成する。例えば、
フォトレジスト層のようなマスキング層７４を、窒化物
層７３上に形成する。マスキング層７４にパターニング
を行い、窒化物層７３の部分を露出させる。一例とし
て、マスキング層７４のパターニングには、当業者には
既知のフォトリソグラフィ技法を用いる。マスキング層
７４は、シリコン層１６の部分７６を覆うが、シリコン
層１６の部分７７，７８を覆わない。後続のプロセス工
程において、ゲッタリング・シンクが部分７７，７８に
形成され、部分７６内の不純物は、部分７７，７８内の
ゲッタリング・シンクにゲッタリングされる。図５に示
すように、部分７６は、主面１８に平行な方向に、部分
７７，７８から横方向にずれている。
７２を形成する。一例として、誘電体層７２は、酸化物
層であり、パッド酸化物層とも呼ぶ。半導体層上に誘電
体層を形成する技法は、当技術では既知である。パッド
酸化物層７２上に、窒化物層７３を形成する。例えば、
フォトレジスト層のようなマスキング層７４を、窒化物
層７３上に形成する。マスキング層７４にパターニング
を行い、窒化物層７３の部分を露出させる。一例とし
て、マスキング層７４のパターニングには、当業者には
既知のフォトリソグラフィ技法を用いる。マスキング層
７４は、シリコン層１６の部分７６を覆うが、シリコン
層１６の部分７７，７８を覆わない。後続のプロセス工
程において、ゲッタリング・シンクが部分７７，７８に
形成され、部分７６内の不純物は、部分７７，７８内の
ゲッタリング・シンクにゲッタリングされる。図５に示
すように、部分７６は、主面１８に平行な方向に、部分
７７，７８から横方向にずれている。
【００２６】パッド酸化物層７２は、窒化物層７３の形
成によって発生する、シリコン層１６の主面１８の応力
を減少させるよう機能する。本発明によれば、パッド酸
化物層７２の形成はオプションであることは理解されよ
う。他の実施例では、窒化物層７３は、シリコン層１６
の主面１８上に直接形成する。
成によって発生する、シリコン層１６の主面１８の応力
を減少させるよう機能する。本発明によれば、パッド酸
化物層７２の形成はオプションであることは理解されよ
う。他の実施例では、窒化物層７３は、シリコン層１６
の主面１８上に直接形成する。
【００２７】マスキング層７４によって保護されない窒
化物層７３の部分は、エッチング・プロセスにおいて除
去される。エッチング・プロセスは、窒化物よりも酸化
物に対して高いエッチングの選択性を有することが好ま
しい。一例として、窒化物層７３は、エッチャントとし
てフッ素含有ガスを用いる反応性イオン・エッチング・
プロセスにおいてエッチングを行う。
化物層７３の部分は、エッチング・プロセスにおいて除
去される。エッチング・プロセスは、窒化物よりも酸化
物に対して高いエッチングの選択性を有することが好ま
しい。一例として、窒化物層７３は、エッチャントとし
てフッ素含有ガスを用いる反応性イオン・エッチング・
プロセスにおいてエッチングを行う。
【００２８】シリコン・イオンは、マスキング層７４お
よび窒化物層７３に保護されていない、シリコン層１６
の部分７７，７８内に選択的に打ち込まれる。打ち込ま
れたイオンは、シリコン層１６の部分７７，７８に大き
な損傷を与える、即ち、非結晶化する。シリコン・イオ
ン打ち込みの投与量およびエネルギを調節することによ
り、イオン打ち込み特性を制御する。好ましくは、イオ
ン打ち込み特性のピークがシリコン層１６内にあり、打
ち込まれたイオンが、主面１８から界面１５まで延在す
る部分７７，７８に大きな損傷を与える、即ち、ほぼ非
結晶化するのに十分とする。図２を参照しながら説明し
たイオン打ち込みプロセスと同様、このイオン打ち込み
プロセスにおいて用いられるイオンも、シリコン・イオ
ンに限定される訳ではないことは理解されよう。
よび窒化物層７３に保護されていない、シリコン層１６
の部分７７，７８内に選択的に打ち込まれる。打ち込ま
れたイオンは、シリコン層１６の部分７７，７８に大き
な損傷を与える、即ち、非結晶化する。シリコン・イオ
ン打ち込みの投与量およびエネルギを調節することによ
り、イオン打ち込み特性を制御する。好ましくは、イオ
ン打ち込み特性のピークがシリコン層１６内にあり、打
ち込まれたイオンが、主面１８から界面１５まで延在す
る部分７７，７８に大きな損傷を与える、即ち、ほぼ非
結晶化するのに十分とする。図２を参照しながら説明し
たイオン打ち込みプロセスと同様、このイオン打ち込み
プロセスにおいて用いられるイオンも、シリコン・イオ
ンに限定される訳ではないことは理解されよう。
【００２９】次に図６を参照する。当技術では既知の技
法を用いて、マスキング層７４（図５に示した）を除去
する。半導体構造７０を高温環境内に配置し、部分７
７，７８にそれぞれゲッタリング・シンク８１，８２を
形成し、不純物のゲッタリングを行う。不純物原子８
７，８８は、図６では、シリコン層１６の部分７６にお
ける２つの代表的な不純物原子として示されている。ゲ
ッタリング・シンク８１，８２を形成するプロセス，お
よび部分７６において不純物のゲッタリングを行うプロ
セスは、図３を参照しながら説明したプロセスに類似し
たものである。
法を用いて、マスキング層７４（図５に示した）を除去
する。半導体構造７０を高温環境内に配置し、部分７
７，７８にそれぞれゲッタリング・シンク８１，８２を
形成し、不純物のゲッタリングを行う。不純物原子８
７，８８は、図６では、シリコン層１６の部分７６にお
ける２つの代表的な不純物原子として示されている。ゲ
ッタリング・シンク８１，８２を形成するプロセス，お
よび部分７６において不純物のゲッタリングを行うプロ
セスは、図３を参照しながら説明したプロセスに類似し
たものである。
【００３０】ゲッタリング・シンク８１，８２の形成
は、イオン打ち込みによるものに限定される訳ではない
ことは、理解されよう。ゲッタリング・シンク８１，８
２の形成は、シリコン層１６内に局在的な欠陥即ち局在
的な非単一結晶領域を形成するあらゆるプロセスによっ
て可能である。別の実施例では、部分７７，７８を部分
的に酸化させて積層不良(stacking faults) を形成し、
これをゲッタリング・シンクとして機能させる。更に他
の実施例では、スパッタリング・プロセスを用いて、部
分７７，７８内にゲッタリング・シンクを形成する。
は、イオン打ち込みによるものに限定される訳ではない
ことは、理解されよう。ゲッタリング・シンク８１，８
２の形成は、シリコン層１６内に局在的な欠陥即ち局在
的な非単一結晶領域を形成するあらゆるプロセスによっ
て可能である。別の実施例では、部分７７，７８を部分
的に酸化させて積層不良(stacking faults) を形成し、
これをゲッタリング・シンクとして機能させる。更に他
の実施例では、スパッタリング・プロセスを用いて、部
分７７，７８内にゲッタリング・シンクを形成する。
【００３１】次に図７を参照する。窒化物層７３（図６
に示した）によって保護されていないパッド酸化物層７
２の部分をエッチング・プロセスにおいて除去する。こ
のエッチング・プロセスは、酸化物よりも窒化物に対し
て高いエッチング選択性を有することが好ましい。一例
として、緩衝フッ化水素酸(buffered hydrofluoric aci
d)をエッチャントとして用いるウエット・エッチング・
プロセスにおいて、パッド酸化物層７２にエッチングを
行う。エッチング・プロセスによって、部分７７，７８
（図６に示した）を覆う主面１８の部分を露出させる。
窒化物層７３およびパッド酸化物層７２によって保護さ
れないシリコンを、エッチング・プロセスによって除去
する。このエッチング・プロセスは、シリコンに比較し
て、窒化物および酸化物に対して選択性が高いものであ
る。例えば、エッチャントとして塩素含有ガスを用いる
反応性イオン・エッチング・プロセスを行って、シリコ
ン層１６の部分７７，７８（図６に示した）におけるシ
リコンにエッチングを行う。このエッチング・プロセス
は、シリコン層１６の部分７７，７８（図６に示した）
があった領域に、溝９２を形成する。図７は基板１０の
一部を示すので、溝９２の部分のみが図７に示されてい
るにすぎない。
に示した）によって保護されていないパッド酸化物層７
２の部分をエッチング・プロセスにおいて除去する。こ
のエッチング・プロセスは、酸化物よりも窒化物に対し
て高いエッチング選択性を有することが好ましい。一例
として、緩衝フッ化水素酸(buffered hydrofluoric aci
d)をエッチャントとして用いるウエット・エッチング・
プロセスにおいて、パッド酸化物層７２にエッチングを
行う。エッチング・プロセスによって、部分７７，７８
（図６に示した）を覆う主面１８の部分を露出させる。
窒化物層７３およびパッド酸化物層７２によって保護さ
れないシリコンを、エッチング・プロセスによって除去
する。このエッチング・プロセスは、シリコンに比較し
て、窒化物および酸化物に対して選択性が高いものであ
る。例えば、エッチャントとして塩素含有ガスを用いる
反応性イオン・エッチング・プロセスを行って、シリコ
ン層１６の部分７７，７８（図６に示した）におけるシ
リコンにエッチングを行う。このエッチング・プロセス
は、シリコン層１６の部分７７，７８（図６に示した）
があった領域に、溝９２を形成する。図７は基板１０の
一部を示すので、溝９２の部分のみが図７に示されてい
るにすぎない。
【００３２】当技術では既知の堆積プロセスを用いて、
二酸化シリコンのような絶縁物質を、図７の構造７０上
に堆積する。堆積された酸化物（図示せず）は、溝９２
を満たし、窒化物層７３を覆う。この酸化物は、当技術
では既知の化学機械的研磨（ＣＭＰ:Chemical mechanic
al polishing）プロセスによって、窒化物層７３と同一
平面とする。平面化の後、窒化物層７３，パッド酸化物
層７２，および堆積された酸化物（図示せず）の一部
を、当技術では既知のエッチング・プロセスによって除
去する。このエッチング・プロセスの後に残留する堆積
酸化物は、図８に示すように、半導体構造７０のフィー
ルド酸化物領域９３，９４を形成する。フィールド酸化
物領域９３，９４は、部分７６を、シリコン層１６内の
他の部分（図示せず）から電気的に絶縁する。したがっ
て、フィールド酸化物領域９３，９４は、分離構造とし
て機能する。
二酸化シリコンのような絶縁物質を、図７の構造７０上
に堆積する。堆積された酸化物（図示せず）は、溝９２
を満たし、窒化物層７３を覆う。この酸化物は、当技術
では既知の化学機械的研磨（ＣＭＰ:Chemical mechanic
al polishing）プロセスによって、窒化物層７３と同一
平面とする。平面化の後、窒化物層７３，パッド酸化物
層７２，および堆積された酸化物（図示せず）の一部
を、当技術では既知のエッチング・プロセスによって除
去する。このエッチング・プロセスの後に残留する堆積
酸化物は、図８に示すように、半導体構造７０のフィー
ルド酸化物領域９３，９４を形成する。フィールド酸化
物領域９３，９４は、部分７６を、シリコン層１６内の
他の部分（図示せず）から電気的に絶縁する。したがっ
て、フィールド酸化物領域９３，９４は、分離構造とし
て機能する。
【００３３】次に、図８の半導体構造７０を用いて、シ
リコン層１６の部分７６内に半導体素子を製造する。構
造７０を用いて製造可能な半導体素子には、絶縁ゲート
電界効果トランジスタ，絶縁ゲート・バイポーラ・トラ
ンジスタ，バイポーラ・トランジスタ，コンデンサ，抵
抗等が含まれる。図６を参照しながら説明した横方向ゲ
ッタリング・プロセスは、部分７６における不純物濃度
を効果的に低下させるので、図８の構造７０を用いて製
造される素子は、ほぼ不純物がない領域に形成される。
したがって、素子の性能向上をもたらすことになる。よ
り具体的には、図８の構造７０内に絶縁ゲート半導体素
子を形成する場合、素子のゲート誘電体の結着性が、従
来技術のプロセスと比較すると増強される。
リコン層１６の部分７６内に半導体素子を製造する。構
造７０を用いて製造可能な半導体素子には、絶縁ゲート
電界効果トランジスタ，絶縁ゲート・バイポーラ・トラ
ンジスタ，バイポーラ・トランジスタ，コンデンサ，抵
抗等が含まれる。図６を参照しながら説明した横方向ゲ
ッタリング・プロセスは、部分７６における不純物濃度
を効果的に低下させるので、図８の構造７０を用いて製
造される素子は、ほぼ不純物がない領域に形成される。
したがって、素子の性能向上をもたらすことになる。よ
り具体的には、図８の構造７０内に絶縁ゲート半導体素
子を形成する場合、素子のゲート誘電体の結着性が、従
来技術のプロセスと比較すると増強される。
【００３４】以上の説明から、半導体素子の製造方法が
提供されたことが認められよう。この方法は横方向ゲッ
タリング・プロセスを含み、半導体素子を形成する半導
体基板内の領域から、効果的に不純物を除去する。本発
明の横方向ゲッタリング・プロセスは、絶縁物上半導体
基板における不純物のゲッタリングに特に有効である。
本発明にしたがって絶縁ゲート半導体素子を製造する場
合、ゲート誘電体層の形成以前に、横方向ゲッタリング
・プロセスを行う。こうすることにより、ゲート誘電体
層の結着性が効果的に増強される。
提供されたことが認められよう。この方法は横方向ゲッ
タリング・プロセスを含み、半導体素子を形成する半導
体基板内の領域から、効果的に不純物を除去する。本発
明の横方向ゲッタリング・プロセスは、絶縁物上半導体
基板における不純物のゲッタリングに特に有効である。
本発明にしたがって絶縁ゲート半導体素子を製造する場
合、ゲート誘電体層の形成以前に、横方向ゲッタリング
・プロセスを行う。こうすることにより、ゲート誘電体
層の結着性が効果的に増強される。
【００３５】以上、本発明の具体的な実施例について示
しかつ説明したが、これ以外の変更や改良も当業者には
想起されよう。したがって、本発明はここに示した特定
形態に限定される訳ではないことは理解され、本発明の
真の精神および範囲に該当するかかる本発明の変更は全
て、特許請求の範囲に含まれることを意図するものであ
る。例えば、絶縁物上シリコンは、サファイア上シリコ
ン基板等としてもよい。
しかつ説明したが、これ以外の変更や改良も当業者には
想起されよう。したがって、本発明はここに示した特定
形態に限定される訳ではないことは理解され、本発明の
真の精神および範囲に該当するかかる本発明の変更は全
て、特許請求の範囲に含まれることを意図するものであ
る。例えば、絶縁物上シリコンは、サファイア上シリコ
ン基板等としてもよい。
【図１】本発明にしたがって半導体半導体素子を製造す
るのに用いられるような、半導体基板の一部の拡大断面
図。
るのに用いられるような、半導体基板の一部の拡大断面
図。
【図２】本発明の第１実施例による、横方向ゲッタリン
グ・プロセスの種々の段階における半導体構造の拡大断
面図。
グ・プロセスの種々の段階における半導体構造の拡大断
面図。
【図３】本発明の第１実施例による、横方向ゲッタリン
グ・プロセスの種々の段階における半導体構造の拡大断
面図。
グ・プロセスの種々の段階における半導体構造の拡大断
面図。
【図４】図３の半導体構造を用いて製造した半導体素子
の拡大断面図。
の拡大断面図。
【図５】本発明の第２実施例による、横方向ゲッタリン
グ・プロセスの一段階における半導体構造の拡大断面
図。
グ・プロセスの一段階における半導体構造の拡大断面
図。
【図６】本発明の第２実施例による、横方向ゲッタリン
グ・プロセスの一段階における半導体構造の拡大断面
図。
グ・プロセスの一段階における半導体構造の拡大断面
図。
【図７】本発明の第２実施例による、横方向ゲッタリン
グ・プロセスの一段階における半導体構造の拡大断面
図。
グ・プロセスの一段階における半導体構造の拡大断面
図。
【図８】本発明の第２実施例による、横方向ゲッタリン
グ・プロセスの一段階における半導体構造の拡大断面
図。
グ・プロセスの一段階における半導体構造の拡大断面
図。
１０ 半導体基板 １２ 基板層 １４ 絶縁層 １５ 表面 １６ シリコン層 １８ 主面 ２０ 半導体構造 ２２ 誘電体層 ２４ マスキング層 ２５ 開口 ２６，２７，２８ シリコン層１６内の部分 ３１，３２ 結晶欠陥領域 ３７，３８ 不純物原子 ４０ 半導体素子 ４２ 誘電体層 ４４ 多結晶シリコン層 ４５ ゲート構造 ４７，４８ 酸化物スペーサ ５３ ソース領域 ５４ ドレイン領域 ５５ チャネル領域 ６３ ソース電極 ６４ ドレイン電極 ６５ ゲート電極 ７２ 誘電体層 ７３ 窒化物層 ７４ マスキング層 ７６，７７，７８ シリコン層１６の部分 ８１，８２ ゲッタリング・シンク ８７，８８ 不純物原子 ９２ 溝 ９３，９４ フィールド酸化物領域
フロントページの続き (72)発明者 シド・ロバート・ウィルソン アメリカ合衆国アリゾナ州フェニックス、 ノース・43ド・プレイス14215
Claims (5)
- 【請求項１】半導体素子（４０）の製造方法であって：
半導体基板（１０）を用意する段階；前記半導体基板
（１０）の第１部分（２７，２８）内にゲッタリング・
シンク（３１，３２）を形成する段階であって、前記半
導体基板（１０）の主面（１８）に隣接する前記第１部
分（２７，２８）に該ゲッタリング・シンク（３１，３
２）を形成する段階；前記半導体基板（１０）内におい
て、前記ゲッタリング・シンク（３１，３２）に不純物
を横方向にゲッタリングし、前記半導体基板（１０）の
第２部分（２６）内の不純物濃度を低下させる段階であ
って、前記半導体基板（１０）の前記主面（１８）に平
行な方向に、前記第１部分（２７，２８）から横方向に
ずらした前記第２部分（２６）における不純物濃度を低
下させる段階；および前記横方向に不純物をゲッタリン
グする段階の後に、前記半導体基板（１０）の前記第２
部分（２６）内に前記半導体素子（４０）を形成する段
階；から成ることを特徴とする方法。 - 【請求項２】前記ゲッタリング・シンク（３１，３２）
を形成する段階は：前記半導体基板（１０）の前記第１
部分（２７，２８）にイオンを打ち込む段階；および前
記半導体基板（１０）の前記第１部分（２７，２８）に
対して再結晶化を行い、前記半導体基板（１０）の前記
第１部分（２７，２８）内に、前記ゲッタリング・シン
ク（３１，３２）を形成する段階；を含むことを特徴と
する請求項１記載の方法。 - 【請求項３】絶縁ゲート半導体素子（４０）を製造する
方法であって：主面（１８）を有する半導体基板（１
０）を用意する段階；前記半導体基板（１０）の第１部
分（２７，２８）内にゲッタリング・シンク（３１，３
２）を形成する段階であって、前記主面（１８）に隣接
する前記第１部分（２７，２８）に前記ゲッタリング・
シンク（３１，３２）を形成する段階；前記半導体基板
（１０）内において、前記半導体基板の前記第１部分
（２７，２８）内の前記ゲッタリング・シンク（３１，
３２）に不純物を横方向にゲッタリングすることによ
り、前記半導体基板（１０）の第２部分（２６）内の不
純物濃度を低下させる段階であって、前記半導体基板
（１０）の前記主面（１８）に平行な方向に、前記第１
部分（２７，２８）から横方向にずらした前記第２部分
（２６）における不純物濃度を低下させる段階；および
前記横方向に不純物をゲッタリングする段階の後に、前
記半導体基板（１０）の前記第２部分（２６）の一部を
覆うゲート誘電体層（４２）を、前記主面（１８）上に
形成する段階；から成ることを特徴とする方法。 - 【請求項４】絶縁物上半導体素子（４０）の製造方法で
あって：絶縁層（１４）上に配置された半導体層（１
６）から成る絶縁物上半導体基板（１０）であって、前
記半導体層（１６）が、該半導体層（１６）および前記
絶縁層（１４）間の界面（１５）に対向する主面を有す
る前記絶縁物上半導体基板（１０）を用意する段階；前
記半導体層（１６）の第１部分（２７，２８）内にゲッ
タリング・シンク（３１，３２）を形成する段階であっ
て、前記主面（１８）から前記界面（１５）に延在する
前記第１部分（２７，２８）内に前記ゲッタリング・シ
ンク（３１，３２）を形成する段階；前記絶縁物上半導
体基板（１０）を加熱し、前記半導体層（１６）におけ
る不純物拡散性を高める段階；前記ゲッタリング・シン
ク（３１，３２）において不純物を捕獲することにより
前記半導体層（１６）の第２部分（２６）内の不純物濃
度を低下させる段階であって、前記主面（１８）から前
記界面（１５）まで延在し、前記半導体層（１６）の前
記主面（１８）に平行な方向に、前記第１部分（２７，
２８）から横方向にずらした前記第２部（２６）におけ
る不純物濃度を低下させる段階；および前記不純物を捕
獲する段階の後に、前記半導体層（１６）内に前記絶縁
物上半導体素子（４０）を形成する段階；から成ること
を特徴とする方法。 - 【請求項５】前記不純物を捕獲する段階の後で、かつ前
記絶縁物上半導体素子を形成する段階の前に、前記半導
体層の前記第１部分を除去し、溝を形成する段階；およ
び前記溝を絶縁物質で満たす段階；を更に含むことを特
徴とする請求項３記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/740,580 US5753560A (en) | 1996-10-31 | 1996-10-31 | Method for fabricating a semiconductor device using lateral gettering |
| US740580 | 1996-10-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10135226A true JPH10135226A (ja) | 1998-05-22 |
Family
ID=24977163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9293562A Pending JPH10135226A (ja) | 1996-10-31 | 1997-10-08 | 横方向ゲッタリングを用いた半導体素子の製造方法 |
Country Status (5)
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Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6252294B1 (en) | 1999-05-07 | 2001-06-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and semiconductor storage device |
| JP2002222958A (ja) * | 2001-01-29 | 2002-08-09 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2002231952A (ja) * | 2001-01-30 | 2002-08-16 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2002231627A (ja) * | 2001-01-30 | 2002-08-16 | Semiconductor Energy Lab Co Ltd | 光電変換装置の作製方法 |
| JP2002231725A (ja) * | 2001-01-30 | 2002-08-16 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2002280301A (ja) * | 2001-03-16 | 2002-09-27 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2002343799A (ja) * | 2001-05-17 | 2002-11-29 | Nec Corp | Ｓｏｉ基板及び半導体装置の製造方法 |
| JP2003045880A (ja) * | 2001-07-31 | 2003-02-14 | Mitsubishi Electric Corp | 半導体装置及び半導体装置の製造方法 |
| JP2008108915A (ja) * | 2006-10-25 | 2008-05-08 | Denso Corp | 半導体装置の製造方法 |
| JP2012049554A (ja) * | 2011-10-12 | 2012-03-08 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2012134525A (ja) * | 2012-02-22 | 2012-07-12 | Semiconductor Energy Lab Co Ltd | 光電変換装置の作製方法 |
Families Citing this family (51)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19538005A1 (de) * | 1995-10-12 | 1997-04-17 | Fraunhofer Ges Forschung | Verfahren zum Erzeugen einer Grabenisolation in einem Substrat |
| US5899732A (en) * | 1997-04-11 | 1999-05-04 | Advanced Micro Devices, Inc. | Method of implanting silicon through a polysilicon gate for punchthrough control of a semiconductor device |
| US6033974A (en) | 1997-05-12 | 2000-03-07 | Silicon Genesis Corporation | Method for controlled cleaving process |
| US20070122997A1 (en) | 1998-02-19 | 2007-05-31 | Silicon Genesis Corporation | Controlled process and resulting device |
| US6155909A (en) | 1997-05-12 | 2000-12-05 | Silicon Genesis Corporation | Controlled cleavage system using pressurized fluid |
| US6548382B1 (en) * | 1997-07-18 | 2003-04-15 | Silicon Genesis Corporation | Gettering technique for wafers made using a controlled cleaving process |
| WO2000010195A2 (en) * | 1998-08-10 | 2000-02-24 | Memc Electronic Materials, Inc. | Preparation of metal-precipitates permeable insulator for soi substrate |
| EP1045434A1 (en) * | 1999-04-15 | 2000-10-18 | STMicroelectronics S.r.l. | Method for realizing integrated electronic devices on semiconductor substrates having gettering centres |
| US6263941B1 (en) | 1999-08-10 | 2001-07-24 | Silicon Genesis Corporation | Nozzle for cleaving substrates |
| JP2003506883A (ja) * | 1999-08-10 | 2003-02-18 | シリコン ジェネシス コーポレイション | 低打ち込みドーズ量を用いて多層基板を製造するための劈開プロセス |
| US6500732B1 (en) | 1999-08-10 | 2002-12-31 | Silicon Genesis Corporation | Cleaving process to fabricate multilayered substrates using low implantation doses |
| US6368938B1 (en) | 1999-10-05 | 2002-04-09 | Silicon Wafer Technologies, Inc. | Process for manufacturing a silicon-on-insulator substrate and semiconductor devices on said substrate |
| US6544862B1 (en) | 2000-01-14 | 2003-04-08 | Silicon Genesis Corporation | Particle distribution method and resulting structure for a layer transfer process |
| TWI301907B (en) * | 2000-04-03 | 2008-10-11 | Semiconductor Energy Lab | Semiconductor device, liquid crystal display device and manfacturing method thereof |
| US9177828B2 (en) | 2011-02-10 | 2015-11-03 | Micron Technology, Inc. | External gettering method and device |
| US7045444B2 (en) * | 2000-12-19 | 2006-05-16 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing semiconductor device that includes selectively adding a noble gas element |
| US6858480B2 (en) * | 2001-01-18 | 2005-02-22 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing semiconductor device |
| US6444534B1 (en) * | 2001-01-30 | 2002-09-03 | Advanced Micro Devices, Inc. | SOI semiconductor device opening implantation gettering method |
| US6376336B1 (en) | 2001-02-01 | 2002-04-23 | Advanced Micro Devices, Inc. | Frontside SOI gettering with phosphorus doping |
| US6670259B1 (en) * | 2001-02-21 | 2003-12-30 | Advanced Micro Devices, Inc. | Inert atom implantation method for SOI gettering |
| US6958264B1 (en) * | 2001-04-03 | 2005-10-25 | Advanced Micro Devices, Inc. | Scribe lane for gettering of contaminants on SOI wafers and gettering method |
| US6534371B2 (en) | 2001-06-11 | 2003-03-18 | International Business Machines Corporation | C implants for improved SiGe bipolar yield |
| US6635517B2 (en) | 2001-08-07 | 2003-10-21 | International Business Machines Corporation | Use of disposable spacer to introduce gettering in SOI layer |
| US6617209B1 (en) | 2002-02-22 | 2003-09-09 | Intel Corporation | Method for making a semiconductor device having a high-k gate dielectric |
| US6506654B1 (en) * | 2002-03-26 | 2003-01-14 | Advanced Micro Devices, Inc. | Source-side stacking fault body-tie for partially-depleted SOI MOSFET hysteresis control |
| JP4115158B2 (ja) * | 2002-04-24 | 2008-07-09 | シャープ株式会社 | 半導体装置およびその製造方法 |
| US6890807B2 (en) * | 2003-05-06 | 2005-05-10 | Intel Corporation | Method for making a semiconductor device having a metal gate electrode |
| US6806146B1 (en) | 2003-05-20 | 2004-10-19 | Intel Corporation | Method for making a semiconductor device having a high-k gate dielectric |
| US6939815B2 (en) * | 2003-08-28 | 2005-09-06 | Intel Corporation | Method for making a semiconductor device having a high-k gate dielectric |
| US7037845B2 (en) * | 2003-08-28 | 2006-05-02 | Intel Corporation | Selective etch process for making a semiconductor device having a high-k gate dielectric |
| US7129182B2 (en) * | 2003-11-06 | 2006-10-31 | Intel Corporation | Method for etching a thin metal layer |
| US6974764B2 (en) * | 2003-11-06 | 2005-12-13 | Intel Corporation | Method for making a semiconductor device having a metal gate electrode |
| US7160767B2 (en) * | 2003-12-18 | 2007-01-09 | Intel Corporation | Method for making a semiconductor device that includes a metal gate electrode |
| US20050255677A1 (en) * | 2004-05-17 | 2005-11-17 | Weigold Jason W | Integrated circuit with impurity barrier |
| KR100654354B1 (ko) * | 2005-07-25 | 2006-12-08 | 삼성전자주식회사 | 게더링 기능을 가지는 저결함 에피택셜 반도체 기판, 이를이용한 이미지 센서 및 이의 제조 방법 |
| US7737004B2 (en) * | 2006-07-03 | 2010-06-15 | Semiconductor Components Industries Llc | Multilayer gettering structure for semiconductor device and method |
| US8293619B2 (en) | 2008-08-28 | 2012-10-23 | Silicon Genesis Corporation | Layer transfer of films utilizing controlled propagation |
| US7811900B2 (en) * | 2006-09-08 | 2010-10-12 | Silicon Genesis Corporation | Method and structure for fabricating solar cells using a thick layer transfer process |
| US9362439B2 (en) | 2008-05-07 | 2016-06-07 | Silicon Genesis Corporation | Layer transfer of films utilizing controlled shear region |
| US8993410B2 (en) | 2006-09-08 | 2015-03-31 | Silicon Genesis Corporation | Substrate cleaving under controlled stress conditions |
| EP2078307B1 (en) * | 2006-11-02 | 2015-03-25 | Imec | Removal of impurities from semiconductor device layers |
| CN101681843B (zh) * | 2007-06-20 | 2012-05-09 | 株式会社半导体能源研究所 | 半导体装置的制造方法 |
| US7795111B2 (en) * | 2007-06-27 | 2010-09-14 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of SOI substrate and manufacturing method of semiconductor device |
| US7977798B2 (en) * | 2007-07-26 | 2011-07-12 | Infineon Technologies Ag | Integrated circuit having a semiconductor substrate with a barrier layer |
| US8330126B2 (en) | 2008-08-25 | 2012-12-11 | Silicon Genesis Corporation | Race track configuration and method for wafering silicon solar substrates |
| US8329557B2 (en) | 2009-05-13 | 2012-12-11 | Silicon Genesis Corporation | Techniques for forming thin films by implantation with reduced channeling |
| US8017998B1 (en) * | 2009-09-08 | 2011-09-13 | T-Ram Semiconductor, Inc. | Gettering contaminants for integrated circuits formed on a silicon-on-insulator structure |
| JP5568054B2 (ja) * | 2011-05-16 | 2014-08-06 | トヨタ自動車株式会社 | 半導体素子の製造方法 |
| CN102637592A (zh) * | 2012-04-20 | 2012-08-15 | 中国科学院微电子研究所 | 一种半导体结构的制造方法 |
| US9231020B2 (en) | 2014-01-16 | 2016-01-05 | Tower Semiconductor Ltd. | Device and method of gettering on silicon on insulator (SOI) substrate |
| US10522388B1 (en) | 2018-08-24 | 2019-12-31 | Tower Semiconductor Ltd. | Method of forming high-voltage silicon-on-insulator device with diode connection to handle layer |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4249962A (en) * | 1979-09-11 | 1981-02-10 | Western Electric Company, Inc. | Method of removing contaminating impurities from device areas in a semiconductor wafer |
| US5453153A (en) * | 1987-11-13 | 1995-09-26 | Kopin Corporation | Zone-melting recrystallization process |
| JPH01181473A (ja) * | 1988-01-11 | 1989-07-19 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US5194394A (en) * | 1989-10-23 | 1993-03-16 | Mitsubishi Denki Kabushiki Kaisha | Thyristor and method of manufacturing the same |
| JPH04266047A (ja) * | 1991-02-20 | 1992-09-22 | Fujitsu Ltd | 埋め込み層形成に相当するｓｏｉ型半導体装置の製造方法及び半導体装置 |
| JPH04286123A (ja) * | 1991-03-15 | 1992-10-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5244819A (en) * | 1991-10-22 | 1993-09-14 | Honeywell Inc. | Method to getter contamination in semiconductor devices |
| US5372952A (en) * | 1992-04-03 | 1994-12-13 | National Semiconductor Corporation | Method for forming isolated semiconductor structures |
| JP2773611B2 (ja) * | 1993-11-17 | 1998-07-09 | 株式会社デンソー | 絶縁物分離半導体装置 |
-
1996
- 1996-10-31 US US08/740,580 patent/US5753560A/en not_active Expired - Fee Related
-
1997
- 1997-09-20 TW TW086113689A patent/TW373235B/zh not_active IP Right Cessation
- 1997-10-08 JP JP9293562A patent/JPH10135226A/ja active Pending
- 1997-10-15 EP EP97117873A patent/EP0840367A3/en not_active Withdrawn
- 1997-10-31 KR KR1019970057049A patent/KR100326694B1/ko not_active IP Right Cessation
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6252294B1 (en) | 1999-05-07 | 2001-06-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and semiconductor storage device |
| JP2002222958A (ja) * | 2001-01-29 | 2002-08-09 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2002231952A (ja) * | 2001-01-30 | 2002-08-16 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2002231627A (ja) * | 2001-01-30 | 2002-08-16 | Semiconductor Energy Lab Co Ltd | 光電変換装置の作製方法 |
| JP2002231725A (ja) * | 2001-01-30 | 2002-08-16 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2002280301A (ja) * | 2001-03-16 | 2002-09-27 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP4718700B2 (ja) * | 2001-03-16 | 2011-07-06 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2002343799A (ja) * | 2001-05-17 | 2002-11-29 | Nec Corp | Ｓｏｉ基板及び半導体装置の製造方法 |
| JP2003045880A (ja) * | 2001-07-31 | 2003-02-14 | Mitsubishi Electric Corp | 半導体装置及び半導体装置の製造方法 |
| JP2008108915A (ja) * | 2006-10-25 | 2008-05-08 | Denso Corp | 半導体装置の製造方法 |
| JP2012049554A (ja) * | 2011-10-12 | 2012-03-08 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2012134525A (ja) * | 2012-02-22 | 2012-07-12 | Semiconductor Energy Lab Co Ltd | 光電変換装置の作製方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5753560A (en) | 1998-05-19 |
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