JPH10107294A - 集積ｃｍｏｓ回路装置及びその製造方法 - Google Patents
集積ｃｍｏｓ回路装置及びその製造方法Info
- Publication number
- JPH10107294A JPH10107294A JP9276394A JP27639497A JPH10107294A JP H10107294 A JPH10107294 A JP H10107294A JP 9276394 A JP9276394 A JP 9276394A JP 27639497 A JP27639497 A JP 27639497A JP H10107294 A JPH10107294 A JP H10107294A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- silicon layer
- channel
- thickness
- semiconductor island
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 7
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 78
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 76
- 239000010703 silicon Substances 0.000 claims abstract description 76
- 239000004065 semiconductor Substances 0.000 claims abstract description 39
- 238000000034 method Methods 0.000 claims abstract description 21
- 238000000407 epitaxy Methods 0.000 claims abstract description 19
- 239000010410 layer Substances 0.000 claims description 174
- 125000006850 spacer group Chemical group 0.000 claims description 24
- 229910052732 germanium Inorganic materials 0.000 claims description 23
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 16
- 239000002019 doping agent Substances 0.000 claims description 10
- 238000011065 in-situ storage Methods 0.000 claims description 9
- 238000002513 implantation Methods 0.000 claims description 8
- 239000011247 coating layer Substances 0.000 claims description 5
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 230000003247 decreasing effect Effects 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 8
- 239000002800 charge carrier Substances 0.000 abstract description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- 238000000137 annealing Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 239000000203 mixture Substances 0.000 description 5
- 238000004140 cleaning Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 229910021341 titanium silicide Inorganic materials 0.000 description 4
- 239000007943 implant Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- OEYIOHPDSNJKLS-UHFFFAOYSA-N choline Chemical compound C[N+](C)(C)CCO OEYIOHPDSNJKLS-UHFFFAOYSA-N 0.000 description 2
- 229960001231 choline Drugs 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000007654 immersion Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000609 electron-beam lithography Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 238000003631 wet chemical etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/8256—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using technologies not covered by one of groups H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252 and H01L21/8254
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 短チャネル効果及びパンチ効果が回避されか
つ高い電荷キャリヤ移動度を補償する集積ＣＭＯＳ回路
装置及びその製造方法を提供する。 【解決手段】 担持体板１上に配置された絶縁層２上
に、少なくとも１つのＳｉ1-x Ｇｅx 層４及びこのＳｉ
1-x Ｇｅx 層４とほぼ同じ格子定数を有する歪みシリコ
ン層５を含む半導体アイランド６が配置される。この半
導体アイランド６は選択的エピタキシーによって形成さ
れ、ｐチャネルＭＯＳトランジスタ及び／又はｎチャネ
ルＭＯＳトランジスタを含む。
つ高い電荷キャリヤ移動度を補償する集積ＣＭＯＳ回路
装置及びその製造方法を提供する。 【解決手段】 担持体板１上に配置された絶縁層２上
に、少なくとも１つのＳｉ1-x Ｇｅx 層４及びこのＳｉ
1-x Ｇｅx 層４とほぼ同じ格子定数を有する歪みシリコ
ン層５を含む半導体アイランド６が配置される。この半
導体アイランド６は選択的エピタキシーによって形成さ
れ、ｐチャネルＭＯＳトランジスタ及び／又はｎチャネ
ルＭＯＳトランジスタを含む。
Description
【０００１】
【発明の属する技術分野】本発明は集積ＣＭＯＳ回路装
置及びその製造方法に関する。
置及びその製造方法に関する。
【０００２】
【従来の技術】ＭＯＳ技術の構造微細化を類似の微細化
原理に基づいて行うと、マイクロメータ範囲ではＭＯＳ
トランジスタ及びＣＭＯＳ回路の特性は殆どが維持され
る。しかし例えば１００ｎｍ以下のチャネル長を持つＭ
ＯＳトランジスタでは短チャネル効果及びパンチ効果が
現れる。
原理に基づいて行うと、マイクロメータ範囲ではＭＯＳ
トランジスタ及びＣＭＯＳ回路の特性は殆どが維持され
る。しかし例えば１００ｎｍ以下のチャネル長を持つＭ
ＯＳトランジスタでは短チャネル効果及びパンチ効果が
現れる。
【０００３】これらの効果は基板の高いドーピングによ
って部分的に補償できるが、しかしながら基板のこの種
の高いドーピングによってとりわけチャネル内の電荷キ
ャリヤ移動度が劣化する。
って部分的に補償できるが、しかしながら基板のこの種
の高いドーピングによってとりわけチャネル内の電荷キ
ャリヤ移動度が劣化する。
【０００４】さらに、１００ｎｍ以下のチャネル長を持
つＭＯＳトランジスタでは、下側閾値峻度ｄｌｎ（Ｉ
drain ）／ｄＶgate は、低い駆動電圧の際にもトラン
ジスタの導通状態の電流と非導通状態の電流とが明らか
に異なるようにするために、最大にならなければならな
い。また極端な短チャネル効果を回避するために、１０
０Ωμｍのオーダの小さな直列抵抗率を有する平坦状の
ソース／ドレイン領域が使用される。
つＭＯＳトランジスタでは、下側閾値峻度ｄｌｎ（Ｉ
drain ）／ｄＶgate は、低い駆動電圧の際にもトラン
ジスタの導通状態の電流と非導通状態の電流とが明らか
に異なるようにするために、最大にならなければならな
い。また極端な短チャネル効果を回避するために、１０
０Ωμｍのオーダの小さな直列抵抗率を有する平坦状の
ソース／ドレイン領域が使用される。
【０００５】文献（例えば「ＩＥＥＥ ＩＥＤＭ Ｔｅ
ｃｈ．Ｄｉｇ．」１９９５年発行、第５１７頁に掲載さ
れたリム（Ｋ・Ｒｉｍ）等の論文参照）では、電荷キャ
リヤ移動度を大きくするために、トランジスタの少なく
ともチャネル領域に歪みシリコンを有するｎ及びｐチャ
ネルトランジスタを基板内に実現することが提案されて
いる。ここで「歪みシリコン」とは、その格子定数が乱
されていないシリコン結晶に対して２つの空間方向へ拡
大されたシリコンを意味する。
ｃｈ．Ｄｉｇ．」１９９５年発行、第５１７頁に掲載さ
れたリム（Ｋ・Ｒｉｍ）等の論文参照）では、電荷キャ
リヤ移動度を大きくするために、トランジスタの少なく
ともチャネル領域に歪みシリコンを有するｎ及びｐチャ
ネルトランジスタを基板内に実現することが提案されて
いる。ここで「歪みシリコン」とは、その格子定数が乱
されていないシリコン結晶に対して２つの空間方向へ拡
大されたシリコンを意味する。
【０００６】この種の歪みシリコンは、シリコンが大き
な格子定数を持つ基板上に格子整合にて成長させられる
ことによって形成される。基板材料としてはＳｉ1-x Ｇ
ｅxが適している。歪みシリコンを形成する際の問題は
Ｓｉ1-x Ｇｅx 基台における高い欠陥密度である。
な格子定数を持つ基板上に格子整合にて成長させられる
ことによって形成される。基板材料としてはＳｉ1-x Ｇ
ｅxが適している。歪みシリコンを形成する際の問題は
Ｓｉ1-x Ｇｅx 基台における高い欠陥密度である。
【０００７】Ｓｉ1-x Ｇｅx 層をＳＯＩ基板の薄くされ
たシリコン層上に成長させることが提案されている
（「Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．」１９９４年発
行、第６４巻、第１の８５６頁に掲載されたパウエル
（Ａ．Ｒ．Ｐｏｗｅｌｌ）等の論文参照）。この場合Ｓ
ｉ1-x Ｇｅx 層内のゲルマニウム量が１５パーセント以
下である限り、Ｓｉ1-x Ｇｅx 層内の応力はその下に位
置する薄くされたシリコン層内へ緩和される。
たシリコン層上に成長させることが提案されている
（「Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．」１９９４年発
行、第６４巻、第１の８５６頁に掲載されたパウエル
（Ａ．Ｒ．Ｐｏｗｅｌｌ）等の論文参照）。この場合Ｓ
ｉ1-x Ｇｅx 層内のゲルマニウム量が１５パーセント以
下である限り、Ｓｉ1-x Ｇｅx 層内の応力はその下に位
置する薄くされたシリコン層内へ緩和される。
【０００８】小さな直列抵抗を持つ非常に平坦なソース
／ドレイン領域を形成するために、ソース／ドレイン領
域を基板の表面への窪みのエッチング、アモルファスシ
リコンのその場でドープされた選択的成長及びアモルフ
ァスシリコンの引き続いて行われる再結晶化によって形
成することが提案されている（「ＩＥＥＥ ＶＬＳＩＴ
ｅｃｈ．Ｄｉｇ．」１９９６年発行、第９１頁に掲載さ
れたミタニ（Ｙ．Ｍｉｔａｎｉ）等の論文参照）。
／ドレイン領域を形成するために、ソース／ドレイン領
域を基板の表面への窪みのエッチング、アモルファスシ
リコンのその場でドープされた選択的成長及びアモルフ
ァスシリコンの引き続いて行われる再結晶化によって形
成することが提案されている（「ＩＥＥＥ ＶＬＳＩＴ
ｅｃｈ．Ｄｉｇ．」１９９６年発行、第９１頁に掲載さ
れたミタニ（Ｙ．Ｍｉｔａｎｉ）等の論文参照）。
【０００９】
【発明が解決しようとする課題】本発明の課題は、短チ
ャネル効果及びパンチ効果を回避しかつ高い電荷キャリ
ヤ移動度を保証する集積ＣＭＯＳ回路装置及びその製造
方法を提供することにある。
ャネル効果及びパンチ効果を回避しかつ高い電荷キャリ
ヤ移動度を保証する集積ＣＭＯＳ回路装置及びその製造
方法を提供することにある。
【００１０】
【課題を解決するための手段】この課題は本発明によれ
ば、集積ＣＭＯＳ回路装置に関しては、担持体板上に配
置された絶縁層上に、少なくとも１つのＳｉ1-x Ｇｅx
層とこのＳｉ1-x Ｇｅx 層とほぼ同じ格子定数を有する
歪みシリコン層とをそれぞれ含む半導体アイランドが配
置され、少なくとも１つの半導体アイランドにｐチャネ
ルＭＯＳトランジスタが、少なくとも１つの半導体アイ
ランドにｎチャネルＭＯＳトランジスタが設けられるこ
とによって解決される。
ば、集積ＣＭＯＳ回路装置に関しては、担持体板上に配
置された絶縁層上に、少なくとも１つのＳｉ1-x Ｇｅx
層とこのＳｉ1-x Ｇｅx 層とほぼ同じ格子定数を有する
歪みシリコン層とをそれぞれ含む半導体アイランドが配
置され、少なくとも１つの半導体アイランドにｐチャネ
ルＭＯＳトランジスタが、少なくとも１つの半導体アイ
ランドにｎチャネルＭＯＳトランジスタが設けられるこ
とによって解決される。
【００１１】本発明による集積ＣＭＯＳ回路装置に関す
る実施態様は請求項１乃至６に記載されている。
る実施態様は請求項１乃至６に記載されている。
【００１２】さらに上記の課題は本発明によれば、集積
ＣＭＯＳ回路装置の製造方法に関しては、担持体板上に
シリコン層及びその下に配置された絶縁層を含むＳＯＩ
基板のシリコン層がアイランド状に構造化され、その場
合絶縁層の表面は一部分が露出し、半導体アイランドを
形成するためにその構造化されたシリコン層上にＳｉ
1-x Ｇｅx 層及び歪みシリコン層が形成され、そのＳｉ
1-x Ｇｅx 層の厚みは構造化されたシリコン層の格子定
数がＳｉ1-x Ｇｅx 層の格子定数に整合するようにその
構造化されたシリコン層の厚みに合わせられ、半導体ア
イランドにｎチャネルトランジスタ及び／又はｐチャネ
ルトランジスタが形成されることによって解決される。
ＣＭＯＳ回路装置の製造方法に関しては、担持体板上に
シリコン層及びその下に配置された絶縁層を含むＳＯＩ
基板のシリコン層がアイランド状に構造化され、その場
合絶縁層の表面は一部分が露出し、半導体アイランドを
形成するためにその構造化されたシリコン層上にＳｉ
1-x Ｇｅx 層及び歪みシリコン層が形成され、そのＳｉ
1-x Ｇｅx 層の厚みは構造化されたシリコン層の格子定
数がＳｉ1-x Ｇｅx 層の格子定数に整合するようにその
構造化されたシリコン層の厚みに合わせられ、半導体ア
イランドにｎチャネルトランジスタ及び／又はｐチャネ
ルトランジスタが形成されることによって解決される。
【００１３】本発明による集積ＣＭＯＳ回路装置の製造
方法に関する実施態様は請求項８以降に記載されてい
る。
方法に関する実施態様は請求項８以降に記載されてい
る。
【００１４】本発明によるＣＭＯＳ回路装置において、
トランジスタは絶縁層上に配置された半導体アイランド
に配置される。各半導体アイランドはＳｉ1-x Ｇｅx 層
とその上に配置された歪みシリコン層とを含んでいる。
Ｓｉ1-x Ｇｅx 層は絶縁層からシリコン層によって分離
される。歪みシリコン層はＳｉ1-x Ｇｅx 層とほぼ同じ
格子定数を有する。各半導体アイランドにおいてＳｉ
1-x Ｇｅx 層の機械的応力は、場合によってはその下に
配置されたシリコン層を介して、又は場合によっては例
えば熱的に成長させられた絶縁材料によって半導体アイ
ランドの側面へ緩和させることができる。従ってＳｉ
1-x Ｇｅx 層は４０パーセント以上のゲルマニウム量の
場合でも実際上欠陥を持たない。例えば１５パーセント
以上のゲルマニウム量を持つＳｉ1-x Ｇｅx 層を使用す
ると、その上の歪みシリコン層には著しく高い電子移動
度及び正孔移動度が得られるという利点が生じる。
トランジスタは絶縁層上に配置された半導体アイランド
に配置される。各半導体アイランドはＳｉ1-x Ｇｅx 層
とその上に配置された歪みシリコン層とを含んでいる。
Ｓｉ1-x Ｇｅx 層は絶縁層からシリコン層によって分離
される。歪みシリコン層はＳｉ1-x Ｇｅx 層とほぼ同じ
格子定数を有する。各半導体アイランドにおいてＳｉ
1-x Ｇｅx 層の機械的応力は、場合によってはその下に
配置されたシリコン層を介して、又は場合によっては例
えば熱的に成長させられた絶縁材料によって半導体アイ
ランドの側面へ緩和させることができる。従ってＳｉ
1-x Ｇｅx 層は４０パーセント以上のゲルマニウム量の
場合でも実際上欠陥を持たない。例えば１５パーセント
以上のゲルマニウム量を持つＳｉ1-x Ｇｅx 層を使用す
ると、その上の歪みシリコン層には著しく高い電子移動
度及び正孔移動度が得られるという利点が生じる。
【００１５】例えば４０パーセントのゲルマニウム量で
は、シリコン層の厚みは例えば１０ｎｍ、Ｓｉ1-x Ｇｅ
x 層の厚みは２０ｎｍ、歪みシリコン層の厚みは１０ｎ
ｍである。シリコン層を０ｎｍ〜約２０ｎｍの厚み範囲
内で、Ｓｉ1-x Ｇｅx 層を１０ｎｍ〜５０ｎｍの厚み及
び２０パーセント〜５０パーセントのゲルマニウム量
で、歪みシリコン層を５ｎｍ〜２０ｎｍの厚みで形成す
ることは本発明の枠内にある。
は、シリコン層の厚みは例えば１０ｎｍ、Ｓｉ1-x Ｇｅ
x 層の厚みは２０ｎｍ、歪みシリコン層の厚みは１０ｎ
ｍである。シリコン層を０ｎｍ〜約２０ｎｍの厚み範囲
内で、Ｓｉ1-x Ｇｅx 層を１０ｎｍ〜５０ｎｍの厚み及
び２０パーセント〜５０パーセントのゲルマニウム量
で、歪みシリコン層を５ｎｍ〜２０ｎｍの厚みで形成す
ることは本発明の枠内にある。
【００１６】ＭＯＳトランジスタでは、導通状態におい
てはｎチャネルトランジスタに関してもまたｐチャネル
トランジスタに関しても歪みシリコン層の表面に導電チ
ャネルが形成される。
てはｎチャネルトランジスタに関してもまたｐチャネル
トランジスタに関しても歪みシリコン層の表面に導電チ
ャネルが形成される。
【００１７】Ｓｉ1-x Ｇｅx 層と歪みシリコン層との境
界面に埋込みチャネルが形成されるのを回避するため
に、Ｓｉ1-x Ｇｅx 層と歪みシリコン層との間にｙ≦ｘ
であるＳｉ1-y Ｇｅy を含みゲルマニウム量が減少する
バッファ層を設けることは本発明の枠内にある。このバ
ッファ層は歪みシリコン層への境界面に最少のゲルマニ
ウム量を有する。
界面に埋込みチャネルが形成されるのを回避するため
に、Ｓｉ1-x Ｇｅx 層と歪みシリコン層との間にｙ≦ｘ
であるＳｉ1-y Ｇｅy を含みゲルマニウム量が減少する
バッファ層を設けることは本発明の枠内にある。このバ
ッファ層は歪みシリコン層への境界面に最少のゲルマニ
ウム量を有する。
【００１８】ｎチャネルトランジスタの閾値電圧がｐチ
ャネルトランジスタの閾値電圧に等しいような対称形Ｃ
ＭＯＳ回路装置を実現するには、ＭＯＳトランジスタが
ｐ+ドープされた多結晶ゲルマニウムを含むゲート電極
を備えると有利である。このゲート電極は純粋な多結晶
ゲルマニウム又は多結晶Ｓｉx Ｇｅ1-x の混合体によっ
て構成することができる。ｐ+ ドープされた多結晶ゲル
マニウムは歪みシリコン層の禁止帯幅のほぼ中央に位置
する仕事関数エネルギーを有する。従って、優れた特性
曲線を持つｎならびにｐ表面チャネルＭＯＳトランジス
タを実現することができる。
ャネルトランジスタの閾値電圧に等しいような対称形Ｃ
ＭＯＳ回路装置を実現するには、ＭＯＳトランジスタが
ｐ+ドープされた多結晶ゲルマニウムを含むゲート電極
を備えると有利である。このゲート電極は純粋な多結晶
ゲルマニウム又は多結晶Ｓｉx Ｇｅ1-x の混合体によっ
て構成することができる。ｐ+ ドープされた多結晶ゲル
マニウムは歪みシリコン層の禁止帯幅のほぼ中央に位置
する仕事関数エネルギーを有する。従って、優れた特性
曲線を持つｎならびにｐ表面チャネルＭＯＳトランジス
タを実現することができる。
【００１９】半導体アイランドにｐチャネルトランジス
タ及びｎチャネルトランジスタをインバータとして含む
相補性ＭＯＳトランジスタを実現すると特に有利であ
る。
タ及びｎチャネルトランジスタをインバータとして含む
相補性ＭＯＳトランジスタを実現すると特に有利であ
る。
【００２０】半導体アイランドの形成は、担持体板上に
シリコン層及びその下に配置された絶縁層を含むＳＯＩ
基板から出発して行われると好ましい。シリコン層はア
イランド状に構造化され、その場合絶縁層の表面は部分
的に露出する。Ｓｉ1-x Ｇｅx 層は構造化されたシリコ
ン層上に選択的エピタキシーによって形成するか、又は
構造化されたシリコン層内へゲルマニウムを注入又は拡
散により導入することによって形成することができる。
規定の層厚みに関しては選択的エピタキシーが有利であ
る。
シリコン層及びその下に配置された絶縁層を含むＳＯＩ
基板から出発して行われると好ましい。シリコン層はア
イランド状に構造化され、その場合絶縁層の表面は部分
的に露出する。Ｓｉ1-x Ｇｅx 層は構造化されたシリコ
ン層上に選択的エピタキシーによって形成するか、又は
構造化されたシリコン層内へゲルマニウムを注入又は拡
散により導入することによって形成することができる。
規定の層厚みに関しては選択的エピタキシーが有利であ
る。
【００２１】歪みシリコン層が引き続いて選択的エピタ
キシーによって成長させられる。エピタキシャル成長の
際に歪みシリコン層では格子定数をＳｉ1-x Ｇｅx 層か
ら受け継ぐ。
キシーによって成長させられる。エピタキシャル成長の
際に歪みシリコン層では格子定数をＳｉ1-x Ｇｅx 層か
ら受け継ぐ。
【００２２】平坦状のソース／ドレイン領域に関して
は、このソース／ドレイン領域をそれぞれ第１の部分領
域及び第２の部分領域から形成すると有利である。その
場合第２の部分領域は第１の部分領域より小さい深さ及
びドーピング材料濃度を有する。有効チャネル長は第２
の部分領域の横方向間隔によって決定される。文献では
第１の部分領域に関してはＨＤＤプロフィルという用語
が、第２の部分領域に関してはＬＤＤプロフィルという
用語が慣用されている。
は、このソース／ドレイン領域をそれぞれ第１の部分領
域及び第２の部分領域から形成すると有利である。その
場合第２の部分領域は第１の部分領域より小さい深さ及
びドーピング材料濃度を有する。有効チャネル長は第２
の部分領域の横方向間隔によって決定される。文献では
第１の部分領域に関してはＨＤＤプロフィルという用語
が、第２の部分領域に関してはＬＤＤプロフィルという
用語が慣用されている。
【００２３】最初に第１の部分領域を形成し、その際ゲ
ート電極の側面におけるスペーサがその第１の部分領域
とゲート電極エッジとの間隔を規定するようにすると有
利である。このスペーサの除去後引き続いてソース／ド
レイン領域の第２の部分領域が形成される。この第２の
部分領域は第１の部分領域の後に形成されるので、第２
の部分領域は第１の部分領域を形成するための温度負荷
及びプロセスの影響を受けず、従って急峻なドーピング
プロフィルでもって形成することができる。
ート電極の側面におけるスペーサがその第１の部分領域
とゲート電極エッジとの間隔を規定するようにすると有
利である。このスペーサの除去後引き続いてソース／ド
レイン領域の第２の部分領域が形成される。この第２の
部分領域は第１の部分領域の後に形成されるので、第２
の部分領域は第１の部分領域を形成するための温度負荷
及びプロセスの影響を受けず、従って急峻なドーピング
プロフィルでもって形成することができる。
【００２４】ｐチャネルトランジスタのためのソース／
ドレイン領域の第２の部分領域が少なくとも歪みシリコ
ン層内へのエッチング及び引き続いてその場でのドープ
された選択的エピタキシーによって形成されると有利で
ある。その場でのドープされたエピタキシーの際にドー
パントはエピタキシャル成長させられた結晶領域内へ導
入される。ドーパントの以後の活性化はその場でのドー
プされたエピタキシーの際には必要とされない。従って
段状のドーパントプロフィルが形成される。
ドレイン領域の第２の部分領域が少なくとも歪みシリコ
ン層内へのエッチング及び引き続いてその場でのドープ
された選択的エピタキシーによって形成されると有利で
ある。その場でのドープされたエピタキシーの際にドー
パントはエピタキシャル成長させられた結晶領域内へ導
入される。ドーパントの以後の活性化はその場でのドー
プされたエピタキシーの際には必要とされない。従って
段状のドーパントプロフィルが形成される。
【００２５】
【実施例】次に本発明を図面に示す実施例に基づいて詳
細に説明する。なお図面での表示は実寸通りではない。
細に説明する。なお図面での表示は実寸通りではない。
【００２６】例えばシリコン又はサファイヤから成る担
持体板１上に例えば４００ｎｍの層厚を持つ例えばＳｉ
Ｏ2 から成る絶縁層２が配置されている。この絶縁層２
上には、例えば０〜１０ｎｍの層厚を持つ構造化された
シリコン層３と、例えば１５ｎｍの層厚及び例えば３５
パーセントのゲルマニウム量を持つＳｉ1-x Ｇｅx 層４
と、例えば５ｎｍの層厚を持つ歪みシリコン層５とが配
置されている。構造化されたシリコン層３と、Ｓｉ1-x
Ｇｅx 層４と、歪みシリコン層５とは共に半導体アイラ
ンド６を形成している（図１参照）。
持体板１上に例えば４００ｎｍの層厚を持つ例えばＳｉ
Ｏ2 から成る絶縁層２が配置されている。この絶縁層２
上には、例えば０〜１０ｎｍの層厚を持つ構造化された
シリコン層３と、例えば１５ｎｍの層厚及び例えば３５
パーセントのゲルマニウム量を持つＳｉ1-x Ｇｅx 層４
と、例えば５ｎｍの層厚を持つ歪みシリコン層５とが配
置されている。構造化されたシリコン層３と、Ｓｉ1-x
Ｇｅx 層４と、歪みシリコン層５とは共に半導体アイラ
ンド６を形成している（図１参照）。
【００２７】この半導体アイランド６を形成するため
に、シリコン製担持体板１とＳｉＯ2製絶縁層２とその
上に配置された単結晶シリコン層とを含むＳＯＩ基板が
使用されると好ましい。先ず単結晶シリコン層が例えば
酸化又は例えばＨＦを用いたエッチングによって所望の
厚みに減らされる。引き続いてホトリソグラフィプロセ
スによって、構造化されたシリコン層３が形成される。
Ｓｉ1-x Ｇｅx 層４は５００℃〜９００℃の温度及び１
〜７６０トルの圧力でプロセスガスとしてＨ2 、ＳｉＨ
2 Ｃｌ2 、ＧｅＨ4 を使用して選択的エピタキシーによ
って成長させられる。Ｓｉ1-x Ｇｅx 層内に発生した機
械的応力は露出した側面を介して構造化されたシリコン
層３内へ緩和される。選択的エピタキシーの際に形成さ
れたＳｉ1- x Ｇｅx 層４は機械的応力がほぼない。歪み
シリコン層５は同様に選択的エピタキシーによって成長
させられる。その際プロセスガスとしてＨ2 、ＳｉＨ2
Ｃｌ2 が使用される。プロセス温度は６００℃〜８００
℃、圧力は１〜７６０トルである。
に、シリコン製担持体板１とＳｉＯ2製絶縁層２とその
上に配置された単結晶シリコン層とを含むＳＯＩ基板が
使用されると好ましい。先ず単結晶シリコン層が例えば
酸化又は例えばＨＦを用いたエッチングによって所望の
厚みに減らされる。引き続いてホトリソグラフィプロセ
スによって、構造化されたシリコン層３が形成される。
Ｓｉ1-x Ｇｅx 層４は５００℃〜９００℃の温度及び１
〜７６０トルの圧力でプロセスガスとしてＨ2 、ＳｉＨ
2 Ｃｌ2 、ＧｅＨ4 を使用して選択的エピタキシーによ
って成長させられる。Ｓｉ1-x Ｇｅx 層内に発生した機
械的応力は露出した側面を介して構造化されたシリコン
層３内へ緩和される。選択的エピタキシーの際に形成さ
れたＳｉ1- x Ｇｅx 層４は機械的応力がほぼない。歪み
シリコン層５は同様に選択的エピタキシーによって成長
させられる。その際プロセスガスとしてＨ2 、ＳｉＨ2
Ｃｌ2 が使用される。プロセス温度は６００℃〜８００
℃、圧力は１〜７６０トルである。
【００２８】半導体アイランド６は絶縁層２の表面に平
行に例えば２μｍ×５μｍの寸法を有している。
行に例えば２μｍ×５μｍの寸法を有している。
【００２９】Ｓｉ1-x Ｇｅx 層を形成するための選択的
エピタキシーの際のプロセスガスの組成を変えることに
よって、歪みシリコン層５への境界面に、ゲルマニウム
量が連続的に減少するＳｉ1-y Ｇｅy 製バッファ層が生
成される。図面をわかり易くするためにこのバッファ層
は図１には示されていない。バッファ層は例えば１０ｎ
ｍの厚みを有している。ゲルマニウム量ｙは例えば３５
パーセント〜０パーセントである。
エピタキシーの際のプロセスガスの組成を変えることに
よって、歪みシリコン層５への境界面に、ゲルマニウム
量が連続的に減少するＳｉ1-y Ｇｅy 製バッファ層が生
成される。図面をわかり易くするためにこのバッファ層
は図１には示されていない。バッファ層は例えば１０ｎ
ｍの厚みを有している。ゲルマニウム量ｙは例えば３５
パーセント〜０パーセントである。
【００３０】半導体アイランド６にｎチャネルトランジ
スタ及びｐチャネルトランジスタを形成するために、最
初にＴＥＯＳ−ＳｉＯ2 から成る漂遊酸化物層（図示さ
れていない）が２０ｎｍの厚みで析出される。マスクさ
れた注入によって、ｎチャネルトランジスタのためのｐ
ドープされたウエル７と、ｐチャネルトランジスタのた
めのｎドープされたウエル８とが形成される（図２参
照）。ｐドープされたウエル７の注入は例えば７ｋｅＶ
で２×１０12ｃｍ-2の量のホウ素を用いて行われる。ｎ
ドープされたウエル８を形成するための注入は例えば１
５ｋｅＶで３×１０12ｃｍ-2の量の燐を用いて行われ
る。
スタ及びｐチャネルトランジスタを形成するために、最
初にＴＥＯＳ−ＳｉＯ2 から成る漂遊酸化物層（図示さ
れていない）が２０ｎｍの厚みで析出される。マスクさ
れた注入によって、ｎチャネルトランジスタのためのｐ
ドープされたウエル７と、ｐチャネルトランジスタのた
めのｎドープされたウエル８とが形成される（図２参
照）。ｐドープされたウエル７の注入は例えば７ｋｅＶ
で２×１０12ｃｍ-2の量のホウ素を用いて行われる。ｎ
ドープされたウエル８を形成するための注入は例えば１
５ｋｅＶで３×１０12ｃｍ-2の量の燐を用いて行われ
る。
【００３１】その後ホトリソグラフィ−プロセスにより
最終の垂直アイランドエッジが規定され、例えばＣＨＦ
3 ／ＣＦ4 （漂遊酸化物）もしくはＨＢｒ（Ｓｉ／Ｓｉ
Ｇｅスタック）を用いて異方的にエッチングされる（エ
ッチングストップは絶縁層２である）。半導体アイラン
ドの側壁を必要に応じてパッシベーション化した後、そ
こに例えばＳｉ3 Ｎ4 から成る側壁スペーサ９が形成さ
れ、漂遊酸化物層が除去される（図２参照）。
最終の垂直アイランドエッジが規定され、例えばＣＨＦ
3 ／ＣＦ4 （漂遊酸化物）もしくはＨＢｒ（Ｓｉ／Ｓｉ
Ｇｅスタック）を用いて異方的にエッチングされる（エ
ッチングストップは絶縁層２である）。半導体アイラン
ドの側壁を必要に応じてパッシベーション化した後、そ
こに例えばＳｉ3 Ｎ4 から成る側壁スペーサ９が形成さ
れ、漂遊酸化物層が除去される（図２参照）。
【００３２】ｎチャネルトランジスタ及びｐチャネルト
ランジスタのためのゲート誘電体１０、ゲート電極１１
及び被覆層１２を形成するために、引き続いて例えば３
ｎｍの厚みのＳｉＯ2 層がプラズマ析出又は６００℃で
の熱酸化によって、例えば多結晶ゲルマニウム又はｘが
０．１５である多結晶Ｓｉ1-x Ｇｅ1-x から成る多結晶
ゲート電極層、及びＳｉＯ2 から成る被覆層が例えば２
００ｎｍの厚みで析出され、引き続いてホトリソグラフ
ィ−プロセス及び例えばＨＢｒを用いた異方性エッチン
グによって構造化される。ゲート電極１１は電子線リソ
グラフィ又はスペーサ技術によって構造化することもで
きる。ゲート長さは例えば１００ｎｍである。
ランジスタのためのゲート誘電体１０、ゲート電極１１
及び被覆層１２を形成するために、引き続いて例えば３
ｎｍの厚みのＳｉＯ2 層がプラズマ析出又は６００℃で
の熱酸化によって、例えば多結晶ゲルマニウム又はｘが
０．１５である多結晶Ｓｉ1-x Ｇｅ1-x から成る多結晶
ゲート電極層、及びＳｉＯ2 から成る被覆層が例えば２
００ｎｍの厚みで析出され、引き続いてホトリソグラフ
ィ−プロセス及び例えばＨＢｒを用いた異方性エッチン
グによって構造化される。ゲート電極１１は電子線リソ
グラフィ又はスペーサ技術によって構造化することもで
きる。ゲート長さは例えば１００ｎｍである。
【００３３】例えばＴＥＯＳ−ＳｉＯ2 又はＳｉ3 Ｎ4
から成る第１の補助層１３が例えば１０ｎｍの層厚でほ
ぼ同形のエッジ被覆によって全面的に析出される。その
上に例えば６０ｎｍの層厚を持つ例えばポリシリコンか
ら成る第２の補助層１４が析出される。この第２の補助
層１４は第１の補助層１３に対して選択的にエッチング
可能である。
から成る第１の補助層１３が例えば１０ｎｍの層厚でほ
ぼ同形のエッジ被覆によって全面的に析出される。その
上に例えば６０ｎｍの層厚を持つ例えばポリシリコンか
ら成る第２の補助層１４が析出される。この第２の補助
層１４は第１の補助層１３に対して選択的にエッチング
可能である。
【００３４】第１の補助層１３に対して選択的に第２の
補助層１４を例えばＨＢｒを用いて異方性エッチングす
ることによって、ゲート電極１１の側面範囲にスペーサ
１４０が形成される（図３参照）。例えばホトレジスト
から成りｎドープされたウエル８を覆う第１のマスク１
５が形成される。ｎチャネルトランジスタのためのソー
ス／ドレイン領域の第１の部分領域１６を形成するため
に、２×１０15ｃｍ-2の量のヒ素を用いた注入が３０ｋ
ｅＶのエネルギーで実行される。引き続いて第１のマス
ク１５が除去され、アニーリングが注入損傷部の回復の
ために、ｎチャネルトランジスタの第１の部分領域１６
内でのドーパントの打込み及び活性化のために実行され
る。アニーリングは例えば８００℃で６０秒間実行され
る。
補助層１４を例えばＨＢｒを用いて異方性エッチングす
ることによって、ゲート電極１１の側面範囲にスペーサ
１４０が形成される（図３参照）。例えばホトレジスト
から成りｎドープされたウエル８を覆う第１のマスク１
５が形成される。ｎチャネルトランジスタのためのソー
ス／ドレイン領域の第１の部分領域１６を形成するため
に、２×１０15ｃｍ-2の量のヒ素を用いた注入が３０ｋ
ｅＶのエネルギーで実行される。引き続いて第１のマス
ク１５が除去され、アニーリングが注入損傷部の回復の
ために、ｎチャネルトランジスタの第１の部分領域１６
内でのドーパントの打込み及び活性化のために実行され
る。アニーリングは例えば８００℃で６０秒間実行され
る。
【００３５】ｐドープされたウエル７を覆う第２のマス
ク１７が形成される。１０ｋｅＶで２×１０15ｃｍ-2の
量のホウ素を注入することによって、ｐチャネルトラン
ジスタのためのソース／ドレイン領域の第１の部分領域
１８が形成される（図４参照）。ｎチャネルトランジス
タのための第１の部分領域１６及びｐチャネルトランジ
スタのための第１の部分領域１８を形成するための注入
の際に若干高いエネルギーを使用することによって、生
じた機械的応力はより良好に排出される。というのは、
注入のエネルギー及び量が高いと絶縁層２が軟化し、機
械的応力を減少させるための半導体アイランドの滑動が
容易になるからである。
ク１７が形成される。１０ｋｅＶで２×１０15ｃｍ-2の
量のホウ素を注入することによって、ｐチャネルトラン
ジスタのためのソース／ドレイン領域の第１の部分領域
１８が形成される（図４参照）。ｎチャネルトランジス
タのための第１の部分領域１６及びｐチャネルトランジ
スタのための第１の部分領域１８を形成するための注入
の際に若干高いエネルギーを使用することによって、生
じた機械的応力はより良好に排出される。というのは、
注入のエネルギー及び量が高いと絶縁層２が軟化し、機
械的応力を減少させるための半導体アイランドの滑動が
容易になるからである。
【００３６】第２のマスク１７が除去される。スペーサ
１４０は例えばコリンを用いたウェットケミカルエッチ
ングによって第１の補助層１３に対して選択的に除去さ
れる（図５参照）。
１４０は例えばコリンを用いたウェットケミカルエッチ
ングによって第１の補助層１３に対して選択的に除去さ
れる（図５参照）。
【００３７】ｎドープされたウエル８を覆う例えばホト
レジストから成る第３のマスク１９が形成される。１０
ｋｅＶで２×１０14ｃｍ-2の量のヒ素を注入することに
よって、ｎチャネルトランジスタのためのソース／ドレ
イン領域の第２の部分領域２０が形成される（図５参
照）。このソース／ドレイン領域の第２の部分領域２０
の深さ及びドーパント濃度は第１の部分領域１６より少
ない。第２の部分領域２０の横方向寸法はしかしながら
第１の部分領域１６の横方向寸法より大きい。というの
は、スペーサ１４０が前もって除去されているからであ
る。
レジストから成る第３のマスク１９が形成される。１０
ｋｅＶで２×１０14ｃｍ-2の量のヒ素を注入することに
よって、ｎチャネルトランジスタのためのソース／ドレ
イン領域の第２の部分領域２０が形成される（図５参
照）。このソース／ドレイン領域の第２の部分領域２０
の深さ及びドーパント濃度は第１の部分領域１６より少
ない。第２の部分領域２０の横方向寸法はしかしながら
第１の部分領域１６の横方向寸法より大きい。というの
は、スペーサ１４０が前もって除去されているからであ
る。
【００３８】第３のマスク１９の除去後、ｐチャネルト
ランジスタのための第１の部分領域１８及びｎチャネル
トランジスタのための第２の部分領域２０を形成する際
の注入損傷部を回復し、ドーパントをこの領域内へ打込
みかつ活性化するために、共通のアニーリングが実行さ
れる。このアニーリングは例えば７５０℃で３０秒間行
われる。このアニーリング条件の場合、特にｎチャネル
トランジスタのための第２の部分領域２０におけるドー
パントプロフィルが崩れるのが回避される。
ランジスタのための第１の部分領域１８及びｎチャネル
トランジスタのための第２の部分領域２０を形成する際
の注入損傷部を回復し、ドーパントをこの領域内へ打込
みかつ活性化するために、共通のアニーリングが実行さ
れる。このアニーリングは例えば７５０℃で３０秒間行
われる。このアニーリング条件の場合、特にｎチャネル
トランジスタのための第２の部分領域２０におけるドー
パントプロフィルが崩れるのが回避される。
【００３９】ｐドープされたウエル７を覆う例えばホト
レジストから成る第４のマスク２１が形成される。例え
ば異方性ＣＨＦ3 及びＣＦ4 エッチングプロセスを用い
た異方性エッチングによって、ｐチャネルトランジスタ
の範囲で第１の補助層１３がエッチングされ、その場合
第１の補助層１３からゲート電極１１の側面にスペーサ
１３０が形成される（図６参照）。
レジストから成る第４のマスク２１が形成される。例え
ば異方性ＣＨＦ3 及びＣＦ4 エッチングプロセスを用い
た異方性エッチングによって、ｐチャネルトランジスタ
の範囲で第１の補助層１３がエッチングされ、その場合
第１の補助層１３からゲート電極１１の側面にスペーサ
１３０が形成される（図６参照）。
【００４０】スペーサ１３０に対して選択的にシリコン
を侵食するエッチングによって、ｐチャネルトランジス
タの範囲ではゲート電極１１の側方に窪み２２が形成さ
れる。エッチングが好ましくは等方的に行われると、そ
れにより窪み２２はスペーサ１３０の下にも延びる。窪
み２２は例えば１５ｎｍの深さを有し、Ｓｉ1-x Ｇｅx
層４内へ達している。窪み２２のエッチング時に、Ｓｉ
1-x Ｇｅx 層４から成るゲルマニウム信号をストップ信
号として使用すると有利である。エッチングは例えばコ
リンを用いてウエットケミカル的に行われる。
を侵食するエッチングによって、ｐチャネルトランジス
タの範囲ではゲート電極１１の側方に窪み２２が形成さ
れる。エッチングが好ましくは等方的に行われると、そ
れにより窪み２２はスペーサ１３０の下にも延びる。窪
み２２は例えば１５ｎｍの深さを有し、Ｓｉ1-x Ｇｅx
層４内へ達している。窪み２２のエッチング時に、Ｓｉ
1-x Ｇｅx 層４から成るゲルマニウム信号をストップ信
号として使用すると有利である。エッチングは例えばコ
リンを用いてウエットケミカル的に行われる。
【００４１】第４のマスク２１を除去し、窪み２２の範
囲に露出する結晶表面を例えばＨＦ浸漬によって湿式洗
浄した後、窪み２２はその場でドープされた選択的エピ
タキシャル析出によってｐチャネルトランジスタのため
のソース／ドレイン領域の第２の部分領域２３で充填さ
れる。その際その場で７５０℃でＧｅＨ4 又はＳｉＨ4
を僅かに添加することによってエピタキシャル析出させ
る前に、Ｓｉ表面の自然酸化物をエッチング除去する表
面の低温洗浄が実行されると有利である。
囲に露出する結晶表面を例えばＨＦ浸漬によって湿式洗
浄した後、窪み２２はその場でドープされた選択的エピ
タキシャル析出によってｐチャネルトランジスタのため
のソース／ドレイン領域の第２の部分領域２３で充填さ
れる。その際その場で７５０℃でＧｅＨ4 又はＳｉＨ4
を僅かに添加することによってエピタキシャル析出させ
る前に、Ｓｉ表面の自然酸化物をエッチング除去する表
面の低温洗浄が実行されると有利である。
【００４２】その場でドープされた選択的エピタキシャ
ルシリコン析出は７５０℃及び１０トルで例えばＨ2 、
ＳｉＨ2 Ｃｌ2 、ＨＣｌ及びＢ2 Ｈ6 から成る混合ガス
を使用して行われる。プロセス温度は、構造化されたシ
リコン層３、Ｓｉ1-x Ｇｅx層４及び歪みシリコン層の
構造及び組成が変わらないように選定される。プロセス
混合ガスにＢ2 Ｈ6 を添加することによって、第２の部
分領域２３のためのほぼ段状のドーピングプロフィルが
形成される。ドーパントは第２の部分領域２３において
はその場でドープされたエピタキシーによって結晶格子
内へ入れられ、それゆえドーパントを活性化するための
アニーリングは必要とされない。従って選択的エピタキ
シーの際に形成された段状ドーピングプロフィルはｐチ
ャネルトランジスタのための第２の部分領域２３の広が
りを規定する。このｐチャネルトランジスタのための第
２の部分領域２３は例えば１５ｎｍの深さを有する（図
７参照）。
ルシリコン析出は７５０℃及び１０トルで例えばＨ2 、
ＳｉＨ2 Ｃｌ2 、ＨＣｌ及びＢ2 Ｈ6 から成る混合ガス
を使用して行われる。プロセス温度は、構造化されたシ
リコン層３、Ｓｉ1-x Ｇｅx層４及び歪みシリコン層の
構造及び組成が変わらないように選定される。プロセス
混合ガスにＢ2 Ｈ6 を添加することによって、第２の部
分領域２３のためのほぼ段状のドーピングプロフィルが
形成される。ドーパントは第２の部分領域２３において
はその場でドープされたエピタキシーによって結晶格子
内へ入れられ、それゆえドーパントを活性化するための
アニーリングは必要とされない。従って選択的エピタキ
シーの際に形成された段状ドーピングプロフィルはｐチ
ャネルトランジスタのための第２の部分領域２３の広が
りを規定する。このｐチャネルトランジスタのための第
２の部分領域２３は例えば１５ｎｍの深さを有する（図
７参照）。
【００４３】その後ｎチャネルトランジスタの範囲でも
スペーサエッチングが、例えば第１の補助層１３をエッ
チングしゲート電極１１の側面にスペーサ１３０を生成
する異方性ＣＨＦ3 及びＣＦ4 エッチングプロセスで実
行される。ｎチャネルトランジスタの範囲でのスペーサ
エッチングの際にｐチャネルトランジスタの範囲は図示
されていない別のマスクで覆うことができる。
スペーサエッチングが、例えば第１の補助層１３をエッ
チングしゲート電極１１の側面にスペーサ１３０を生成
する異方性ＣＨＦ3 及びＣＦ4 エッチングプロセスで実
行される。ｎチャネルトランジスタの範囲でのスペーサ
エッチングの際にｐチャネルトランジスタの範囲は図示
されていない別のマスクで覆うことができる。
【００４４】引き続いて選択的エピタキシーによって露
出するシリコン表面はＳｉ1-z Ｇｅz 層２４を設けられ
る。このＳｉ1-z Ｇｅz 層２４はドープされずに成長さ
せられる。このために最初に例えばＨＦ浸漬を用いた湿
式洗浄及び例えば７５０℃での低温洗浄が実行される。
引き続くＳｉ1-z Ｇｅz のエピタキシャル析出はＨ2、
ＳｉＨ2 Ｃｌ、ＨＣｌ及びＧｅＨ4 を含む混合ガスを用
いて例えば６５０℃及び１０トルで行われる。その場合
結晶組成は、Ｓｉ1-z Ｇｅz 層２４の格子定数がＳｉ
1-x Ｇｅx 層４の格子定数とほぼ一致し、それにより新
たなストレスが生じないように選定される。
出するシリコン表面はＳｉ1-z Ｇｅz 層２４を設けられ
る。このＳｉ1-z Ｇｅz 層２４はドープされずに成長さ
せられる。このために最初に例えばＨＦ浸漬を用いた湿
式洗浄及び例えば７５０℃での低温洗浄が実行される。
引き続くＳｉ1-z Ｇｅz のエピタキシャル析出はＨ2、
ＳｉＨ2 Ｃｌ、ＨＣｌ及びＧｅＨ4 を含む混合ガスを用
いて例えば６５０℃及び１０トルで行われる。その場合
結晶組成は、Ｓｉ1-z Ｇｅz 層２４の格子定数がＳｉ
1-x Ｇｅx 層４の格子定数とほぼ一致し、それにより新
たなストレスが生じないように選定される。
【００４５】ゲート電極１１から被覆層１２を除去した
後、ケイ化物接続部が形成される。このために例えばチ
タン層が析出され、ケイ化チタン接続部２５を形成する
ためのアニーリングが実行される。ケイ化チタン接続部
２５を形成する際にはＳｉ1- z Ｇｅz 層２４が完全にな
くなり、それゆえ何処にも不所望なｐｎ接合は形成され
ない。ケイ化チタン接続部２５は第１の部分領域１６、
１８及び第２の部分領域２０、２３の表面にも、ならび
にゲート電極１１の表面及び隣接するｎチャネルトラン
ジスタとｐチャネルトランジスタとの間の露出する半導
体表面にも形成される。これによってｐチャネルトラン
ジスタのソース／ドレイン領域はｎチャネルトランジス
タのソース／ドレイン領域に結合される。このようにし
て自己整合的にインバータが作られる。
後、ケイ化物接続部が形成される。このために例えばチ
タン層が析出され、ケイ化チタン接続部２５を形成する
ためのアニーリングが実行される。ケイ化チタン接続部
２５を形成する際にはＳｉ1- z Ｇｅz 層２４が完全にな
くなり、それゆえ何処にも不所望なｐｎ接合は形成され
ない。ケイ化チタン接続部２５は第１の部分領域１６、
１８及び第２の部分領域２０、２３の表面にも、ならび
にゲート電極１１の表面及び隣接するｎチャネルトラン
ジスタとｐチャネルトランジスタとの間の露出する半導
体表面にも形成される。これによってｐチャネルトラン
ジスタのソース／ドレイン領域はｎチャネルトランジス
タのソース／ドレイン領域に結合される。このようにし
て自己整合的にインバータが作られる。
【００４６】約１５０ｎｍ以下の短いチャネル長の場
合、ゲート電極１１の接続抵抗を改善するために、Ｔ字
形の断面を有するゲート電極１１を形成することは本発
明の枠内にある。
合、ゲート電極１１の接続抵抗を改善するために、Ｔ字
形の断面を有するゲート電極１１を形成することは本発
明の枠内にある。
【００４７】Ｓｉ3 Ｎ4 から成る側壁スペーサ９はこの
例においては半導体アイランド６の側壁に沿って寄生Ｍ
ＯＳトランジスタが形成されるのを阻止する。この側壁
スペーサ９はＳｉＯ2 から形成することもできる。この
場合ゲート誘電体１０を構造化する際の半導体アイラン
ド６の縁部のフリーエッチングを回避するために、順次
に析出されて構造化された少なくとも２つの層から成り
両層間に別のＳｉＯ2スペーサを形成されたゲート電極
１１を形成することは本発明の枠内にある。
例においては半導体アイランド６の側壁に沿って寄生Ｍ
ＯＳトランジスタが形成されるのを阻止する。この側壁
スペーサ９はＳｉＯ2 から形成することもできる。この
場合ゲート誘電体１０を構造化する際の半導体アイラン
ド６の縁部のフリーエッチングを回避するために、順次
に析出されて構造化された少なくとも２つの層から成り
両層間に別のＳｉＯ2スペーサを形成されたゲート電極
１１を形成することは本発明の枠内にある。
【００４８】この実施例では、半導体アイランドにはイ
ンバータとして接続されたｐチャネルトランジスタとｎ
チャネルトランジスタとが形成されている。勿論本発明
は１つのトランジスタタイプ（例えばｎ又はｐチャネル
トランジスタ）のみ、又は個別のトランジスタが設けら
れる半導体アイランドにも適用可能である。
ンバータとして接続されたｐチャネルトランジスタとｎ
チャネルトランジスタとが形成されている。勿論本発明
は１つのトランジスタタイプ（例えばｎ又はｐチャネル
トランジスタ）のみ、又は個別のトランジスタが設けら
れる半導体アイランドにも適用可能である。
【００４９】半導体アイランド６は絶縁層２の表面に配
置され、担持体板１に対するソース／ドレイン領域の第
１の部分領域１６、１８及び第２の部分領域２０、２３
の容量は絶縁層２の厚みに反比例するので、この容量は
絶縁層２の厚みによって調整することができる。この絶
縁層２が例えば４００ｎｍの厚みを有すると、この容量
は半絶縁性ＧａＡｓ内のＭＯＳトランジスタの容量に匹
敵する。それゆえＩＩＩ−Ｖ族半導体回路を持つＳｉ−
ＭＯＳトランジスタを備えた本発明によるＣＭＯＳ回路
装置においては、同程度の容量及びほぼ同じ低電界移動
度が得られると共に、高電界の際にはＧａＡｓより良い
飽和ドリフト速度が得られる。しかしながら１００ｎｍ
以下のチャネル長の場合、飽和特性はスイッチング時間
に低電界移動度より大きく影響しなければならないであ
ろう。
置され、担持体板１に対するソース／ドレイン領域の第
１の部分領域１６、１８及び第２の部分領域２０、２３
の容量は絶縁層２の厚みに反比例するので、この容量は
絶縁層２の厚みによって調整することができる。この絶
縁層２が例えば４００ｎｍの厚みを有すると、この容量
は半絶縁性ＧａＡｓ内のＭＯＳトランジスタの容量に匹
敵する。それゆえＩＩＩ−Ｖ族半導体回路を持つＳｉ−
ＭＯＳトランジスタを備えた本発明によるＣＭＯＳ回路
装置においては、同程度の容量及びほぼ同じ低電界移動
度が得られると共に、高電界の際にはＧａＡｓより良い
飽和ドリフト速度が得られる。しかしながら１００ｎｍ
以下のチャネル長の場合、飽和特性はスイッチング時間
に低電界移動度より大きく影響しなければならないであ
ろう。
【図１】半導体アイランドを備えた基板を示す概略断面
図。
図。
【図２】半導体アイランドに相補性ＭＯＳトランジスタ
を設けるためのウエルを形成し、ゲート誘電体、ゲート
電極及び側壁スペーサを形成し、第１の補助層及び第２
の補助層を析出させた後の基板を示す概略断面図。
を設けるためのウエルを形成し、ゲート誘電体、ゲート
電極及び側壁スペーサを形成し、第１の補助層及び第２
の補助層を析出させた後の基板を示す概略断面図。
【図３】第２の補助層からスペーサを形成し、ｎチャネ
ルトランジスタのソース／ドレイン領域のための第１の
部分領域を形成した後の基板を示す概略断面図。
ルトランジスタのソース／ドレイン領域のための第１の
部分領域を形成した後の基板を示す概略断面図。
【図４】ｐチャネルトランジスタのソース／ドレイン領
域のための第１の部分領域を形成した後の基板を示す概
略断面図。
域のための第１の部分領域を形成した後の基板を示す概
略断面図。
【図５】スペーサを除去し、ｎチャネルトランジスタの
ソース／ドレイン領域のための第２の部分領域を形成し
た後の基板を示す概略断面図。
ソース／ドレイン領域のための第２の部分領域を形成し
た後の基板を示す概略断面図。
【図６】ｐチャネルトランジスタの範囲における半導体
アイランド内へエッチングした後の基板を示す概略断面
図。
アイランド内へエッチングした後の基板を示す概略断面
図。
【図７】その場でドープされた選択的エピタキシーによ
ってｐチャネルトランジスタのためのソース／ドレイン
領域の第２の部分領域を形成した後の基板を示す概略断
面図。
ってｐチャネルトランジスタのためのソース／ドレイン
領域の第２の部分領域を形成した後の基板を示す概略断
面図。
【図８】シリコンを選択的に成長させた後の基板を示す
概略断面図。
概略断面図。
【図９】ソース／ドレイン領域とゲート電極との表面に
ケイ化物層を形成した後の基板を示す概略断面図。
ケイ化物層を形成した後の基板を示す概略断面図。
１ 担持体板 ２ 絶縁層 ３ シリコン層 ４ Ｓｉ1-x Ｇｅx 層 ５ 歪みシリコン層 ６ 半導体アイランド ７ ｐドープされたウエル ８ ｎドープされたウエル ９ 側壁スペーサ １０ ゲート誘電体 １１ ゲート電極 １２ 被覆層 １３ 第１の補助層 １４ 第２の補助層 １５ 第１のマスク １６ ｎチャネルトランジスタのための第１の部分領域 １７ 第２のマスク １８ ｐチャネルトランジスタのための第１の部分領域 １９ 第３のマスク ２０ ｎチャネルトランジスタのための第２の部分領域 ２１ 第４のマスク ２２ 窪み ２３ ｐチャネルトランジスタのための第２の部分領域 ２４ Ｓｉ1-z Ｇｅz 層 ２５ ケイ化チタン接続部 １３０ スペーサ １４０ スペーサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヘルベルト シエーフアー ドイツ連邦共和国 85635 ヘーエンキル ヒエン‐ジーク・ブルン レルヒエンシユ トラーセ 33 (72)発明者 マルチン フラノシユ ドイツ連邦共和国 81739 ミユンヘン ヘルムート‐コイトナー‐シユトラーセ 27
Claims (14)
- 【請求項１】 担持体板（１）上に配置された絶縁層
（２）上に、少なくとも１つのＳｉ1-x Ｇｅx 層（４）
とこのＳｉ1-x Ｇｅx 層（４）とほぼ同じ格子定数を有
する歪みシリコン層（５）とをそれぞれ含む半導体アイ
ランド（６）が配置され、少なくとも１つの半導体アイ
ランド（６）にｐチャネルＭＯＳトランジスタが、少な
くとも１つの半導体アイランド（６）にｎチャネルＭＯ
Ｓトランジスタが設けられることを特徴とする集積ＣＭ
ＯＳ回路装置。 - 【請求項２】 Ｓｉ1-x Ｇｅx 層（４）と絶縁層（２）
との間にシリコン層（３）が配置されることを特徴とす
る請求項１記載のＣＭＯＳ回路装置。 - 【請求項３】 構造化されたシリコン層（３）は０ｎｍ
〜２０ｎｍの厚みを有し、Ｓｉ1-x Ｇｅx 層（４）は１
０ｎｍ〜５０ｎｍの厚み及び２０パーセント〜５０パー
セントのゲルマニウム量を有し、歪みシリコン層（５）
は５ｎｍ〜２０ｎｍの厚みを有することを特徴とする請
求項２記載のＣＭＯＳ回路装置。 - 【請求項４】 Ｓｉ1-x Ｇｅx 層（４）と歪みシリコン
層（５）との間に、Ｓｉ1-y Ｇｅy を含みゲルマニウム
量が減少するバッファ層が配置されていることを特徴と
する請求項１乃至３の１つに記載のＣＭＯＳ回路装置。 - 【請求項５】 ＭＯＳトランジスタのゲート電極（１
１）は多結晶ゲルマニウムを含むことを特徴とする請求
項１乃至４の１つに記載のＣＭＯＳ回路装置。 - 【請求項６】 少なくとも１つの半導体アイランド
（６）に少なくとも１つのｐチャネルトランジスタ及び
ｎチャネルトランジスタが配置されることを特徴とする
請求項１乃至５の１つに記載のＣＭＯＳ回路装置。 - 【請求項７】 担持体板（１）上にシリコン層（３）及
びその下に配置された絶縁層（２）を含むＳＯＩ基板の
シリコン層（３）がアイランド状に構造化され、その場
合絶縁層（２）の表面は部分的に露出し、半導体アイラ
ンド（６）を形成するためにその構造化されたシリコン
層（３）上にＳｉ1-x Ｇｅx 層（４）及び歪みシリコン
層（５）が形成され、そのＳｉ1-x Ｇｅx 層（４）の厚
みは構造化されたシリコン層（３）の格子定数がＳｉ
1-x Ｇｅx 層（４）の格子定数に整合するようにその構
造化されたシリコン層（３）の厚みに合わせられ、半導
体アイランド（６）にｎチャネルトランジスタ及び／又
はｐチャネルトランジスタが形成されることを特徴とす
る集積ＣＭＯＳ回路装置の製造方法。 - 【請求項８】 構造化されたシリコン層（３）は５ｎｍ
〜２０ｎｍの厚みで形成され、Ｓｉ1-x Ｇｅx 層（４）
は１０ｎｍ〜５０ｎｍの厚み及び２０パーセント〜５０
パーセントのゲルマニウム量ｘでもって形成され、歪み
シリコン層（５）は５ｎｍ〜５０ｎｍの厚みで形成され
ることを特徴とする請求項７記載の方法。 - 【請求項９】 半導体アイランド（６）を形成するため
に、構造化されたシリコン層（３）上へ選択的エピタキ
シーによってＳｉ1-x Ｇｅx 層（４）及び歪みシリコン
層（５）が成長させられることを特徴とする請求項７又
は８記載の方法。 - 【請求項１０】 半導体アイランド（６）を形成するた
めに、構造化されたシリコン層（３）内へＳｉ1-x Ｇｅ
x 層（４）を形成するためにゲルマニウムが注入又は拡
散によって導入され、Ｓｉ1-x Ｇｅx 層（４）上へ歪み
シリコン層（５）が選択的エピタキシーによって成長さ
せられることを特徴とする請求項７又は８記載の方法。 - 【請求項１１】 Ｓｉ1-x Ｇｅx 層（４）と歪みシリコ
ン層（５）との間に選択的エピタキシーによってｙ≦ｘ
であるＳｉ1-y Ｇｅy を含みゲルマニウム量が減少する
バッファ層が成長させられることを特徴とする請求項７
乃至１０の１つに記載の方法。 - 【請求項１２】 少なくとも１つのｐチャネルトランジ
スタ及びｎチャネルトランジスタを形成するために、半
導体アイランド（６）の表面上にゲート誘電体（１
０）、ゲート電極（１１）及び被覆層（１２）をそれぞ
れ含むゲート積層体が形成され、ほぼ同形のエッジ被覆
を持つ補助層（１３）が析出させられ、ゲート積層体の
側面の範囲に補助層（１３）に対して選択的にエッチン
グ可能なスペーサ（１４０）が形成され、マスクされた
注入によってｎチャネルトランジスタ及びｐチャネルト
ランジスタのためのソース／ドレイン領域の第１の部分
領域（１６、１８）がそれぞれ形成され、スペーサ（１
４０）が除去され、ｎチャネルトランジスタ及びｐチャ
ネルトランジスタのためのソース／ドレイン領域の第２
の部分領域（２０、２３）が順次に形成され、一方深さ
及びドーパント濃度は第１の部分領域（１６、１８）の
深さ及びドーバント濃度よりそれぞれ小さいことを特徴
とする請求項７乃至１１の１つに記載の方法。 - 【請求項１３】 ｐチャネルトランジスタのためのソー
ス／ドレイン領域の少なくとも第２の部分領域（２３）
は少なくとも歪みシリコン層（５）内へのエッチング及
びその場でドープされた選択的エピタキシーによって形
成されることを特徴とする請求項１２記載の方法。 - 【請求項１４】 ＭＯＳトランジスタのゲート電極（１
１）は多結晶ゲルマニウムを含むことを特徴とする請求
項７乃至１３の１つに記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19639874.6 | 1996-09-27 | ||
| DE19639874 | 1996-09-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10107294A true JPH10107294A (ja) | 1998-04-24 |
| JP4034387B2 JP4034387B2 (ja) | 2008-01-16 |
Family
ID=7807153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27639497A Expired - Fee Related JP4034387B2 (ja) | 1996-09-27 | 1997-09-24 | 集積ｃｍｏｓ回路装置及びその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5998807A (ja) |
| EP (1) | EP0838858B1 (ja) |
| JP (1) | JP4034387B2 (ja) |
| KR (1) | KR100440508B1 (ja) |
| DE (1) | DE59707274D1 (ja) |
| TW (1) | TW344140B (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005244187A (ja) * | 2004-01-30 | 2005-09-08 | Toshiba Ceramics Co Ltd | 歪みシリコンウエハおよびその製造方法 |
| JP2006511096A (ja) * | 2002-10-30 | 2006-03-30 | アンバーウェーブ システムズ コーポレイション | Ｃｍｏｓプロセス中に歪み半導基板層を保護する方法 |
| JP2006287006A (ja) * | 2005-04-01 | 2006-10-19 | Renesas Technology Corp | 半導体基板、半導体装置及びその製造法 |
| JP2007528593A (ja) * | 2003-10-20 | 2007-10-11 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Ｓｉ：ＣおよびＳｉＧｅエピタキシャル成長ソース／ドレインを用いた高性能で応力が向上されたＭＯＳＦＥＴおよび製造方法 |
| US7642140B2 (en) | 2000-01-07 | 2010-01-05 | Samsung Electronics Co., Ltd. | CMOS integrated circuit devices and substrates having buried silicon germanium layers therein and method of forming same |
| US7737466B1 (en) | 2004-01-06 | 2010-06-15 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
| JP4808622B2 (ja) * | 2003-09-10 | 2011-11-02 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 格子不整合エピタキシャル拡張領域ならびにソースおよびドレイン領域を有するひずみチャネルｃｍｏｓトランジスタ構造体およびその製造方法 |
| JP4808618B2 (ja) * | 2003-08-04 | 2011-11-02 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 格子不整合のソースおよびドレイン領域を有する歪み半導体ｃｍｏｓトランジスタを有する集積回路および製作方法 |
Families Citing this family (85)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10270685A (ja) * | 1997-03-27 | 1998-10-09 | Sony Corp | 電界効果トランジスタとその製造方法、半導体装置とその製造方法、その半導体装置を含む論理回路および半導体基板 |
| DE69827824T3 (de) | 1997-06-24 | 2009-09-03 | Massachusetts Institute Of Technology, Cambridge | Kontrolle der verspannungsdichte durch verwendung von gradientenschichten und durch planarisierung |
| US7227176B2 (en) | 1998-04-10 | 2007-06-05 | Massachusetts Institute Of Technology | Etch stop layer system |
| DE19845066C2 (de) * | 1998-09-30 | 2000-08-03 | Siemens Ag | Integrierte Schaltungsanordnung und Verfahren zu deren Herstellung |
| JP4521542B2 (ja) * | 1999-03-30 | 2010-08-11 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体基板 |
| KR100429869B1 (ko) * | 2000-01-07 | 2004-05-03 | 삼성전자주식회사 | 매몰 실리콘 저머늄층을 갖는 ｃｍｏｓ 집적회로 소자 및기판과 그의 제조방법 |
| US6750130B1 (en) | 2000-01-20 | 2004-06-15 | Amberwave Systems Corporation | Heterointegration of materials using deposition and bonding |
| JP2003520444A (ja) | 2000-01-20 | 2003-07-02 | アンバーウェーブ システムズ コーポレイション | 高温成長を不要とする低貫通転位密度格子不整合エピ層 |
| US6602613B1 (en) | 2000-01-20 | 2003-08-05 | Amberwave Systems Corporation | Heterointegration of materials using deposition and bonding |
| US20020042183A1 (en) * | 2000-02-10 | 2002-04-11 | Chan Kevin K. | Two-step MOSFET gate formation for high-density devices |
| DE10015278B4 (de) * | 2000-03-28 | 2004-09-23 | Infineon Technologies Ag | Halbleiterspeicher mit einem Speicherzellenfeld |
| US20020031909A1 (en) * | 2000-05-11 | 2002-03-14 | Cyril Cabral | Self-aligned silicone process for low resistivity contacts to thin film silicon-on-insulator mosfets |
| WO2001093338A1 (en) | 2000-05-26 | 2001-12-06 | Amberwave Systems Corporation | Buried channel strained silicon fet using an ion implanted doped layer |
| JP2002043576A (ja) * | 2000-07-24 | 2002-02-08 | Univ Tohoku | 半導体装置 |
| WO2002013262A2 (en) * | 2000-08-07 | 2002-02-14 | Amberwave Systems Corporation | Gate technology for strained surface channel and strained buried channel mosfet devices |
| DE60125952T2 (de) | 2000-08-16 | 2007-08-02 | Massachusetts Institute Of Technology, Cambridge | Verfahren für die herstellung eines halbleiterartikels mittels graduellem epitaktischen wachsen |
| JP3998408B2 (ja) * | 2000-09-29 | 2007-10-24 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US6503833B1 (en) * | 2000-11-15 | 2003-01-07 | International Business Machines Corporation | Self-aligned silicide (salicide) process for strained silicon MOSFET ON SiGe and structure formed thereby |
| US6544854B1 (en) * | 2000-11-28 | 2003-04-08 | Lsi Logic Corporation | Silicon germanium CMOS channel |
| US6649480B2 (en) | 2000-12-04 | 2003-11-18 | Amberwave Systems Corporation | Method of fabricating CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs |
| EP1399970A2 (en) * | 2000-12-04 | 2004-03-24 | Amberwave Systems Corporation | Cmos inverter circuits utilizing strained silicon surface channel mosfets |
| US20020090772A1 (en) * | 2000-12-11 | 2002-07-11 | Seiko Epson Corporation | Method for manufacturing semiconductor lamination, method for manufacturing lamination, semiconductor device, and electronic equipment |
| KR100516673B1 (ko) * | 2000-12-11 | 2005-09-22 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| KR100495023B1 (ko) * | 2000-12-28 | 2005-06-14 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
| US6495402B1 (en) | 2001-02-06 | 2002-12-17 | Advanced Micro Devices, Inc. | Semiconductor-on-insulator (SOI) device having source/drain silicon-germanium regions and method of manufacture |
| US6380590B1 (en) | 2001-02-22 | 2002-04-30 | Advanced Micro Devices, Inc. | SOI chip having multiple threshold voltage MOSFETs by using multiple channel materials and method of fabricating same |
| US6410371B1 (en) | 2001-02-26 | 2002-06-25 | Advanced Micro Devices, Inc. | Method of fabrication of semiconductor-on-insulator (SOI) wafer having a Si/SiGe/Si active layer |
| US6723661B2 (en) | 2001-03-02 | 2004-04-20 | Amberwave Systems Corporation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
| US6724008B2 (en) | 2001-03-02 | 2004-04-20 | Amberwave Systems Corporation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
| US6593641B1 (en) | 2001-03-02 | 2003-07-15 | Amberwave Systems Corporation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
| US6900103B2 (en) | 2001-03-02 | 2005-05-31 | Amberwave Systems Corporation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
| US6830976B2 (en) | 2001-03-02 | 2004-12-14 | Amberwave Systems Corproation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
| US6703688B1 (en) | 2001-03-02 | 2004-03-09 | Amberwave Systems Corporation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
| JP2002299469A (ja) * | 2001-04-04 | 2002-10-11 | Seiko Instruments Inc | 半導体装置 |
| WO2002082514A1 (en) | 2001-04-04 | 2002-10-17 | Massachusetts Institute Of Technology | A method for semiconductor device fabrication |
| US6645861B2 (en) * | 2001-04-18 | 2003-11-11 | International Business Machines Corporation | Self-aligned silicide process for silicon sidewall source and drain contacts |
| US6413829B1 (en) * | 2001-06-01 | 2002-07-02 | Advanced Micro Devices, Inc. | Field effect transistor in SOI technology with schottky-contact extensions |
| AU2002322105A1 (en) | 2001-06-14 | 2003-01-02 | Amberware Systems Corporation | Method of selective removal of sige alloys |
| US7301180B2 (en) | 2001-06-18 | 2007-11-27 | Massachusetts Institute Of Technology | Structure and method for a high-speed semiconductor device having a Ge channel layer |
| JP2004531901A (ja) * | 2001-06-21 | 2004-10-14 | マサチューセッツ インスティテュート オブ テクノロジー | 歪み半導体層を備えたｍｏｓｆｅｔ |
| JP3647777B2 (ja) * | 2001-07-06 | 2005-05-18 | 株式会社東芝 | 電界効果トランジスタの製造方法及び集積回路素子 |
| US6730551B2 (en) | 2001-08-06 | 2004-05-04 | Massachusetts Institute Of Technology | Formation of planar strained layers |
| US7138649B2 (en) | 2001-08-09 | 2006-11-21 | Amberwave Systems Corporation | Dual-channel CMOS transistors with differentially strained channels |
| US6974735B2 (en) * | 2001-08-09 | 2005-12-13 | Amberwave Systems Corporation | Dual layer Semiconductor Devices |
| US6831292B2 (en) | 2001-09-21 | 2004-12-14 | Amberwave Systems Corporation | Semiconductor structures employing strained material layers with defined impurity gradients and methods for fabricating same |
| WO2003028106A2 (en) | 2001-09-24 | 2003-04-03 | Amberwave Systems Corporation | Rf circuits including transistors having strained material layers |
| US6600170B1 (en) * | 2001-12-17 | 2003-07-29 | Advanced Micro Devices, Inc. | CMOS with strained silicon channel NMOS and silicon germanium channel PMOS |
| WO2003079415A2 (en) | 2002-03-14 | 2003-09-25 | Amberwave Systems Corporation | Methods for fabricating strained layers on semiconductor substrates |
| CN100399576C (zh) | 2002-03-28 | 2008-07-02 | 先进微装置公司 | 于沟道区域中具有退化掺杂分布的半导体组件及用于制造该半导体组件的方法 |
| DE10214066B4 (de) | 2002-03-28 | 2007-02-01 | Advanced Micro Devices, Inc., Sunnyvale | Halbleiterbauelement mit retrogradem Dotierprofil in einem Kanalgebiet und Verfahren zur Herstellung desselben |
| US6713819B1 (en) * | 2002-04-08 | 2004-03-30 | Advanced Micro Devices, Inc. | SOI MOSFET having amorphized source drain and method of fabrication |
| KR20030090411A (ko) | 2002-05-23 | 2003-11-28 | 삼성전자주식회사 | 선택적 성장을 이용한 씨모스 게이트 및 그 제조방법 |
| US7307273B2 (en) | 2002-06-07 | 2007-12-11 | Amberwave Systems Corporation | Control of strain in device layers by selective relaxation |
| US20030227057A1 (en) | 2002-06-07 | 2003-12-11 | Lochtefeld Anthony J. | Strained-semiconductor-on-insulator device structures |
| AU2003238963A1 (en) | 2002-06-07 | 2003-12-22 | Amberwave Systems Corporation | Semiconductor devices having strained dual channel layers |
| US6995430B2 (en) | 2002-06-07 | 2006-02-07 | Amberwave Systems Corporation | Strained-semiconductor-on-insulator device structures |
| US7335545B2 (en) | 2002-06-07 | 2008-02-26 | Amberwave Systems Corporation | Control of strain in device layers by prevention of relaxation |
| US7074623B2 (en) | 2002-06-07 | 2006-07-11 | Amberwave Systems Corporation | Methods of forming strained-semiconductor-on-insulator finFET device structures |
| US7615829B2 (en) * | 2002-06-07 | 2009-11-10 | Amberwave Systems Corporation | Elevated source and drain elements for strained-channel heterojuntion field-effect transistors |
| AU2003247513A1 (en) * | 2002-06-10 | 2003-12-22 | Amberwave Systems Corporation | Growing source and drain elements by selecive epitaxy |
| US6982474B2 (en) | 2002-06-25 | 2006-01-03 | Amberwave Systems Corporation | Reacted conductive gate electrodes |
| JP3873012B2 (ja) * | 2002-07-29 | 2007-01-24 | 株式会社東芝 | 半導体装置の製造方法 |
| EP2267762A3 (en) | 2002-08-23 | 2012-08-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor heterostructures having reduced dislocation pile-ups and related methods |
| US7594967B2 (en) | 2002-08-30 | 2009-09-29 | Amberwave Systems Corporation | Reduction of dislocation pile-up formation during relaxed lattice-mismatched epitaxy |
| DE10248723A1 (de) * | 2002-10-18 | 2004-05-06 | Infineon Technologies Ag | Integrierte Schaltungsanordnung mit Kondensatoren und mit vorzugsweise planaren Transistoren und Herstellungsverfahren |
| JP2004172389A (ja) * | 2002-11-20 | 2004-06-17 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US6627515B1 (en) * | 2002-12-13 | 2003-09-30 | Taiwan Semiconductor Manufacturing Company | Method of fabricating a non-floating body device with enhanced performance |
| US6743689B1 (en) * | 2003-01-14 | 2004-06-01 | Advanced Micro Devices, Inc. | Method of fabrication SOI devices with accurately defined monocrystalline source/drain extensions |
| EP1588406B1 (en) | 2003-01-27 | 2019-07-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structures with structural homogeneity |
| US6905923B1 (en) * | 2003-07-15 | 2005-06-14 | Advanced Micro Devices, Inc. | Offset spacer process for forming N-type transistors |
| US7029980B2 (en) * | 2003-09-25 | 2006-04-18 | Freescale Semiconductor Inc. | Method of manufacturing SOI template layer |
| JP2005252067A (ja) * | 2004-03-05 | 2005-09-15 | Toshiba Corp | 電界効果トランジスタ及びその製造方法 |
| JP4177775B2 (ja) * | 2004-03-16 | 2008-11-05 | 株式会社東芝 | 半導体基板及びその製造方法並びに半導体装置 |
| US7087965B2 (en) * | 2004-04-22 | 2006-08-08 | International Business Machines Corporation | Strained silicon CMOS on hybrid crystal orientations |
| US6991998B2 (en) * | 2004-07-02 | 2006-01-31 | International Business Machines Corporation | Ultra-thin, high quality strained silicon-on-insulator formed by elastic strain transfer |
| US7241647B2 (en) * | 2004-08-17 | 2007-07-10 | Freescale Semiconductor, Inc. | Graded semiconductor layer |
| KR100593738B1 (ko) * | 2004-08-20 | 2006-06-28 | 삼성전자주식회사 | 보강막 패턴들을 갖는 트랜지스터들 및 그 형성방법들 |
| US7274073B2 (en) * | 2004-10-08 | 2007-09-25 | International Business Machines Corporation | Integrated circuit with bulk and SOI devices connected with an epitaxial region |
| US7393733B2 (en) | 2004-12-01 | 2008-07-01 | Amberwave Systems Corporation | Methods of forming hybrid fin field-effect transistor structures |
| US7282402B2 (en) * | 2005-03-30 | 2007-10-16 | Freescale Semiconductor, Inc. | Method of making a dual strained channel semiconductor device |
| JP2007157788A (ja) * | 2005-11-30 | 2007-06-21 | Toshiba Corp | 半導体装置 |
| KR100760912B1 (ko) * | 2005-12-29 | 2007-09-21 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| US20070287244A1 (en) * | 2006-04-26 | 2007-12-13 | Applied Materials, Inc., A Delaware Corporation | ALTERNATIVE INTEGRATION SCHEME FOR CMOS S/D SiGe PROCESS |
| KR101096980B1 (ko) * | 2009-02-04 | 2011-12-20 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US10319880B2 (en) * | 2016-12-02 | 2019-06-11 | Innolux Corporation | Display device |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01162376A (ja) * | 1987-12-18 | 1989-06-26 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5158907A (en) * | 1990-08-02 | 1992-10-27 | At&T Bell Laboratories | Method for making semiconductor devices with low dislocation defects |
| US5168072A (en) * | 1990-10-12 | 1992-12-01 | Texas Instruments Incorporated | Method of fabricating an high-performance insulated-gate field-effect transistor |
| US5461250A (en) * | 1992-08-10 | 1995-10-24 | International Business Machines Corporation | SiGe thin film or SOI MOSFET and method for making the same |
| US5403762A (en) * | 1993-06-30 | 1995-04-04 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a TFT |
| US5792679A (en) * | 1993-08-30 | 1998-08-11 | Sharp Microelectronics Technology, Inc. | Method for forming silicon-germanium/Si/silicon dioxide heterostructure using germanium implant |
| JPH0799307A (ja) * | 1993-09-29 | 1995-04-11 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
| US5461243A (en) * | 1993-10-29 | 1995-10-24 | International Business Machines Corporation | Substrate for tensilely strained semiconductor |
| KR100362751B1 (ko) * | 1994-01-19 | 2003-02-11 | 소니 가부시끼 가이샤 | 반도체소자의콘택트홀및그형성방법 |
| US5534713A (en) * | 1994-05-20 | 1996-07-09 | International Business Machines Corporation | Complementary metal-oxide semiconductor transistor logic using strained SI/SIGE heterostructure layers |
| JP3219996B2 (ja) * | 1995-03-27 | 2001-10-15 | 株式会社東芝 | 半導体装置及びその製造方法 |
-
1997
- 1997-08-08 EP EP97113774A patent/EP0838858B1/de not_active Expired - Lifetime
- 1997-08-08 DE DE59707274T patent/DE59707274D1/de not_active Expired - Lifetime
- 1997-09-09 US US08/925,672 patent/US5998807A/en not_active Expired - Lifetime
- 1997-09-24 JP JP27639497A patent/JP4034387B2/ja not_active Expired - Fee Related
- 1997-09-26 KR KR1019970048906A patent/KR100440508B1/ko not_active IP Right Cessation
- 1997-09-26 TW TW086114049A patent/TW344140B/zh not_active IP Right Cessation
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7642140B2 (en) | 2000-01-07 | 2010-01-05 | Samsung Electronics Co., Ltd. | CMOS integrated circuit devices and substrates having buried silicon germanium layers therein and method of forming same |
| JP2006511096A (ja) * | 2002-10-30 | 2006-03-30 | アンバーウェーブ システムズ コーポレイション | Ｃｍｏｓプロセス中に歪み半導基板層を保護する方法 |
| JP4808618B2 (ja) * | 2003-08-04 | 2011-11-02 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 格子不整合のソースおよびドレイン領域を有する歪み半導体ｃｍｏｓトランジスタを有する集積回路および製作方法 |
| JP4808622B2 (ja) * | 2003-09-10 | 2011-11-02 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 格子不整合エピタキシャル拡張領域ならびにソースおよびドレイン領域を有するひずみチャネルｃｍｏｓトランジスタ構造体およびその製造方法 |
| JP2007528593A (ja) * | 2003-10-20 | 2007-10-11 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Ｓｉ：ＣおよびＳｉＧｅエピタキシャル成長ソース／ドレインを用いた高性能で応力が向上されたＭＯＳＦＥＴおよび製造方法 |
| US8168489B2 (en) | 2003-10-20 | 2012-05-01 | International Business Machines Corporation | High performance stress-enhanced MOSFETS using Si:C and SiGe epitaxial source/drain and method of manufacture |
| US8901566B2 (en) | 2003-10-20 | 2014-12-02 | International Business Machines Corporation | High performance stress-enhanced MOSFETs using Si:C and SiGe epitaxial source/drain and method of manufacture |
| US7737466B1 (en) | 2004-01-06 | 2010-06-15 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
| JP2005244187A (ja) * | 2004-01-30 | 2005-09-08 | Toshiba Ceramics Co Ltd | 歪みシリコンウエハおよびその製造方法 |
| JP2006287006A (ja) * | 2005-04-01 | 2006-10-19 | Renesas Technology Corp | 半導体基板、半導体装置及びその製造法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0838858A3 (de) | 1998-09-30 |
| EP0838858A2 (de) | 1998-04-29 |
| US5998807A (en) | 1999-12-07 |
| EP0838858B1 (de) | 2002-05-15 |
| JP4034387B2 (ja) | 2008-01-16 |
| TW344140B (en) | 1998-11-01 |
| KR19980024988A (ko) | 1998-07-06 |
| DE59707274D1 (de) | 2002-06-20 |
| KR100440508B1 (ko) | 2004-09-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4034387B2 (ja) | 集積ｃｍｏｓ回路装置及びその製造方法 | |
| US10396214B2 (en) | Method of fabricating electrostatically enhanced fins and stacked nanowire field effect transistors | |
| US7154118B2 (en) | Bulk non-planar transistor having strained enhanced mobility and methods of fabrication | |
| JP3014372B2 (ja) | 局所選択酸化を用いた絶縁体上のバルクおよびひずみを有するシリコン | |
| US6432754B1 (en) | Double SOI device with recess etch and epitaxy | |
| US5757038A (en) | Self-aligned dual gate MOSFET with an ultranarrow channel | |
| US6673661B1 (en) | Self-aligned method for forming dual gate thin film transistor (TFT) device | |
| US7109516B2 (en) | Strained-semiconductor-on-insulator finFET device structures | |
| US7180138B2 (en) | SOI structure having a SiGe layer interposed between the silicon and the insulator | |
| US8084329B2 (en) | Transistor devices and methods of making | |
| US7018882B2 (en) | Method to form local “silicon-on-nothing” or “silicon-on-insulator” wafers with tensile-strained silicon | |
| US20160336428A1 (en) | Local soi fins with multiple heights | |
| US20050056827A1 (en) | CMOS compatible low band offset double barrier resonant tunneling diode | |
| TW201635517A (zh) | 具有替代通道材料之電性絕緣鰭片結構及其製法 | |
| US20050023569A1 (en) | Field effect transistor (FET) device having corrugated structure and method for fabrication thereof | |
| US10319645B2 (en) | Method for forming a semiconductor structure containing high mobility semiconductor channel materials | |
| US9754967B2 (en) | Structure for integration of an III-V compound semiconductor on SOI | |
| EP1638149B1 (fr) | Procédé de fabrication d'un transistor à effet de champ à grille isolée à canal à hétérostructure | |
| JPH11163343A (ja) | 半導体装置およびその製造方法 | |
| TW200529299A (en) | A method for improving the electrical continuity for a silicon-germanium film across a silicon/oxide/polysilicon surface using a novel two-temperature process | |
| JP4290038B2 (ja) | 半導体装置及びトランジスタ並びに半導体装置の製造方法 | |
| US10559662B2 (en) | Hybrid aspect ratio trapping | |
| CN102738172B (zh) | 一种双多晶平面SOI BiCMOS集成器件及制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040609 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050630 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050929 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060518 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060818 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060823 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061117 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070510 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070806 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070927 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071025 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131102 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |