JPH0387068A - ゲートターンオフパワー半導体素子 - Google Patents
ゲートターンオフパワー半導体素子Info
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- JPH0387068A JPH0387068A JP2190358A JP19035890A JPH0387068A JP H0387068 A JPH0387068 A JP H0387068A JP 2190358 A JP2190358 A JP 2190358A JP 19035890 A JP19035890 A JP 19035890A JP H0387068 A JPH0387068 A JP H0387068A
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 239000000758 substrate Substances 0.000 claims description 8
- 230000005669 field effect Effects 0.000 claims description 2
- 230000001939 inductive effect Effects 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 3
- 239000000654 additive Substances 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 3
- 230000000996 additive effect Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
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- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
- H10D18/65—Gate-turn-off devices with turn-off by field effect
- H10D18/655—Gate-turn-off devices with turn-off by field effect produced by insulated gate structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/40—Thyristors with turn-on by field effect
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
- H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/131—Thyristors having built-in components
- H10D84/135—Thyristors having built-in components the built-in components being diodes
- H10D84/136—Thyristors having built-in components the built-in components being diodes in anti-parallel configurations, e.g. reverse current thyristor [RCT]
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明はパワーエレクトロニクスの分野、特に(a)
アノードとカソード間の半導体基板において、互いに
隣あって配置され、且つ並列に接続された複数のユニッ
トセルと、 (ロ)ユニットセルの各々において、カソード電極に接
続されたエミッターゾーン、第1のベース層、全てのユ
ニットセルに共通の第2のベース層及びアノード電極に
接続された工逅ツター層とから戒る一連の交互にドープ
された層を有するサイリスタ構造と、 (c) 各々のエミッターゾーンに対して、サイリス
タ構造と共にMOS制御サイリスタMCTを形成する電
界効果制御短絡回路、 とから成るゲートターンオフパワー半導体素子に関する
。
アノードとカソード間の半導体基板において、互いに
隣あって配置され、且つ並列に接続された複数のユニッ
トセルと、 (ロ)ユニットセルの各々において、カソード電極に接
続されたエミッターゾーン、第1のベース層、全てのユ
ニットセルに共通の第2のベース層及びアノード電極に
接続された工逅ツター層とから戒る一連の交互にドープ
された層を有するサイリスタ構造と、 (c) 各々のエミッターゾーンに対して、サイリス
タ構造と共にMOS制御サイリスタMCTを形成する電
界効果制御短絡回路、 とから成るゲートターンオフパワー半導体素子に関する
。
(先行技術)
このような素子は、例えばV、AJ、Temple著、
IEEE Trans、 Electron Devi
ces、 Vol、 t!D−33゜pp、1609−
1618 (1986)によって公知である。
IEEE Trans、 Electron Devi
ces、 Vol、 t!D−33゜pp、1609−
1618 (1986)によって公知である。
(本発明の背景)
数年間、MOS制御素子の開発はパワーエレクトロニク
ス分野において、ますます促進されてきている。この傾
向はDMOS構造を有するユニポーラパワーMO3FE
T (第1図)によって開始された。
ス分野において、ますます促進されてきている。この傾
向はDMOS構造を有するユニポーラパワーMO3FE
T (第1図)によって開始された。
これらのMOS制御素子の主な利点はゲート電極におい
て、高い入力インピーダンスに基づいていることである
。それは非常に低い電力消費で素子を駆動することを可
能にしている。
て、高い入力インピーダンスに基づいていることである
。それは非常に低い電力消費で素子を駆動することを可
能にしている。
しかしながら、0MOSFETは重要な欠点を有してい
る。これらの素子の伝導はユニポーラ特性のため、最大
電流の強さを制限する高い順抵抗を犠牲にして、高い破
壊電圧が得られている。
る。これらの素子の伝導はユニポーラ特性のため、最大
電流の強さを制限する高い順抵抗を犠牲にして、高い破
壊電圧が得られている。
この問題を解決するために、低電力MO9駆動の利点と
低抵抗のバイポーラ電流伝送の利点とを組み合わせたM
OS制御バイポーラ構造が提案されている。
低抵抗のバイポーラ電流伝送の利点とを組み合わせたM
OS制御バイポーラ構造が提案されている。
これらの構造の1つはIGBY(Insulated
GateBipolar Transistor)とし
ての先行技術により知られている。
GateBipolar Transistor)とし
ての先行技術により知られている。
他の構造は始めに述べたV」、に、Te+5pleによ
る記事に記載されており、所謂MOS制御サイリスタM
CT(MOS Controlled Thyrist
or)である。複数の隣合って配置されている並列接続
されたユニットセルからなるこのようなMCTは集積M
O3FHT (第2図)によるカソード側のエミッター
ゾーンを短絡することによってターンオフされる。
る記事に記載されており、所謂MOS制御サイリスタM
CT(MOS Controlled Thyrist
or)である。複数の隣合って配置されている並列接続
されたユニットセルからなるこのようなMCTは集積M
O3FHT (第2図)によるカソード側のエミッター
ゾーンを短絡することによってターンオフされる。
近年知られているバイポーラMCTは上述の理由のため
殆どの分野においてユニポーラDMO3FETより優れ
ているけれども、それらはまだ次の欠点を有している。
殆どの分野においてユニポーラDMO3FETより優れ
ているけれども、それらはまだ次の欠点を有している。
従来のあらゆるDMOSFBは通常の動作(アノードA
に正の電圧が加えられる)中に逆方向に分極されている
寄生ダイオード構造(第1図に示されている)を有して
いる。
に正の電圧が加えられる)中に逆方向に分極されている
寄生ダイオード構造(第1図に示されている)を有して
いる。
誘導性の負荷の場合、実際のスイッチはスイッチング過
程の間インダクタンスに蓄えられたエネルギーに対して
保護されなければならない、と言うことは一般に知られ
ている。従来技術において、これは回路内の所謂逆平行
フリー・ホイーリング・ダイオードによって保証されて
いる。勿論、これらの付加的な素子は、例えば複雑で、
高価なコンバータを形成する。
程の間インダクタンスに蓄えられたエネルギーに対して
保護されなければならない、と言うことは一般に知られ
ている。従来技術において、これは回路内の所謂逆平行
フリー・ホイーリング・ダイオードによって保証されて
いる。勿論、これらの付加的な素子は、例えば複雑で、
高価なコンバータを形成する。
上述の構造上固有の逆ダイオードは技術的に大きな誘導
性の逆電流を充分に扱うことができる範囲まで改良され
たパワー?l0SFETの新しい出現は、近年利用でき
るようになった。従って、これらの新しいMOSFET
では個々の保護ダイオードは大部分省くことができる。
性の逆電流を充分に扱うことができる範囲まで改良され
たパワー?l0SFETの新しい出現は、近年利用でき
るようになった。従って、これらの新しいMOSFET
では個々の保護ダイオードは大部分省くことができる。
しかしながら、公知のMCTにおいてはそうはならない
。
。
(本発明の概要)
従って、本発明の目的は集積逆ダイオードを有する新規
なMCTを提供し、非常に簡単な回路を得ることができ
るものである。
なMCTを提供し、非常に簡単な回路を得ることができ
るものである。
初めに述べたタイプの素子において、この目的は、
(d) 第2のベース層はユニットセル間の半導体基
板のカソード側の表面に達し、そして第2のベース層と
反対にドープされ、且つ第2のベース層に達しているコ
レクターゾーンが配列され、且つカソード電極に接続さ
れており、 (e) エミッターゾーンはアノード電極に接続され
、且つ第2のベース層とコレクターゾーンと共に、ダイ
オード構造を構成する反対にドープされたゾーンによっ
てコレクターゾーンの反対側で遮られている、 ことによって達成される。
板のカソード側の表面に達し、そして第2のベース層と
反対にドープされ、且つ第2のベース層に達しているコ
レクターゾーンが配列され、且つカソード電極に接続さ
れており、 (e) エミッターゾーンはアノード電極に接続され
、且つ第2のベース層とコレクターゾーンと共に、ダイ
オード構造を構成する反対にドープされたゾーンによっ
てコレクターゾーンの反対側で遮られている、 ことによって達成される。
従って、本発明の要旨は付加的なドープされたゾーンを
挿入することによって、ユニットセル間に所望の逆ダイ
オード構造を作ることである。
挿入することによって、ユニットセル間に所望の逆ダイ
オード構造を作ることである。
本発明の第1の図示された実施例によれば、分離したア
ノード短絡回路ゾーンがエミッター層を阻止している逆
にドープされたゾーンとして用いられる。
ノード短絡回路ゾーンがエミッター層を阻止している逆
にドープされたゾーンとして用いられる。
本発明の第2の図示された実施例によれば、エミッター
層と第2のベース層間に設けられている連続したストッ
プ層の一部がエミッター層を阻止する逆にドープされた
ゾーンとして用いられる。
層と第2のベース層間に設けられている連続したストッ
プ層の一部がエミッター層を阻止する逆にドープされた
ゾーンとして用いられる。
更に、図示された実施例は請求項2以下に見出される。
(実施例)
図面を参照して、幾つかの図面を通して同−或いは対応
する部分には同一の参照番号が示しであるが、第1図は
、例えば米国特許第4.466.176号によって公知
であるDMOSFETのユニットセルを示している。
する部分には同一の参照番号が示しであるが、第1図は
、例えば米国特許第4.466.176号によって公知
であるDMOSFETのユニットセルを示している。
半導体基板lに一連の種々のドープされた層、即ちpゝ
ドープされたコンタクトゾーン7、n−ドープされた
ベース層8及びnl ドープされたエミッター層9が対
応するカソード電極2とアノード電極10を有するカソ
ードにとアノードA間に配置されている。
ドープされたコンタクトゾーン7、n−ドープされた
ベース層8及びnl ドープされたエミッター層9が対
応するカソード電極2とアノード電極10を有するカソ
ードにとアノードA間に配置されている。
コンタクトゾーン7の側はn+ ドープされたソースゾ
ーン5、pドープされたチャネルゾーン6及びゲート電
極4から戒るMO3制御構造を有している。ゲート電極
4はカソード電極2と半導体基板1からゲート絶縁3に
よって分離されて、チャネルゾーン6の上に配置されて
いる。
ーン5、pドープされたチャネルゾーン6及びゲート電
極4から戒るMO3制御構造を有している。ゲート電極
4はカソード電極2と半導体基板1からゲート絶縁3に
よって分離されて、チャネルゾーン6の上に配置されて
いる。
第1図の回路記号によって示されているように、コンタ
クトゾーン7、ベースゾーン8及びエミッター層9は実
際のDMOSFETと反差列に接続されているダイオー
ド構造11を形威し、且つ誘導性負荷のスイッチングの
間、素子に所望の特性を与える。
クトゾーン7、ベースゾーン8及びエミッター層9は実
際のDMOSFETと反差列に接続されているダイオー
ド構造11を形威し、且つ誘導性負荷のスイッチングの
間、素子に所望の特性を与える。
従来のMCTのユニットセルが第2図に示されているが
、従来のMCTはこのようなダイオード構造を有してい
ない。代わりに、エミッターゾーン14、第1のベース
層15、第2のベース層16及びエミッター層17(第
2図の素子におけるドーピングの順序は、例えばn +
、p 、 n −、p +である。)から戒る4層の
交互にドープされたサイリスタ構造を有している。
、従来のMCTはこのようなダイオード構造を有してい
ない。代わりに、エミッターゾーン14、第1のベース
層15、第2のベース層16及びエミッター層17(第
2図の素子におけるドーピングの順序は、例えばn +
、p 、 n −、p +である。)から戒る4層の
交互にドープされたサイリスタ構造を有している。
省略したダイオード構造は次の方法でMCTに集積され
ることができる。
ることができる。
逆極性のパルスによって同じゲート電極4を通って第2
図による素子をターンオンすることができるので、MO
3構造間のカソード側の半導体基板の表面にまで第2の
ベース層17を引き上げ、そしてそこにIGBTセルを
配置すること(第3図)がヨーロッパ特許出@(出願番
号、89105333.2)に提案されている。
図による素子をターンオンすることができるので、MO
3構造間のカソード側の半導体基板の表面にまで第2の
ベース層17を引き上げ、そしてそこにIGBTセルを
配置すること(第3図)がヨーロッパ特許出@(出願番
号、89105333.2)に提案されている。
この配列において、各々のIGBTセルはカソード電極
2に直接接続され、ソースゾーン18(ここはnl ド
ープされている。)、チャネルゾーン19(ここはpド
ープされている。)及びゲート電極4からなるMOS構
造を与えているコレクターゾーン(ここはp゛ ドープ
されている。)を有している。更に、各々のIGBTセ
ルは第2のベース層16とエミッター7117を有して
いる。
2に直接接続され、ソースゾーン18(ここはnl ド
ープされている。)、チャネルゾーン19(ここはpド
ープされている。)及びゲート電極4からなるMOS構
造を与えているコレクターゾーン(ここはp゛ ドープ
されている。)を有している。更に、各々のIGBTセ
ルは第2のベース層16とエミッター7117を有して
いる。
第3図と第1図間の比較によって判るように、DMOS
FET構造のかなりの部分がこのようなIGBTセルに
よってMCTに既に集積化されている。所望の集積逆並
列ダイオード構造11を得るために、第1の好ましい実
施例(第4図)にしたがって、従来のアノード短絡回路
がアノード側に付加的に用意されている。
FET構造のかなりの部分がこのようなIGBTセルに
よってMCTに既に集積化されている。所望の集積逆並
列ダイオード構造11を得るために、第1の好ましい実
施例(第4図)にしたがって、従来のアノード短絡回路
がアノード側に付加的に用意されている。
これらの各々のアノード短絡回路はエミッター層17と
反対に(n”に)ドープされ、コレクターゾーン20の
反対側に配列され、そしてエミッタ−Ji17を遮断し
、且つ第2のベース層16をアノード電極10に接続す
る分離したアノード短絡回路ゾーン21から実質的に戒
っている。それらは素子のダイナミック特性をかなり改
善する。
反対に(n”に)ドープされ、コレクターゾーン20の
反対側に配列され、そしてエミッタ−Ji17を遮断し
、且つ第2のベース層16をアノード電極10に接続す
る分離したアノード短絡回路ゾーン21から実質的に戒
っている。それらは素子のダイナミック特性をかなり改
善する。
カソード側IGBTターンオンセルと反対側のアノード
短絡回路から戒る第4図の素子の部分構造は正に第1図
のDMOSFETに対応し、従って、また第4図の回路
記号によって示される逆並列ダイオード構造を有してい
る。
短絡回路から戒る第4図の素子の部分構造は正に第1図
のDMOSFETに対応し、従って、また第4図の回路
記号によって示される逆並列ダイオード構造を有してい
る。
適当な幾何学的設計に従って、この新規なMCTは誘導
性の逆電流を扱うことができ、また(外部のフリーホイ
ーリングダイオードを省くことによって)従来DMOS
FETの場合にのみ可能であった回路の単純化を導くこ
とができる。
性の逆電流を扱うことができ、また(外部のフリーホイ
ーリングダイオードを省くことによって)従来DMOS
FETの場合にのみ可能であった回路の単純化を導くこ
とができる。
第5図は本発明の第2の好ましい実施例を示している。
アノード短絡回路は、エミッターJif17と第2のベ
ース層16の間に配列されている全域のストップ!22
はコレクターゾーン20の反対側にあるエミッター層1
7を通して破壊し、第2のベース層16をアノード電極
10に接続する、と言うように設計される。従って、エ
ミッー層17は島の形でストップ層22に埋め込まれた
ゾーンを形成する。c−c’及びB−B’線に沿って引
かれた位置座標Xに関して、加えられた添加物濃度の分
布が第6a、b図に示されている。
ース層16の間に配列されている全域のストップ!22
はコレクターゾーン20の反対側にあるエミッター層1
7を通して破壊し、第2のベース層16をアノード電極
10に接続する、と言うように設計される。従って、エ
ミッー層17は島の形でストップ層22に埋め込まれた
ゾーンを形成する。c−c’及びB−B’線に沿って引
かれた位置座標Xに関して、加えられた添加物濃度の分
布が第6a、b図に示されている。
本発明による集積された逆ダイオードを有するMCTの
他の実施例が第7図に示されている。第3〜5図に示さ
れたIGBTに代えて、コレクターゾーン20自身のみ
がここでは(付加的な?t(is槽構造用いることなく
)用いられている。集積ダイオード構造がこの場合更に
はっきりする。
他の実施例が第7図に示されている。第3〜5図に示さ
れたIGBTに代えて、コレクターゾーン20自身のみ
がここでは(付加的な?t(is槽構造用いることなく
)用いられている。集積ダイオード構造がこの場合更に
はっきりする。
この素子は正のゲート信号によって、ターンオンされる
。nチャネルがpドープされた第1のベースN15の表
面に形成されるので、電子はこのチャネルを通って工柔
ツタ−ゾーン14から第2のベース層16に、そしてそ
こからアノード側のエミッター層17に流れる。
。nチャネルがpドープされた第1のベースN15の表
面に形成されるので、電子はこのチャネルを通って工柔
ツタ−ゾーン14から第2のベース層16に、そしてそ
こからアノード側のエミッター層17に流れる。
第7図の例において、単一のアノード短絡回路ゾーン2
■がダイオード構造11(第4図による)を得るために
用いられる。しかしながら、連続ストップ層をIGBT
セルを有するMCTのために第5図に示されたと同様に
アノード側に用いることもできる。
■がダイオード構造11(第4図による)を得るために
用いられる。しかしながら、連続ストップ層をIGBT
セルを有するMCTのために第5図に示されたと同様に
アノード側に用いることもできる。
また、図面に示された添加物の代わりに対応する反対の
添加物(nの代わりにp、n”の代わりにp9等)を用
いることが考えられる。
添加物(nの代わりにp、n”の代わりにp9等)を用
いることが考えられる。
上記の教示に基づいて、本発明の明らかに、種々の変形
及び変更が可能である。従って、請求項の範囲内で、本
発明はここで詳細に述べられた以外の別な方法で実行さ
れ得るものであることが理解されるべきである。
及び変更が可能である。従って、請求項の範囲内で、本
発明はここで詳細に述べられた以外の別な方法で実行さ
れ得るものであることが理解されるべきである。
第1図は固有の逆ダイオード構造を有する従来技術によ
るDMOSPETのユニットセルを示す。 第2図は従来のMCTのユニットセルを示す。 第3図は先願によるターンオン用の付加的なIGBT構
造を有するMCTのユニットセルを示す。 第4図は第3図と比較してアノード側に変更された、本
発明の第1の実施例による逆ダイオードを有するMCT
構造を示す。 第5図は第3図と比較してアノード側に変更された、本
発明の第2の実施例による逆ダイオードを有するMCT
構造を示す。 第6a図及び第6b図は第5図の素子におけるB−B’
及びc−c’線に沿った添加物濃度の変化を示す。 第7図はIGBTのない本発明によるMCTの他の実施
例を示す。 l・・・・・半導体基板、 2・・・・・カソード電極、 3・・・・・ゲート絶縁、 4・・・・・ゲート電極、 5.12.18・・・ソースゾーン、 6.13.19・・・チャネルゾーン、7・・・・・コ
ンタクトゾーン、 8.15.16・・・ベース層、 9.17・・ ・エミッター層、 10・・・・・アノード電極、 11・・・・・ダイオード構造、 14・・・・・エミッターゾーン、 20・・・・・コレクターゾーン、 21・・・・・アノード短絡回路ゾーン、22・・・・
・ストップ層、 A・ ・ ・ ・ ・アノード、 G・ ・ ・ ・ ・ゲート、 K・・・・・カソード、 X・・・・・位置座標、 FIG、1 FIG、2 F!0.7
るDMOSPETのユニットセルを示す。 第2図は従来のMCTのユニットセルを示す。 第3図は先願によるターンオン用の付加的なIGBT構
造を有するMCTのユニットセルを示す。 第4図は第3図と比較してアノード側に変更された、本
発明の第1の実施例による逆ダイオードを有するMCT
構造を示す。 第5図は第3図と比較してアノード側に変更された、本
発明の第2の実施例による逆ダイオードを有するMCT
構造を示す。 第6a図及び第6b図は第5図の素子におけるB−B’
及びc−c’線に沿った添加物濃度の変化を示す。 第7図はIGBTのない本発明によるMCTの他の実施
例を示す。 l・・・・・半導体基板、 2・・・・・カソード電極、 3・・・・・ゲート絶縁、 4・・・・・ゲート電極、 5.12.18・・・ソースゾーン、 6.13.19・・・チャネルゾーン、7・・・・・コ
ンタクトゾーン、 8.15.16・・・ベース層、 9.17・・ ・エミッター層、 10・・・・・アノード電極、 11・・・・・ダイオード構造、 14・・・・・エミッターゾーン、 20・・・・・コレクターゾーン、 21・・・・・アノード短絡回路ゾーン、22・・・・
・ストップ層、 A・ ・ ・ ・ ・アノード、 G・ ・ ・ ・ ・ゲート、 K・・・・・カソード、 X・・・・・位置座標、 FIG、1 FIG、2 F!0.7
Claims (5)
- (1)(a)アノード(A)とカソード(K)間の半導
体基板(1)において、互いに隣合って配置され、且つ
並列に接続された複数のユニットセルと、(b)ユニッ
トセルの各々において、カソード電極(2)に接続され
たエミッターゾーン(14)、第1のベース層(15)
、全てのユニットセルに共通の第2のベース層(16)
及びアノード電極(10)に接続されたエミッター層(
17)とから成る一連の交互にドープされた層を有する
サイリスタ構造と、 (c)各々のエミッターゾーン(14)に対して、サイ
リスタ構造と共にMOS制御サイリスタMCTを形成す
る電界効果制御短絡回路(4、12、13)とから成る
半導体素子において、 (d)第2のベース層(16)はユニットセル間の半導
体基板のカソード側表面に達し、そして第2のベース層
(16)と反対にドープされ、且つ第2のベース層(1
6)に達しているコレクターゾーン(20)が配列され
、且つカソード電極(2)に接続されており、 (e)エミッターゾーン(17)はアノード電極(10
)に接続され、且つ第2のベース層(16)とコレクタ
ーゾーン(20)と共に、ダイオード構造(11)を構
成する反対にドープされたゾーンによって、コレクター
ゾーンの反対側で遮られていることを特徴とするゲート
ターンオフパワー半導体素子。 - (2)エミッター層(17)を遮っている反対にドープ
されたゾーンは分離したアノード短絡回路ゾーンである
ことを特徴とする請求項1に記載の半導体素子。 - (3)エミッター層(17)を遮っている反対にドープ
されたゾーンはエミッター層(17)と第2のベース層
(16)間に配置された連続ストップ層(22)の一部
であることを特徴とする請求項1に記載の半導体素子。 - (4)コレクターゾーン(20)はMOS制御構造(4
、18、19)を備え、かつ素子をターンオンするため
に用いられているIGBTセルを形成していることを特
徴とする請求項1に記載の半導体素子。 - (5)エミッターゾーン(14)はn^+ドープされ、
第1のベース層(15)はpドープされ、第2のベース
層(16)はn^−ドープされ、エミッター層(17)
はp^+ドープされ、コレクターゾーン(20)はp^
+ドープされそしてエミッター層(17)を遮っている
ゾーンはn^+ドープされていることを特徴とする請求
項1乃至4のいずれか1項に記載の半導体素子。
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