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KR101613442B1 - 절연 게이트형 바이폴라 트랜지스터 - Google Patents

절연 게이트형 바이폴라 트랜지스터 Download PDF

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Publication number
KR101613442B1
KR101613442B1 KR1020147031076A KR20147031076A KR101613442B1 KR 101613442 B1 KR101613442 B1 KR 101613442B1 KR 1020147031076 A KR1020147031076 A KR 1020147031076A KR 20147031076 A KR20147031076 A KR 20147031076A KR 101613442 B1 KR101613442 B1 KR 101613442B1
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KR
South Korea
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layer
collector
drift
less
conductivity type
Prior art date
Application number
KR1020147031076A
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English (en)
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Inventor
신지 아오노
타다하루 미나토
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20140143826A publication Critical patent/KR20140143826A/ko
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Abstract

본 발명은, 내압의 유지와 낮은 온 전압화를 양립하고, 또한 유니폴라 동작을 행하는 전류밀도 범위가 넓은 트렌치 게이트형의 IGBT 및 그 제조방법의 제공을 목적으로 한다. 본 발명의 IGBT는, 드리프트층이 초접합 구조로 형성되고, 이면에 IGBT 영역과 FWD 영역을 구비한 SJ-RC-IGBT로서, 제1드리프트층은, 불순물 농도가 1×1015atms/㎤ 이상 2×1016atms/㎤ 미만이고, 또한 두께가 10㎛ 이상 50㎛ 미만이고, 버퍼층은, 불순물 농도가 1×1015atms/㎤ 이상 2×1016atms/㎤ 미만이고, 또한 두께가 2㎛ 이상 15㎛ 미만인 것을 특징으로 한다.

Description

절연 게이트형 바이폴라 트랜지스터{INSULATING GATE-TYPE BIPOLAR TRANSISTOR}
본 발명은 역도통형의 절연 게이트형 바이폴라 트랜지스터에 관한 것으로, 특히, 온 전압과 역도통시의 다이오드의 순방향 전압 강하를 개선하는 절연 게이트형 바이폴라 트랜지스터에 관한 것이다.
최근, 가전제품이나 산업용 전력장치 등의 분야에서 인버터 장치가 이용되고 있다. 상용전원(교류전원)을 사용하는 인버터 장치는, 교류전원을 직류로 순변환하는 컨버터 부분과, 평활회로 부분과, 직류전압을 교류로 역변환하는 인버터 부분으로 되어 있다. 인버터 부분의 주 파워 소자에는, 고속 스위칭이 가능한 절연 게이트형 바이폴라 트랜지스터(이하, IGBT(Insulated Gate Bipolar Transistor)라고도 칭한다)가 주로 이용되고 있다.
전력제어용의 인버터 장치에 있어서, 트랜지스터 1칩당의 전류정격 및 전압정격은 각각, 약 수 A∼수백 A, 수백 V∼수천 V의 범위다. 그 때문에, 저항부하를 사용해서 IGBT의 게이트 전압을 연속적으로 변화시켜서 동작시키는 회로에서는, 전류와 전압의 곱인 전력이 IGBT 내부에서 열로서 발생하기 때문에 큰 방열기가 필요하고, 전력의 변환 효율도 나빠진다. 더구나, 동작 전압과 동작 전류의 조합에 따라서는, 트랜지스터 그 자체가 온도상승해서 열파괴해 버리기 때문에, 저항부하 회로는 별로 사용되지 않는다.
인버터 장치의 부하는 전동유도기(유도성 부하의 모터)인 경우가 많으므로, 통상 IGBT는 스위치로서 동작하여, 오프 상태와 온 상태를 반복해서 전력 에너지를 제어하고 있다. 유도성 부하로 인버터 회로를 스위칭시키는 경우에는, 트랜지스터의 온 상태로부터 오프 상태로의 턴오프 과정과 오프 상태로부터 온 상태로의 턴온 과정과 트랜지스터의 온 상태가 생각된다.
유도성 부하는 상하 암의 중간 전위점에 접속하여, 유도성 부하에 흐르는 전류의 방향은 양과 음의 양 방향으로 된다. 부하에 흐르는 전류를 부하 접속 단으로 고전위의 전원측으로 되돌리거나, 접지측으로 흘리기 때문에, 유도성 부하에 흐르는 대전류를 부하와 암의 폐회로 사이에서 환류시키는 용도의 프리휠 다이오드가 필요하게 된다. 종래의 IGBT와 프리휠 다이오드를 사용한 인버터 회로(풀 브릿지회로)를 도 6에 나타낸다. 소용량의 인버터 장치에서는, IGBT 대신에 MOSFET(Metal Oxide Silicon Field Effect Transistor)가 사용되는 경우도 있다.
IGBT의 온 전압을 작게 하는 구조로서, 트렌치 게이트형 IGBT(특허문헌 1 참조), 캐리어 축적형 트렌치 게이트 IGBT 등이 제안되어 있다. 또한, 프리휠 다이오드의 기능을 1칩에 내장한 역도통형 IGBT(RC-IGBT)가 제안되어 있다(비특허문헌 1, 2 참조).
일본국 특개 2004-158868호 공보
Hideki Takahashi et al., "1200V Reverse Conducting IGBT", ISPSD2004 M. Antoniou et al., "A new way to alleviate the RC IGBT snapback phenomenon: The SuperJunction Solution", ISPSD2010
특허문헌 1에 기재된 트렌치 게이트형 IGBT에서는, 내압을 유지하기 위해서 어느 정도의 두께를 가진 N-베이스층이 필요하지만, N-베이스층을 두껍게 하면 온 전압이 높아진다고 하는 문제점이 있었다.
따라서, 본 발명은 상기한 문제점을 감안하여, 내압의 유지와 낮은 온 전압화를 양립하고, 또한 유니폴라 동작을 행하는 전류밀도 범위가 넓은 트렌치 게이트형의 IGBT 및 그 제조방법의 제공을 목적으로 한다.
본 발명의 제1 절연 게이트형 바이폴라 트랜지스터는, 제1도전형의 버퍼층과, 버퍼층의 제1주면 위에 형성된 제1드리프트층과, 제1드리프트층 위에 형성된 제1도전형의 제2드리프트층과, 제2드리프트층 위에 형성된 제2도전형의 베이스층과, 베이스층 표면에 선택적으로 형성된 제1도전형의 에미터층과, 에미터층의 표면으로부터 제2드리프트층 내부로 관통해서 절연 게이트 막을 개재하여 매립 형성된 게이트 전극과, 에미터층과 도통하는 에미터 전극과, 버퍼층의 제2주면 위에 형성된 콜렉터층과, 콜렉터층 위에 형성된 콜렉터 전극을 구비한 절연 게이트형 반도체장치로서, 제1드리프트층은, 제1도전형의 제1층과, 제2도전형의 제2층이 수평 방향으로 반복된 구조이고, 콜렉터층은, 제2도전형의 제1콜렉터층과, 제1도전형의 제2콜렉터층이 수평 방향으로 반복된 구조이고, 제1드리프트층은, 불순물 농도가 1×1015atms/㎤ 이상 2×1016atms/㎤ 미만이고, 또한 두께가 10㎛ 이상 50㎛ 미만이고, 버퍼층은, 불순물 농도가 1×1015atms/㎤ 이상 2×1016atms/㎤ 미만이고, 또한 두께가 2㎛ 이상 15㎛ 미만인 것을 특징으로 한다.
본 발명의 제2 절연 게이트형 바이폴라 트랜지스터는, 제1도전형의 버퍼층과, 버퍼층의 제1주면 위에 형성된 제1드리프트층과, 제1드리프트층 위에 형성된 제1도전형의 제2드리프트층과, 제2드리프트층 위에 형성된 제2도전형의 베이스층과, 베이스층 표면에 선택적으로 형성된 제1도전형의 에미터층과, 에미터층의 표면으로부터 제2드리프트층 내부로 관통해서 절연 게이트 막을 개재하여 매립 형성된 게이트 전극과, 에미터층과 도통하는 에미터 전극과, 버퍼층의 제2주면 위에 형성된 콜렉터층과, 콜렉터층 위에 형성된 콜렉터 전극을 구비한 절연 게이트형 반도체장치로서, 제1드리프트층은, 제1도전형의 제1층, 절연층, 및 제2도전형의 제2층이 이 순서로 수평 방향으로 반복된 구조이고, 콜렉터층은, 제2도전형의 제1콜렉터층과, 제1도전형의 제2콜렉터층이 수평 방향으로 반복된 구조이고, 제1층 및 제2층의 불순물 농도는 1×1015atms/㎤ 이상 2×1016atms/㎤ 미만이고, 제1드리프트층의 두께는 10㎛ 이상 50㎛ 미만이고, 버퍼층은, 불순물 농도가 1×1015atms/㎤ 이상 2×1016atms/㎤ 미만이고, 또한 두께가 2㎛ 이상 15㎛ 미만인 것을 특징으로 한다.
본 발명의 제1 절연 게이트형 바이폴라 트랜지스터는, 제1도전형의 버퍼층과, 버퍼층의 제1주면 위에 형성된 제1드리프트층과, 제1드리프트층 위에 형성된 제1도전형의 제2드리프트층과, 제2드리프트층 위에 형성된 제2도전형의 베이스층과, 베이스층 표면에 선택적으로 형성된 제1도전형의 에미터층과, 에미터층의 표면으로부터 제2드리프트층 내부로 관통해서 절연 게이트 막을 개재하여 매립 형성된 게이트 전극과, 에미터층과 도통하는 에미터 전극과, 버퍼층의 제2주면 위에 형성된 콜렉터층과, 콜렉터층 위에 형성된 콜렉터 전극을 구비한 절연 게이트형 반도체장치로서, 제1드리프트층은, 제1도전형의 제1층과, 제2도전형의 제2층이 수평 방향으로 반복된 구조이고, 콜렉터층은, 제2도전형의 제1콜렉터층과, 제1도전형의 제2콜렉터층이 수평 방향으로 반복된 구조이고, 제1드리프트층은, 불순물 농도가 1×1015atms/㎤ 이상 2×1016atms/㎤ 미만이고, 또한 두께가 10㎛ 이상 50㎛ 미만이고, 버퍼층은, 불순물 농도가 1×1015atms/㎤ 이상 2×1016atms/㎤ 미만이고, 또한 두께가 2㎛ 이상 15㎛ 미만인 것을 특징으로 한다. 따라서, 순방향 도통시의 정격 전류밀도의 1/10∼1/2 정도라고 하는 비교적 고전류밀도의 영역까지 MOSFET 동작(유니폴라 동작)이 가능해 진다. 그 때문에, RC-IGBT의 전압 강하 특성을 온 저항이 작은 MOSFET에 가깝게 할 수 있고, 스냅백 전압도 작은 값으로 된다. 또한, 역도통 동작의 다이오드의 전압 강하에 대해서도, 베이스층의 두께를 작게 함으로써 작게 할 수 있다.
본 발명의 제2 절연 게이트형 바이폴라 트랜지스터는, 제1도전형의 버퍼층과, 버퍼층의 제1주면 위에 형성된 제1드리프트층과, 제1드리프트층 위에 형성된 제1도전형의 제2드리프트층과, 제2드리프트층 위에 형성된 제2도전형의 베이스층과, 베이스층 표면에 선택적으로 형성된 제1도전형의 에미터층과, 에미터층의 표면으로부터 제2드리프트층 내부로 관통해서 절연 게이트 막을 개재하여 매립 형성된 게이트 전극과, 에미터층과 도통하는 에미터 전극과, 버퍼층의 제2주면 위에 형성된 콜렉터층과, 콜렉터층 위에 형성된 콜렉터 전극을 구비한 절연 게이트형 반도체장치로서, 제1드리프트층은, 제1도전형의 제1층, 절연층, 및 제2도전형의 제2층이 이 순서로 수평 방향으로 반복된 구조이고, 콜렉터층은, 제2도전형의 제1콜렉터층과, 제1도전형의 제2콜렉터층이 수평 방향으로 반복된 구조이고, 제1층 및 제2층의 불순물 농도는 1×1015atms/㎤ 이상 2×1016atms/㎤ 미만이고, 제1드리프트층의 두께는 10㎛ 이상 50㎛ 미만이고, 버퍼층은, 불순물 농도가 1×1015atms/㎤ 이상 2×1016atms/㎤ 미만이고, 또한 두께가 2㎛ 이상 15㎛ 미만인 것을 특징으로 한다. 따라서, 순방향 도통시의 정격 전류밀도의 1/10∼1/2 정도라고 하는 비교적 고전류밀도의 영역까지 MOSFET 동작(유니폴라 동작)이 가능해 진다. 그 때문에, RC-IGBT의 전압 강하 특성을 온 저항이 작은 MOSFET에 가깝게 할 수 있고, 스냅백 전압도 작은 값으로 된다. 또한, 역도통 동작의 다이오드의 전압 강하에 대해서도, 베이스층의 두께를 작게 함으로써 작게 할 수 있다.
본 발명의 목적, 특징, 국면, 및 이점은, 이하의 상세한 설명과 첨부도면에 의해, 보다 명백해진다.
도 1은 실시형태 1에 관한 절연 게이트형 바이폴라 트랜지스터의 단면도다.
도 2는 실시형태 1에 관한 절연 게이트형 바이폴라 트랜지스터의 디바이스 시뮬레이션에 있어서의 파라미터를 도시한 도면이다.
도 3은 실시형태 1에 관한 절연 게이트형 바이폴라 트랜지스터의 디바이스 시뮬레이션 결과를 도시한 도면이다.
도 4는 실시형태 1의 변형예에 관한 절연 게이트형 바이폴라 트랜지스터의 단면도다.
도 5는 실시형태 2에 관한 절연 게이트형 바이폴라 트랜지스터의 단면도다.
도 6은 풀 브릿지회로를 도시한 도면이다.
도 7은 본 발명의 전제기술에 관한 절연 게이트형 바이폴라 트랜지스터의 단면도다.
도 8은 본 발명의 전제기술에 관한 절연 게이트형 바이폴라 트랜지스터의 디바이스 시뮬레이션 결과를 도시한 도면이다.
<A. 전제기술>
도 7은, 본 발명의 전제기술에 관한 역도통형의 절연 게이트형 바이폴라 트랜지스터(SJ-RC-IGBT)의 구조를 나타낸 단면도다.
본 실시형태의 SJ-RC-IGBT에서는, N 버퍼층(11)의 제1주면에 드리프트층이 형성된다. 드리프트층은 제1드리프트층과 제2드리프트층인 N-드리프트층(3)의 2층 구조다. 제1드리프트층은, 제1층으로서의 N-드리프트층(1)과 제2층으로서의 P-드리프트층(2)이 도면 중의 수평 방향으로 반복된 초접합 구조로서, 주입, 확산, 에피택셜성장 공정에 의해 형성된다. N-드리프트층(1)과 P-드리프트층(2)의 두께는 모두 L1으로 한다.
N-드리프트층(3) 위에는 P 베이스층(4)이 형성되고, P 베이스층(4)의 표면에는 N 에미터층(5) 및 P+ 콘택층(6)이 형성된다.
또한, N 에미터층(5)의 표면으로부터 P 베이스층(4)을 관통해서 N-드리프트층(3)의 도중에 걸쳐서 트렌치가 형성되고, 이 트렌치 내부에 절연 게이트 막(7)을 개재하여 게이트 전극(8)이 형성된다. P+ 콘택층(6) 위에는 에미터 전극(10)이 형성되고, 게이트 전극(8)과 에미터 전극(10)은 층간 절연막(9)으로 절연되어 있다.
N 버퍼층(11)의 제2주면에는 P 콜렉터층(12)과 N 콜렉터층(13)이 도면 중의 수평 방향으로 반복하여 형성되고, 그것의 반복 피치는 L3로 한다. P 콜렉터층(12)과 N 콜렉터층(13)의 이면에는 콜렉터 전극(14)이 형성된다.
다음에, 동작에 대해 설명한다. 게이트 전극(8)에 임계값 Vth 이상의 양 전압을 인가하면, N 에미터층(5)과 N-드리프트층(3) 사이에 있는 P 베이스층(4)의 영역이 N형으로 반전하고, 전자가 N 에미터층(5)으로부터 N-드리프트층(3)으로 주입되어, SJ-RC-IGBT는 순방향으로 도통한다. 도통한 상태에서, P 콜렉터층(12)과 N 버퍼층(11)의 PN 접합이 순 바이어스되는 이상의 콜렉터 전압을 콜렉터 전극(14)에 인가하면, 콜렉터 전극(14)으로부터 홀이 N-드리프트층(1)에 주입되어 전도도 변조가 생기고, 제1, 제2드리프트층의 저항값이 급격하게 내려가기 때문에, 충분한 통전 능력을 갖는다.
또한, 게이트 전극(8)에 음의 바이어스를 인가하고, 에미터 전극(10)과 콜렉터 전극(14) 사이에 소정의 전압(에미터 전극<이면 콜렉터 전극)을 인가하면, 본 트랜지스터는 표면의 P 베이스층(4)으로부터 N-드리프트층(3) 및 N-드리프트층(1)/P-드리프트층(2)을 향해 공핍층이 자라, 초접합 구조가 완전하게 공핍화함으로써 내압을 유지할 수 있다.
도 8은, 콜렉터층(P 콜렉터층(12) 및 N 콜렉터층(13))의 반복 피치를 제1드리프트층(N-드리프트층(1) 및 P-드리프트층(2))의 반복 피치의 4배∼10배로 했을 때의 콜렉터 전압과 콜렉터 전류밀도의 관계를 도시한 도면이다. 도 8에서, 콜렉터층의 반복 피치를 크게 취함으로써, 스냅백 전압이 작아지는 것을 알 수 있다. 그러나, N 버퍼층(11), N-드리프트층(1), 및 P-드리프트층(2)의 불순물 농도와 두께를 적절하게 설정하지 않으면, MOSFET 동작으로부터 IGBT 동작으로 바뀌는 전류밀도를 높게 할 수 없었다. 종래의 파라미터의 조합에서는, MOSFET 동작이 행해지는 전류밀도는 최대로 20A/㎠ 정도로서, 정격 전류밀도의 1/10∼1/5 정도이었다.
따라서, 본 발명은, SJ-RC-IGBT에 있어서, N 버퍼층(11), N-드리프트층(1), P-드리프트층(2)의 불순물 농도 및 두께를 적절히 설정함으로써, 높은 전류밀도에서도 MOSFET 동작을 가능하게 한다.
<B. 실시형태 1>
본 실시형태의 SJ-RC-IGBT의 단면도를 도 1에 나타낸다. 도 1은 도 7과 동일한 구성을 나타내고 있고, 본 실시형태에 관한 SJ-RC-IGBT의 구조와 기본동작은, 전제기술에 관한 SJ-RC-IGBT와 동일한 구성이기 때문에, 설명은 생략한다.
<B-1. 순방향 출력 특성>
출원인은, 제1드리프트층(N-드리프트층(1) 및 P-드리프트층(2))의 반복 피치, 해당 반복 구조의 두께 L1, N-드리프트층(1)의 불순물 농도, N 버퍼층(11)의 두께 및 불순물 농도, 콜렉터층(P 콜렉터층(12) 및 N 콜렉터층(13))의 반복 피치 L3을 적절히 조정해서 시뮬레이션을 행했다. 그 결과, N-드리프트층(1) 및 P-드리프트층(2)의 불순물 농도를 1×1015atms/㎤ 이상 2×1016atms/㎤ 미만으로, 그것의 두께를 10㎛ 이상 50㎛ 미만으로, N 버퍼층(11)의 불순물 농도를 1×1015atms/㎤ 이상 2×1016atms/㎤ 미만으로, 그것의 두께를 2㎛ 이상 15㎛ 미만으로 하는 것이 바람직한 것을 알 수 있었다. 이에 따라, SJ-RC-IGBT의 순방향 출력 특성에 있어서, 높은 전류밀도에서도 MOSFET 동작을 행하는 것이 가능하게 되었다.
상기한 조건을 만족하는 파라미터의 조합 예(Aa, Ab, Ac, Ad, Bc, Bd, Db, Bc2, Bd2)를 도 2에 나타낸다. 그 중에서, Aa, Ab, Ac, Bd2와, 종래 구조의 IGBT 및 MOSFET의 순방향 특성을 도 3에 나타낸다.
도 2의 파라미터를 적용하면, 도 3에서, 특히 Ac와 Bd2에서는, MOSFET 동작과 IGBT 동작의 접속점의 전류밀도가 50∼60A/㎠이 된다는 것을 알 수 있다. 종래의 IGBT에서는 20A/㎠ 정도인 것에 비하면, 접속점의 전류밀도가 높아지고 있다. N-드리프트층(1) 및 P-드리프트층(2)의 두께(L1)는 30∼45㎛이다. 또한, N-드리프트층(1), P-드리프트층(2), 및 N 버퍼층(11)의 불순물 농도를 상기와 같이 설정함으로써, P 콜렉터층(12)으로부터 N 버퍼층(11)과 N-드리프트층(1)으로의 정공의 주입이 용이하게 행해지기 때문에, 스냅백 전압이 작고, 콜렉터 전류밀도가 20∼50A/㎠의 범위에서는 온 저항이 작은 MOSFET 동작이 행해진다. 정격 전류밀도(100A/㎠)의 1/5∼1/2 정도의 전류밀도라고 하는 넓은 범위에서 MOSFET 동작이 행해지고, 각 부의 파라미터를 조정함으로써, MOSFET 동작과 IGBT 동작의 접속 전류밀도를, 정격 전류밀도의 1/2 정도까지 크게 하는 것이 가능하다.
이때, P 콜렉터층(12)의 폭을 N 콜렉터층(13)보다 크게 함으로써, P 콜렉터층(12)으로부터의 정공의 주입을 용이하게 할 수 있다. 작은 스냅백 전압과 작은 온 저항을 실현할 수 있다. 스냅백 전압을 작게 하는 조건으로서, 스냅백 피크 전압시의 전류밀도에 있어서, P 콜렉터층(12)의 중간점과 N 콜렉터층(13) 사이의 전위차가 0.5V 이상, 바람직하게는 0.7V 이상이 되도록, N 버퍼층(11)에서 도 1의 수평 방향으로 전압 강하가 발생하는 것이 필요하다. 상기 조건을 만족시키기 위해 P 콜렉터층(12)의 폭(도 1의 수평 방향)을 크게 취함으로써, 콜렉터 전극(14)으로부터의 정공의 주입이 용이해진다. 그 때문에, 스냅백 전압이 작고, 또한 온 저항이 작은 MOSFET의 특성으로 된다. 또한, MOSFET 동작 범위를 크게 취할 수 있다.
또한, 도 8에 나타낸 것과 같이, P 콜렉터층(12)과 N 콜렉터층(13)의 반복 피치가 커질수록, 스냅백 전압을 작게 할 수 있다. P 콜렉터층(12)과 N 콜렉터층(13)의 반복 피치는, N-드리프트층(1)과 P-드리프트층(2)의 반복 피치의 5배 이상 20000배 미만인 것이 바람직하다.
<B-2. 변형예>
도 4는, 변형예에 관한 SJ-RC-IGBT의 단면도다. 이 SJ-RC-IGBT는, N-드리프트층(1), P-드리프트층(2), 절연층(15)이 이 순서로 도면 중의 수평 방향으로 반복된 초접합 구조를 갖고 있고, 그 밖의 구성은 도 1에 나타낸 구조와 같다. 이와 같은 SJ-RC-IGBT에 있어서도, N-드리프트층(1) 및 P-드리프트층(2)의 불순물 농도를 1×1015atms/㎤ 이상 2×1016atms/㎤ 미만으로, 그것의 두께를 10㎛ 이상 50㎛ 미만으로, N 버퍼층(11)의 불순물 농도를 1×1015atms/㎤ 이상 2×1016atms/㎤ 미만으로, 그것의 두께를 2㎛ 이상 15㎛ 미만으로 함으로써, 종래보다도 높은 전류밀도까지, 온 저항이 작은 MOSFET 동작을 행할 수 있다.
또한, N-드리프트층(1)과 P-드리프트층(2)으로 이루어진 초접합 구조에 있어서, N-드리프트층(1)과 P-드리프트층(2) 사이에 적절히 절연층이 형성된 SJ-RC-IGBT에 있어서도, 본 발명은 같은 효과를 나타낸다.
또한, 도 5에 나타낸 것과 같이, 도 1에 나타낸 SJ-RC-IGBT의 구성 이외에, N-드리프트층(3)과 P 베이스층(4) 사이에, P 베이스층(4)에 접하고 N-드리프트층(3)보다도 N형 불순물 농도가 높은, 캐리어 축적층(15)을 더 구비하고 있어도 된다. 본 발명을 도 5에 나타낸 구조의 SJ-RC-IGBT에 적용하면, 캐리어 축적층(15)의 효과에 의해, IGBT의 동작 영역에서의 온 전압을 보다 작게 할 수 있다. 이때, 도 4에 나타낸 구조의 SJ-RC-IGBT에 대하여 캐리어 축적층(15)을 적용해도 된다.
<B-3. 효과>
본 발명의 절연 게이트형 바이폴라 트랜지스터는, 제1도전형의 N 버퍼층(11)(버퍼층)과, N 버퍼층(11)의 제1주면 위에 형성된 제1드리프트층과, 제1드리프트층 위에 형성된 제1도전형의 N 드리프트층(3)(제2드리프트층)과, N 드리프트층(3) 위로 형성된 제2도전형의 P 베이스층(4)(베이스층)과, P 베이스층(4) 표면에 선택적으로 형성된 제1도전형의 N 에미터층(5)(에미터층)과, N 에미터층(5)의 표면으로부터 N 드리프트층 3 내부로 관통해서 절연 게이트 막(7)을 개재하여 매립 형성된 게이트 전극(8)과, N 에미터층(5)과 도통하는 에미터 전극(10)과, N 버퍼층(11)의 제2주면 위에 형성된 콜렉터층과, 콜렉터층 위에 형성된 콜렉터 전극(14)을 구비한 절연 게이트형 바이폴라 트랜지스터다. 그리고, 제1드리프트층은, 제1도전형의 N-드리프트층(1)(제1층)과, 제2도전형의 P-드리프트층(2)(제2층)이 수평 방향으로 반복된 구조이고, 콜렉터층(12, 13)은, 제2도전형의 제1콜렉터층(12)과, 제1도전형의 제2콜렉터층(13)이 수평 방향으로 반복된 구조이고, 제1드리프트층은, 불순물 농도가 1×1015atms/㎤ 이상 2×1016atms/㎤ 미만이고, 또한 두께가 10㎛ 이상 50㎛ 미만이고, N 버퍼층(11)은, 불순물 농도가 1×1015atms/㎤ 이상 2×1016atms/㎤ 미만이고, 또한 두께가 2㎛ 이상 15㎛ 미만이다. 따라서, 저전류밀도에 있어서, MOSFET와 같이 순방향 전압 강하를 작게 하는 것이 가능해진다. 또한, 제1드리프트층의 두께를 작게 할 수 있으므로, 내압을 높일 수 있다. 또한, MOSFET 동작을 행하는 전류밀도의 상한을 종래보다 높일 수 있다.
또한, N-드리프트층(1)과 P-드리프트층(2)의 층의 사이에 적절히 절연층이 형성된 구성의 절연 게이트형 바이폴라 트랜지스터에서도, 같은 효과를 나타낸다.
또는, 본 발명의 절연 게이트형 바이폴라 트랜지스터는, 제1도전형의 N 버퍼층(11)(버퍼층)과, N 버퍼층(11)의 제1주면 위에 형성된 제1드리프트층과, 제1드리프트층 위에 형성된 제1도전형의 N 드리프트층(3)(제2드리프트층)과, N 드리프트층(3) 위에 형성된 제2도전형의 P 베이스층(4)(베이스층)과, P 베이스층(4) 표면에 선택적으로 형성된 제1도전형의 N 에미터층(5)(에미터층)과, N 에미터층(5)의 표면으로부터 N 드리프트층(3) 내부로 관통해서 절연 게이트 막(7)을 개재하여 매립 형성된 게이트 전극(8)과, N 에미터층(5)과 도통하는 에미터 전극(10)과, N 버퍼층(11)의 제2주면 위에 형성된 콜렉터층과, 콜렉터층 위에 형성된 콜렉터 전극(14)을 구비한 절연 게이트형 바이폴라 트랜지스터다. 그리고, 제1드리프트층은, 제1도전형의 N-드리프트층(1)(제1층), 절연층(15), 및 제2도전형의 P-드리프트층(2)(제2층)이 이 순서로 수평 방향으로 반복된 구조이고, 콜렉터층은, 제2도전형의 P 콜렉터층(12)(제1콜렉터층)과, 제1도전형의 N 콜렉터층(13)(제2콜렉터층)이 수평 방향으로 반복된 구조이고, 제1층 및 제2층의 불순물 농도는 1×1015atms/㎤ 이상 2×1016atms/㎤ 미만이고, 제1드리프트층의 두께는 10㎛ 이상 50㎛ 미만이고, 버퍼층은, 불순물 농도가 1×1015atms/㎤ 이상 2×1016atms/㎤ 미만이고, 또한 두께가 2㎛ 이상 15㎛ 미만이다. 따라서, 저전류밀도에 있어서, MOSFET와 같이 순방향 전압 강하를 작게 하는 것이 가능해진다. 또한, 제1드리프트층의 두께를 작게 할 수 있으므로, 내압을 높일 수 있다. 또한, MOSFET 동작을 행하는 전류밀도의 상한을 종래보다 높일 수 있다.
또한, 제2드리프트층과 베이스층의 사이에, 베이스층에 접하고 제2드리프트층보다도 불순물 농도가 높은 제1도전형의 캐리어 축적층을 더 구비하는 것에 의해, 순방향의 출력 특성에서 IGBT의 동작 영역에 있어서, 온 전압을 보다 작게 할 수 있다.
또한, P 콜렉터층(12) 및 N 콜렉터층(13)의 반복 피치는, N-드리프트층(1) 및 P-드리프트층(2)의 반복 피치의 5배 이상 20000배 미만으로 한다. 이에 따라, 순방향의 출력 특성에 있어서 MOSFET 동작 영역과 IGBT 동작 영역의 접속점에 있어서의 스냅백 전압을 작게 할 수 있다.
또한, P 콜렉터층(12)의 중간점과 N 콜렉터층(13) 사이에서, 스냅백 피크 전압시의 전류밀도에 있어서, 버퍼층에 0.5V 이상 0.7V 미만의 전압 강하가 발생하도록, 제2도전형의 콜렉터층의 폭을 결정함으로써, 순방향의 출력 특성에 있어서 MOSFET 동작 영역과 IGBT 동작 영역의 접속점에 있어서의 스냅백 전압을 작게 할 수 있다.
이때, 본 발명은, 그 발명의 범위 내에 있어서, 실시형태를 적절히, 변형, 생략하는 것이 가능하다.
1, 3 N-드리프트층, 2 P-드리프트층, 4 P 베이스층, 5 N 에미터층, 6 P+ 콘택층, 7 절연 게이트 막, 8 게이트 전극, 9 층간 절연막, 10 에미터 전극, 11 N 버퍼층, 12 P 콜렉터층, 13 N 콜렉터층, 14 콜렉터 전극, 15 절연층.

Claims (11)

  1. 제1도전형의 버퍼층과,
    상기 버퍼층의 제1주면 위에 형성된 제1드리프트층과,
    상기 제1드리프트층 위에 형성된 제1도전형의 제2드리프트층과,
    상기 제2드리프트층 위에 형성된 제2도전형의 베이스층과,
    상기 베이스층 표면에 선택적으로 형성된 제1도전형의 에미터층과,
    상기 에미터층의 표면으로부터 상기 제2드리프트층 내부로 관통해서 절연 게이트 막을 개재하여 매립 형성된 게이트 전극과,
    상기 에미터층과 도통하는 에미터 전극과,
    상기 버퍼층의 제2주면 위에 형성된 콜렉터층과,
    상기 콜렉터층 위에 형성된 콜렉터 전극을 구비한 절연 게이트형 바이폴라 트랜지스터로서,
    상기 제1드리프트층은, 제1도전형의 제1층과, 제2도전형의 제2층이 수평 방향으로 반복된 구조이고,
    상기 콜렉터층은, 제2도전형의 제1콜렉터층과, 제1도전형의 제2콜렉터층이 수평 방향으로 반복된 구조이고,
    상기 제1드리프트층은, 불순물 농도가 1×1015atms/㎤ 이상 2×1016atms/㎤ 미만이고, 또한 두께가 10㎛ 이상 50㎛ 미만이고,
    상기 버퍼층은, 불순물 농도가 1×1015atms/㎤ 이상 2×1016atms/㎤ 미만이고, 또한 두께가 2㎛ 이상 15㎛ 미만이며,　
    상기 콜렉터층의 반복 피치는, 상기 제1드리프트층의 반복 피치의 6배 이상 20000배 미만인 것을 특징으로 하는, 절연 게이트형 바이폴라 트랜지스터.
  2. 제 1항에 있어서,
    상기 제1층과 상기 제2층 사이에 절연층이 형성된, 절연 게이트형 바이폴라 트랜지스터.
  3. 제1도전형의 버퍼층과,
    상기 버퍼층의 제1주면 위에 형성된 제1드리프트층과,
    상기 제1드리프트층 위에 형성된 제1도전형의 제2드리프트층과,
    상기 제2드리프트층 위에 형성된 제2도전형의 베이스층과,
    상기 베이스층 표면에 선택적으로 형성된 제1도전형의 에미터층과,
    상기 에미터층의 표면으로부터 상기 제2드리프트층 내부로 관통해서 절연 게이트 막을 개재하여 매립 형성된 게이트 전극과,
    상기 에미터층과 도통하는 에미터 전극과,
    상기 버퍼층의 제2주면 위에 형성된 콜렉터층과,
    상기 콜렉터층 위에 형성된 콜렉터 전극을 구비한 절연 게이트형 바이폴라 트랜지스터로서,
    상기 제1드리프트층은, 제1도전형의 제1층, 절연층, 및 제2도전형의 제2층이 이 순서로 수평 방향으로 반복된 구조이고,
    상기 콜렉터층은, 제2도전형의 제1콜렉터층과, 제1도전형의 제2콜렉터층이 수평 방향으로 반복된 구조이고,
    상기 제1층 및 상기 제2층의 불순물 농도는 1×1015atms/㎤ 이상 2×1016atms/㎤ 미만이고,
    상기 제1드리프트층의 두께는 10㎛ 이상 50㎛ 미만이고,
    상기 버퍼층은, 불순물 농도가 1×1015atms/㎤ 이상 2×1016atms/㎤ 미만이고, 또한 두께가 2㎛ 이상 15㎛ 미만이며,
    상기 콜렉터층의 반복 피치는, 상기 제1드리프트층의 반복 피치의 6배 이상 20000배 미만인 것을 특징으로 하는, 절연 게이트형 바이폴라 트랜지스터.
  4. 제 1항에 있어서,
    상기 제2드리프트층과 상기 베이스층 사이에, 상기 베이스층에 접하고 상기 제2드리프트층보다도 불순물 농도가 높은, 제1도전형의 캐리어 축적층을 더 구비한, 절연 게이트형 바이폴라 트랜지스터.
  5. 제 3항에 있어서,
    상기 제2드리프트층과 상기 베이스층 사이에, 상기 베이스층에 접하고 상기 제2드리프트층보다도 불순물 농도가 높은, 제1도전형의 캐리어 축적층을 더 구비한, 절연 게이트형 바이폴라 트랜지스터.
  6. 삭제
  7. 삭제
  8. 제 1항에 있어서,
    상기 제1콜렉터층의 중간점과 상기 제2콜렉터층 사이에서, 스냅백 피크 전압시의 전류밀도에 있어서, 상기 버퍼층에 0.5V 이상 0.7V 미만의 전압 강하가 발생하도록, 상기 제2도전형의 콜렉터층의 폭을 결정하는, 절연 게이트형 바이폴라 트랜지스터.
  9. 제 3항에 있어서,
    상기 제1콜렉터층의 중간점과 상기 제2콜렉터층 사이에서, 스냅백 피크 전압시의 전류밀도에 있어서, 상기 버퍼층에 0.5V 이상 0.7V 미만의 전압 강하가 발생하도록, 상기 제2도전형의 콜렉터층의 폭을 결정하는, 절연 게이트형 바이폴라 트랜지스터.
  10. 제 1항에 있어서,
    상기 제1드리프트층의 불순물 농도는 8.3×1015atms/㎤ 이상 2×1016atms/㎤ 미만인, 절연 게이트형 바이폴라 트랜지스터.
  11. 제 3항에 있어서,
    상기 제1드리프트층의 불순물 농도는 8.3×1015atms/㎤ 이상 2×1016atms/㎤ 미만인, 절연 게이트형 바이폴라 트랜지스터.
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