JPH0372662A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 84
- 229910000679 solder Inorganic materials 0.000 claims abstract description 197
- 238000004381 surface treatment Methods 0.000 claims abstract description 76
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 238000005452 bending Methods 0.000 claims description 24
- 238000007789 sealing Methods 0.000 claims description 20
- 238000006073 displacement reaction Methods 0.000 claims description 10
- LQBJWKCYZGMFEV-UHFFFAOYSA-N lead tin Chemical group [Sn].[Pb] LQBJWKCYZGMFEV-UHFFFAOYSA-N 0.000 claims description 10
- 229920005989 resin Polymers 0.000 claims description 10
- 239000011347 resin Substances 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 7
- 230000000630 rising effect Effects 0.000 claims description 5
- 238000009736 wetting Methods 0.000 abstract description 28
- 238000007747 plating Methods 0.000 abstract description 9
- 229910052782 aluminium Inorganic materials 0.000 abstract description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 7
- 230000000452 restraining effect Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 15
- 238000005476 soldering Methods 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 239000004593 Epoxy Substances 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 239000000725 suspension Substances 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 238000006424 Flood reaction Methods 0.000 description 1
- 241000272168 Laridae Species 0.000 description 1
- 235000014676 Phragmites communis Nutrition 0.000 description 1
- 239000004962 Polyamide-imide Substances 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000002788 crimping Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229920002312 polyamide-imide Polymers 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- 238000011282 treatment Methods 0.000 description 1
- 239000002966 varnish Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
- H01L23/49582—Metallic layers on lead frames
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- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
- H05K3/3426—Leaded components characterised by the leads
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00013—Fully indexed content
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はリードフレーム及び半導体装置に係り、特には
んだ接合部の信頼性に優れたリードフレームの構造とこ
れを用いた半導体装置に関する。
んだ接合部の信頼性に優れたリードフレームの構造とこ
れを用いた半導体装置に関する。
半導体装置のリードはんだ接合部の信頼性を向上させる
従来技術として、特開昭５９−３６９５２号公報に記載
のように、リード表面全体のはんだぬれ性を良くする方
法、特開昭５９−１０８３３４号あるいは特開昭６１−
２７０８５６号公報に記載のように、リードをはんだ接
合面の面積が広くなるような形状にする方法が挙げられ
る。
従来技術として、特開昭５９−３６９５２号公報に記載
のように、リード表面全体のはんだぬれ性を良くする方
法、特開昭５９−１０８３３４号あるいは特開昭６１−
２７０８５６号公報に記載のように、リードをはんだ接
合面の面積が広くなるような形状にする方法が挙げられ
る。
近年需要が拡大している面付実装形半導体装置では、リ
ードを基板に直接はんだ付けする構造と− なっている。ところが、一般に半導体装置（パッケージ
）と基板の線膨張係数が異なるため、繰り返しの温度変
化に対して、はんだ接合部に繰り返しの熱ひずみが加わ
り、はんだ接合部が熱疲労破壊を起こすことがあり、信
頼性の面で問題となっている。
ードを基板に直接はんだ付けする構造と− なっている。ところが、一般に半導体装置（パッケージ
）と基板の線膨張係数が異なるため、繰り返しの温度変
化に対して、はんだ接合部に繰り返しの熱ひずみが加わ
り、はんだ接合部が熱疲労破壊を起こすことがあり、信
頼性の面で問題となっている。
この問題を解決するための従来技術のうち、リード表面
全体のはんだのぬれ性を良くする方法では、はんだの接
合欠陥によるひずみ集中を防ぐことができるので、はん
だの熱疲労寿命を向上させることができる。しかし、こ
の技術は、接合するはんだの量が多いとリード表面全体
がはんだで覆われてしまう危険性があり、このような場
合には、温度変化による基板とパッケージの相対変位を
リードの曲げ変形で吸収することができなくなるため、
はんだ接合部のひずみは、逆に大きくなり、その結果、
はんだの疲労寿命をかえって低下させてしまう場合があ
る。特に、近年の半導体パッケージのように、リードが
微細化した場合には、過剰にはんだ付されてしまう可能
性が大きい。
全体のはんだのぬれ性を良くする方法では、はんだの接
合欠陥によるひずみ集中を防ぐことができるので、はん
だの熱疲労寿命を向上させることができる。しかし、こ
の技術は、接合するはんだの量が多いとリード表面全体
がはんだで覆われてしまう危険性があり、このような場
合には、温度変化による基板とパッケージの相対変位を
リードの曲げ変形で吸収することができなくなるため、
はんだ接合部のひずみは、逆に大きくなり、その結果、
はんだの疲労寿命をかえって低下させてしまう場合があ
る。特に、近年の半導体パッケージのように、リードが
微細化した場合には、過剰にはんだ付されてしまう可能
性が大きい。
はんだの熱疲労破壊を解決するための他の従来技術すな
わち、はんだの接合面積を広くする方法は、はんだの平
均的なひずみは小さくできるものの、最大のひずみが発
生する部分に対する配慮がなされておらず、熱疲労寿命
を向」ニさせる上で、はとんど効果がない。
わち、はんだの接合面積を広くする方法は、はんだの平
均的なひずみは小さくできるものの、最大のひずみが発
生する部分に対する配慮がなされておらず、熱疲労寿命
を向」ニさせる上で、はとんど効果がない。
本発明はこれら従来技術の欠点を克服して、はんだの量
を適正量に確保してリードのはんだ接合部の耐熱疲労寿
命及び信頼性を向上させることを目的とする。
を適正量に確保してリードのはんだ接合部の耐熱疲労寿
命及び信頼性を向上させることを目的とする。
上記目的を達成するための第一の手段は、はんだ接合部
の寸法を最適にすることである。
の寸法を最適にすることである。
上記目的を達成するための第二の手段は、はんだの最大
ひずみが発生する部分の厚さを厚くすることである。
ひずみが発生する部分の厚さを厚くすることである。
すなわち本発明のリードフレームは、封止体に覆われる
予定の内部リード部とそれ以外の外部リード部とよりな
り、外部リード部の実装基板接続端子となる部位に■は
んだぬれ性を向上させる第場合には、はんだぬれ性を向
上させる表面処理を府６とともに、少なくとも外部リー
ド部におけるの前記表面処理施工部位の隣接域又は■は
んだ付する部分以外の部分にはんだぬれ性を抑止する第
２の表面処理をｄ）ことを特徴とする。或いはまた、封
止体に覆われる予定の内部リード部とそれ以外の外部リ
ード部とよりなるリードフレームであって、外部リード
部を構成する複数のリードは夫々３回又は４回以上折り
曲げて、先端は基板への面材用に供することを特徴とす
る。
予定の内部リード部とそれ以外の外部リード部とよりな
り、外部リード部の実装基板接続端子となる部位に■は
んだぬれ性を向上させる第場合には、はんだぬれ性を向
上させる表面処理を府６とともに、少なくとも外部リー
ド部におけるの前記表面処理施工部位の隣接域又は■は
んだ付する部分以外の部分にはんだぬれ性を抑止する第
２の表面処理をｄ）ことを特徴とする。或いはまた、封
止体に覆われる予定の内部リード部とそれ以外の外部リ
ード部とよりなるリードフレームであって、外部リード
部を構成する複数のリードは夫々３回又は４回以上折り
曲げて、先端は基板への面材用に供することを特徴とす
る。
前記はんだは鉛錫系はんだの使用が実用的である。また
封止体は樹脂特にフイラ入りエポキシ樹脂が実用的であ
る。尚、内部リード部は半導体素子を搭載する部位（タ
ブ）を中央に備え、該タブの周囲に複数本のリードが対
称に若しくは放射状に出るように構成することが望まし
い。更に、外部リード部における第二の（ぬれ性向上の
）表面処理の施行領域（ｈ）は、外部リード部の先端か
ら折り曲げ予定色Ｗ（Ｑ）までの距離の２５％乃１− 至４５％の範囲であることが好ましい。
封止体は樹脂特にフイラ入りエポキシ樹脂が実用的であ
る。尚、内部リード部は半導体素子を搭載する部位（タ
ブ）を中央に備え、該タブの周囲に複数本のリードが対
称に若しくは放射状に出るように構成することが望まし
い。更に、外部リード部における第二の（ぬれ性向上の
）表面処理の施行領域（ｈ）は、外部リード部の先端か
ら折り曲げ予定色Ｗ（Ｑ）までの距離の２５％乃１− 至４５％の範囲であることが好ましい。
一方、本発明の半導体装置は上記のリードフレームを取
り込んだものである。すなわち本発明の半導体装置は、
半導体素子と、リードフレームと、該リードフレーム中
の内部リード部を前記半導体素子に電気的に接続するワ
イヤと、更にこれらを封止する封止体とから戊るもので
あって、前記リードフレームにおける外部リード部の実
装基板接続端子となる部位に（少なくとも）はんだぬれ
性（が不十分な場合には、はんだぬれ性）を向上させる
（第１）の表面処理を膚ｉとともに（少なくとも）外部
リード部におけるの該表面処理施工部位の隣接域又は■
はんだ付けする部分以外の部分にはんだぬれ性を抑止す
る（第２）の表面処理をや 施してなることを特徴とする特に望ましい態様は、リー
ドフレームにおける外部リード部の夫々のリードにつき
、実装しようとする基板に垂直な部分の長さ（Ｑ）の先
端から２５％以上４５％以下までの領域に鉛錫系はんだ
がぬれるような表置処理をｄ（、残りの外部リード部に
は鉛錫系はん２ だがぬれないような表面処理を縁）ものである。
り込んだものである。すなわち本発明の半導体装置は、
半導体素子と、リードフレームと、該リードフレーム中
の内部リード部を前記半導体素子に電気的に接続するワ
イヤと、更にこれらを封止する封止体とから戊るもので
あって、前記リードフレームにおける外部リード部の実
装基板接続端子となる部位に（少なくとも）はんだぬれ
性（が不十分な場合には、はんだぬれ性）を向上させる
（第１）の表面処理を膚ｉとともに（少なくとも）外部
リード部におけるの該表面処理施工部位の隣接域又は■
はんだ付けする部分以外の部分にはんだぬれ性を抑止す
る（第２）の表面処理をや 施してなることを特徴とする特に望ましい態様は、リー
ドフレームにおける外部リード部の夫々のリードにつき
、実装しようとする基板に垂直な部分の長さ（Ｑ）の先
端から２５％以上４５％以下までの領域に鉛錫系はんだ
がぬれるような表置処理をｄ（、残りの外部リード部に
は鉛錫系はん２ だがぬれないような表面処理を縁）ものである。
このような態様に最適なのはスモールアウトラインＩリ
ードパッケージ（Ｓ○■）やクワッドフラットエリード
パッケージ（ＱＦＩ）が挙げられる。
ードパッケージ（Ｓ○■）やクワッドフラットエリード
パッケージ（ＱＦＩ）が挙げられる。
もう一つの発明に係る半導体装置は、前記リードフレー
ムにおける外部リード部の夫々のリードが、面付実装し
ようとする基板にはんだ接合される水平部位と、該水平
部位から折れて前記封止体に至る立ち上がり部位とから
構成され、該立ち上がり部位を少なくとも一回折り曲げ
ることにより前記立ち上がり部位の一部と前記基板との
間にはんだ層形成用の間隙を形成するようにしたもので
ある。或いは外部リード部の夫々のリードについて、面
付実装しようとする基板に水平なはんだ接合される部分
と残余の部分とからなり、■その交点付近又は■残余部
分のはんだ付部分におけるはんだ層の厚さかの他の又は
■水平なはんだ接合部よりも厚くなるように、外部リー
ドを３回又は４回以上折り曲げたことを特徴とする。こ
のような態様に最適なのはスモールアウトラインパツケ
ージ（ＳＯＰ）やクワッドフラン１〜パツケージ（Ｑ
Ｉｉ’ ｌ））である。
ムにおける外部リード部の夫々のリードが、面付実装し
ようとする基板にはんだ接合される水平部位と、該水平
部位から折れて前記封止体に至る立ち上がり部位とから
構成され、該立ち上がり部位を少なくとも一回折り曲げ
ることにより前記立ち上がり部位の一部と前記基板との
間にはんだ層形成用の間隙を形成するようにしたもので
ある。或いは外部リード部の夫々のリードについて、面
付実装しようとする基板に水平なはんだ接合される部分
と残余の部分とからなり、■その交点付近又は■残余部
分のはんだ付部分におけるはんだ層の厚さかの他の又は
■水平なはんだ接合部よりも厚くなるように、外部リー
ドを３回又は４回以上折り曲げたことを特徴とする。こ
のような態様に最適なのはスモールアウトラインパツケ
ージ（ＳＯＰ）やクワッドフラン１〜パツケージ（Ｑ
Ｉｉ’ ｌ））である。
本発明は更にまた、上記の半導体装置において、４回以
上折り曲げた外部リードの内、はんだ付けする部分のは
んだぬれ性が不十分な場合にははんだぬれ性を向上させ
る表面処理を蔚尤であり、はんだ付けする部分以外の部
分をはんだぬれ性を抑止する表面処理を鍛工てなること
を特徴とする。
上折り曲げた外部リードの内、はんだ付けする部分のは
んだぬれ性が不十分な場合にははんだぬれ性を向上させ
る表面処理を蔚尤であり、はんだ付けする部分以外の部
分をはんだぬれ性を抑止する表面処理を鍛工てなること
を特徴とする。
要するに本発明の構成」二の共通点は、実装基板と半導
体装置との相対位置を外部リードの曲げ変形で吸収し得
るように外部リードの前記実装基板側部位にのみ充分量
のはんだ付着するようにしたことにある。
体装置との相対位置を外部リードの曲げ変形で吸収し得
るように外部リードの前記実装基板側部位にのみ充分量
のはんだ付着するようにしたことにある。
外部リード部へのはんだのぬれ高さは、はんだ付けに際
して用いたはんだの量とリード表面のぬれ性により決ま
り、はんだ量が多いほど、またぬれ性が良いほど大きく
なる。通常パッケージの封止には、線膨張係数が２０
ｘ １０−６／℃前後の樹脂が用いられ、また基板には
線膨張係数がｌ０Ｘ１０−８／’Ｃ前後のガラスエポキ
シ板或いは線膨張係数が１０ Ｘ １０−６／℃未滴の
セラミックス板が用いられる。パッケージと基板の線膨
張係数が互いに異なるため、温度変化によりパッケージ
側面と基板のはんだ接合部の間には相対変位が生じ、こ
の変形によりはんだ接合部には熱ひずみが発生すると考
えられる。
して用いたはんだの量とリード表面のぬれ性により決ま
り、はんだ量が多いほど、またぬれ性が良いほど大きく
なる。通常パッケージの封止には、線膨張係数が２０
ｘ １０−６／℃前後の樹脂が用いられ、また基板には
線膨張係数がｌ０Ｘ１０−８／’Ｃ前後のガラスエポキ
シ板或いは線膨張係数が１０ Ｘ １０−６／℃未滴の
セラミックス板が用いられる。パッケージと基板の線膨
張係数が互いに異なるため、温度変化によりパッケージ
側面と基板のはんだ接合部の間には相対変位が生じ、こ
の変形によりはんだ接合部には熱ひずみが発生すると考
えられる。
本発明の検討によれば後述するようにバットリードのは
んだぬれ高さ換言すれば接合部を形成するはんだの量に
は最適値が存在する。少な過ぎればパッケージと基板の
相対変位によりはんだ接合部に生じるモーメントに対抗
するはんだの量が少なくなる為に、発生するひずみは大
きくなる。逆に多過ぎればはんだで拘束されるリードの
部分がり、はんだ接合部に生じるモーメントが大きくな
るのでひずみが大きくなる。従って本発明のようにはん
だの量を適正にできるようになれば、はんだのひずみを
大きくする２つの要因が互いに打ち１５− ６− 消し合って最適な状態となる。このようなぬれ性を改良
してはんだ量を適正に確保することによって、はんだの
疲労寿命が向上する。
んだぬれ高さ換言すれば接合部を形成するはんだの量に
は最適値が存在する。少な過ぎればパッケージと基板の
相対変位によりはんだ接合部に生じるモーメントに対抗
するはんだの量が少なくなる為に、発生するひずみは大
きくなる。逆に多過ぎればはんだで拘束されるリードの
部分がり、はんだ接合部に生じるモーメントが大きくな
るのでひずみが大きくなる。従って本発明のようにはん
だの量を適正にできるようになれば、はんだのひずみを
大きくする２つの要因が互いに打ち１５− ６− 消し合って最適な状態となる。このようなぬれ性を改良
してはんだ量を適正に確保することによって、はんだの
疲労寿命が向上する。
以下、本発明の実施例を図を用いて説明する。
本発明者は半導体装置の外部リードがはんだ付けされた
場合、はんだ付けの高さと熱ひずみの発生の関係を調べ
た。
場合、はんだ付けの高さと熱ひずみの発生の関係を調べ
た。
その半導体装置としては第■１図に示す如きスモールア
ウトライン■リードパッケージあるいはクワットフラッ
トＩリードパッケージで用いているバットリードと呼ば
れるリードのはんだ接合部を有する従来形状のものを用
いた。第工１図においてパッケージ１の側面から引き出
されたり一ド２は、基板４に設けられた配線５にはんだ
３により接合されているこのパッケージのリード高さを
氾、はんだのぬれ高さをｈとする。ぬれ高さは、はんだ
付けに際して用いたはんだの量とリード表面のぬれ性に
より決まり、はんだ量が多いほど、またぬれ性が良いほ
ど大きくなる。通常パッケージの封止には、線膨張係数
が２０ ｘ １０−６／℃前後の樹脂が用いられ、また
基板には線膨張係数が１０ ｘ １０−６／℃前後のガ
ラスエポキシ板あるいは線膨張係数が１０ Ｘ １０−
６／℃未滴のセラミック板が用いられる。パッケージｌ
と基板４の線膨張係数が互いに異なるため、温度変化に
よりパッケージ側面と基板のはんだ接合部の間には相対
変位が生じ、この変形によりはんだ接合部３には熱ひず
みが発生する。
ウトライン■リードパッケージあるいはクワットフラッ
トＩリードパッケージで用いているバットリードと呼ば
れるリードのはんだ接合部を有する従来形状のものを用
いた。第工１図においてパッケージ１の側面から引き出
されたり一ド２は、基板４に設けられた配線５にはんだ
３により接合されているこのパッケージのリード高さを
氾、はんだのぬれ高さをｈとする。ぬれ高さは、はんだ
付けに際して用いたはんだの量とリード表面のぬれ性に
より決まり、はんだ量が多いほど、またぬれ性が良いほ
ど大きくなる。通常パッケージの封止には、線膨張係数
が２０ ｘ １０−６／℃前後の樹脂が用いられ、また
基板には線膨張係数が１０ ｘ １０−６／℃前後のガ
ラスエポキシ板あるいは線膨張係数が１０ Ｘ １０−
６／℃未滴のセラミック板が用いられる。パッケージｌ
と基板４の線膨張係数が互いに異なるため、温度変化に
よりパッケージ側面と基板のはんだ接合部の間には相対
変位が生じ、この変形によりはんだ接合部３には熱ひず
みが発生する。
第１２図に相対変位±２０μｍを与えたときのはんだぬ
れ高さｈのリード高さ氾に対する割合すなわちはんだぬ
れ率ｈ／ａと、はんだ３のひずみ範囲の関係の解析結果
を示す。なお、縦軸は対数目盛である。
れ高さｈのリード高さ氾に対する割合すなわちはんだぬ
れ率ｈ／ａと、はんだ３のひずみ範囲の関係の解析結果
を示す。なお、縦軸は対数目盛である。
図より、いずれのリード高さにおいても、はんだぬれ率
が２５％から４５％の範囲では、ひずみ範囲はほとんど
変わらず最小であり、はんだぬれ率が２５％より小さい
場合も、４５％より大きい場合も、ひずみ範囲は大きく
なることがわかる。
が２５％から４５％の範囲では、ひずみ範囲はほとんど
変わらず最小であり、はんだぬれ率が２５％より小さい
場合も、４５％より大きい場合も、ひずみ範囲は大きく
なることがわかる。
すなわち、バットリードのはんだぬれ高さには、最適値
が存在する。この理由は、以下のように考えられる。は
んだぬれ率が２５％より小さい領域では、ぬれ率が小さ
いほど、パッケージと基板の相対変位によりはんだ接合
部に生じるモーメン１〜に対抗するはんだの量が少もく
なるので、発生するひずみは大きくなる。逆に、はんだ
ぬれ率が４５％より大きい領域では、はんだで拘束され
るリードの長さが長く、この結果、相対変位を吸収する
ために必要なリードの自由変形部分の長さが短くなり、
はんだ接合部に生じるモーメン１−が大きくなるのでひ
ずみが大きくなる。ぬれ率が２５％から４５％の領域で
は、上述したはんだのひずみを大きくする２つの要因が
互いに打き消し合い、最適な状態となる。
が存在する。この理由は、以下のように考えられる。は
んだぬれ率が２５％より小さい領域では、ぬれ率が小さ
いほど、パッケージと基板の相対変位によりはんだ接合
部に生じるモーメン１〜に対抗するはんだの量が少もく
なるので、発生するひずみは大きくなる。逆に、はんだ
ぬれ率が４５％より大きい領域では、はんだで拘束され
るリードの長さが長く、この結果、相対変位を吸収する
ために必要なリードの自由変形部分の長さが短くなり、
はんだ接合部に生じるモーメン１−が大きくなるのでひ
ずみが大きくなる。ぬれ率が２５％から４５％の領域で
は、上述したはんだのひずみを大きくする２つの要因が
互いに打き消し合い、最適な状態となる。
従来は、この２つの要因のうち、前者のみについて着目
されており、極力リード全体のぬれ性を向上させる工夫
がなされてきた。ところがはんだがぬれ過ぎても疲労寿
命が低下することが本発明者らの研究によって定量的に
明らかにされた。
されており、極力リード全体のぬれ性を向上させる工夫
がなされてきた。ところがはんだがぬれ過ぎても疲労寿
命が低下することが本発明者らの研究によって定量的に
明らかにされた。
しかし、第１１図の従来品においては、はんだぬれ率（
ｈ／Ｑ）を２５％〜４５％にしても第１７図曲線Ｂに示
す如くばらつきが大きく、熱疲労寿命を向上させ信頼度
を向上させた半導体装置を得ることができないことがわ
かる。また、この場合各外部リードのはんだ付部分にお
いて、いわゆるブリッヂの現象が生じ好ましくない短絡
が生じ信頼度が低下することもある。
ｈ／Ｑ）を２５％〜４５％にしても第１７図曲線Ｂに示
す如くばらつきが大きく、熱疲労寿命を向上させ信頼度
を向上させた半導体装置を得ることができないことがわ
かる。また、この場合各外部リードのはんだ付部分にお
いて、いわゆるブリッヂの現象が生じ好ましくない短絡
が生じ信頼度が低下することもある。
従って、以上述べた理由により、バットリードの先端か
ら２５％以上４５％以下までに、はんだがぬれるような
表面処理を施し、残りのリードには、はんだがぬれない
ような表面処理を施すことにより、ぬれ率を最適値に制
御できるので、はんだの疲労寿命を向上させることがで
きる。
ら２５％以上４５％以下までに、はんだがぬれるような
表面処理を施し、残りのリードには、はんだがぬれない
ような表面処理を施すことにより、ぬれ率を最適値に制
御できるので、はんだの疲労寿命を向上させることがで
きる。
本発明によればリードフレームは、封止体に覆われる予
定の内部リード部とそれ以外の外部リード部とよりなり
、外部リード部の実装基板接続端子となる部位に、少な
くともはんだぬれ性が不十分な場合には、はんだぬれ性
を向上させる表面処理を粛１とともｌこ、外部リード部
におけるはんだ付けする部分の以外の部分をはんだぬれ
性を抑止９− する表面処理を鍛ｔであるものである。
定の内部リード部とそれ以外の外部リード部とよりなり
、外部リード部の実装基板接続端子となる部位に、少な
くともはんだぬれ性が不十分な場合には、はんだぬれ性
を向上させる表面処理を粛１とともｌこ、外部リード部
におけるはんだ付けする部分の以外の部分をはんだぬれ
性を抑止９− する表面処理を鍛ｔであるものである。
はんだぬれ性が不十分な場合とは、リードフレームがス
テンレススチール、アルミニウムなどで作られていては
んだ付けした場合に拌はんだとの結合が不十分な場合を
いう。これに対しはんだぬれ性が十分な場合とは、例え
ばリードフレームが、銅、鉄、ニッケル及びこれらの合
金で作られている場合である。
テンレススチール、アルミニウムなどで作られていては
んだ付けした場合に拌はんだとの結合が不十分な場合を
いう。これに対しはんだぬれ性が十分な場合とは、例え
ばリードフレームが、銅、鉄、ニッケル及びこれらの合
金で作られている場合である。
はんだぬれ性が不十分な場合には、外部リードのはんだ
付けする部分にはんだぬれ性を向上させる表面処理を碕
４゜はんだぬれ性が不十分でなくても、はんだぬれ性を
向上させる表面処理をする方が、信頼性の向上のために
好ましい。
付けする部分にはんだぬれ性を向上させる表面処理を碕
４゜はんだぬれ性が不十分でなくても、はんだぬれ性を
向上させる表面処理をする方が、信頼性の向上のために
好ましい。
外部リードのうち、はんだ付けをする部分以外Ｎ〆
の部分ははんだぬれ性を抑止する表面処理を施す。
このようなリードフレームの一例を第１９図に示す。
第１９図において、タブ１２がタブ吊りリード１４によ
り外わ＜１７．１７’に接続している。
り外わ＜１７．１７’に接続している。
内部リード１３と外部リード２は一体であり、す２〇−
ポートフレーム１５により連結されている。外部リード
２は、はんだをぬれなくする表面処理６ａゾ とはんだぬれ性を良好にする表面処理７ａが施されてい
る。外わく１７と１７′はサポートフレーム１６により
連結されている。
２は、はんだをぬれなくする表面処理６ａゾ とはんだぬれ性を良好にする表面処理７ａが施されてい
る。外わく１７と１７′はサポートフレーム１６により
連結されている。
はんだがぬれない表面処理６ａの形成については、通常
のプリント基板などで一般に用いられているソルダーレ
ジスト材などの樹脂を塗布する方＼ 法やアルミニウムなどのはんだがぬれない金属をめっき
エスパッタリングユ圧着などにより接合する方法−リー
ド表面を酸化などで変質させる方法、などの方法が挙げ
られる。このうち、最後の方法では、酸化膜が、はんだ
接合に際し用いられるフラックスにより浸されないこと
が必要であることは言うまでもない。またソルダーレジ
スト用の樹脂としては通常用いられるポリイミド、ポリ
アミドイミド、エポキシ等を用いることができる。
のプリント基板などで一般に用いられているソルダーレ
ジスト材などの樹脂を塗布する方＼ 法やアルミニウムなどのはんだがぬれない金属をめっき
エスパッタリングユ圧着などにより接合する方法−リー
ド表面を酸化などで変質させる方法、などの方法が挙げ
られる。このうち、最後の方法では、酸化膜が、はんだ
接合に際し用いられるフラックスにより浸されないこと
が必要であることは言うまでもない。またソルダーレジ
スト用の樹脂としては通常用いられるポリイミド、ポリ
アミドイミド、エポキシ等を用いることができる。
はんだのぬれ性が良好な表面処理７ａの形成については
、半導体装置のリードの表面処理に通常用いられている
処理、すなわちはんだめっき、はんだ浸漬−ニッケルめ
っき等の技術を用いることができる。この他にも、銅や
金などぬれ性の良い金属をめっきニスバッタリング□圧
着などの方法で接合しても良い。
、半導体装置のリードの表面処理に通常用いられている
処理、すなわちはんだめっき、はんだ浸漬−ニッケルめ
っき等の技術を用いることができる。この他にも、銅や
金などぬれ性の良い金属をめっきニスバッタリング□圧
着などの方法で接合しても良い。
具体的には（ｉ）外部リードの材料がはんだぬれ性に良
好な場合には、はんだ付は部分以外にはんだぬれ性を抑
止する表面処理を施す場合、（］１）外部リードの材料
如何によらず、はんだ付部分にはんだぬれ性を向上させ
る表面処理をｔ？ｂ、はんだ付けをしない外部リードの
部分にはんだぬれ性を抑止する表面処理を綻↑場合、（
珀）外部リードの材料如何を問わず、外部リード全面に
はんだぬれ性を向上する表面処理を電ｔ、はんだ付けを
しない外部リードの部分に更にはんだぬれ性を抑止する
表面処理を施す場合が考えられる。
好な場合には、はんだ付は部分以外にはんだぬれ性を抑
止する表面処理を施す場合、（］１）外部リードの材料
如何によらず、はんだ付部分にはんだぬれ性を向上させ
る表面処理をｔ？ｂ、はんだ付けをしない外部リードの
部分にはんだぬれ性を抑止する表面処理を綻↑場合、（
珀）外部リードの材料如何を問わず、外部リード全面に
はんだぬれ性を向上する表面処理を電ｔ、はんだ付けを
しない外部リードの部分に更にはんだぬれ性を抑止する
表面処理を施す場合が考えられる。
本発明においては、いずれの態様を採用してもよく、リ
ードフレームの使用材料、半導体装置のに鉛錫系共晶は
んだ（Ｐ ｂ ４０％、５ｎ６０％）が好ましく用いら
れる。
ードフレームの使用材料、半導体装置のに鉛錫系共晶は
んだ（Ｐ ｂ ４０％、５ｎ６０％）が好ましく用いら
れる。
実装しようとする基板に垂直な部分の長さ（ｆｌ）の先
端から２５％以上４５％以下までの領域に鉛↓ 錫系はんだがぬれるような表面処理を施し残りはψ そのはんだがぬれないような表面処理を施した例を第１
８図に示す。
端から２５％以上４５％以下までの領域に鉛↓ 錫系はんだがぬれるような表面処理を施し残りはψ そのはんだがぬれないような表面処理を施した例を第１
８図に示す。
第１８図はスモールアウトラインエリードバツージの断
面図を示す。半導体素子９がタブ１２に搭載され、素子
９の電極と内部リード１３がワイヤ１０により電気的に
接続されている。これらはフイラ入すエボキシなどの樹
脂１１により封止されている。外部リード２の表面には
、はんだをぬれなくする表面処理６ａとはんだぬれ性を
良好にする表面処理７ａがｉ乍れている。
面図を示す。半導体素子９がタブ１２に搭載され、素子
９の電極と内部リード１３がワイヤ１０により電気的に
接続されている。これらはフイラ入すエボキシなどの樹
脂１１により封止されている。外部リード２の表面には
、はんだをぬれなくする表面処理６ａとはんだぬれ性を
良好にする表面処理７ａがｉ乍れている。
第１８図の半導体装置は、素子をタブ１２に搭載し、素
子と内部リード１３をワイヤ１２より電気的に接続し、
サポートフレーム１５．１５’ と外わ＜１７．１７’
で囲まれた部分を樹脂封止し、サポートフレーム１５．
１５’ の全てとタブ吊りリード１４の一部を切断によ
り排除し、外部り−３ ド２を折曲加工することにより得られる。
子と内部リード１３をワイヤ１２より電気的に接続し、
サポートフレーム１５．１５’ と外わ＜１７．１７’
で囲まれた部分を樹脂封止し、サポートフレーム１５．
１５’ の全てとタブ吊りリード１４の一部を切断によ
り排除し、外部り−３ ド２を折曲加工することにより得られる。
日
外部リード３〜４４以上の折り曲げの態様においても、
はんだ付けをしない外部リードの部分をはんだぬれ性を
抑止する表面処理を縁丸、はんだ付けをする外部リード
の部分を、少なくともはんだぬれ性が不十分な場合には
はんだぬれ性表面処理を施すことにより、信頼性を更に
向上させることができる。
はんだ付けをしない外部リードの部分をはんだぬれ性を
抑止する表面処理を縁丸、はんだ付けをする外部リード
の部分を、少なくともはんだぬれ性が不十分な場合には
はんだぬれ性表面処理を施すことにより、信頼性を更に
向上させることができる。
いずれにしても発生するひずみを小さくして、はんだの
疲労寿命を向上する必要がある。この場合、単にひずみ
が小さくなるようにはんだ付けする部分の高さを選んで
も、第１７図の曲線Ｂに示す如く、ばらつきが大きく熱
疲労寿命が向上し、信頼度の高い半導体装置を作るとい
うことは困難である。しかしながら外部リードのはんだ
付けしない部分を、はんだぬれ性を抑止する表面処理を
行い、はんだ付けする部分をはんだぬれ率（ｈ／４）が
２５〜４５％になるように、はんだぬれ性を向上する表
面処理をすることにより、第１７図曲線Ａに示すごとく
度数が狭い範囲の内におさま４− るようになることは全く予期せざる効果である。
疲労寿命を向上する必要がある。この場合、単にひずみ
が小さくなるようにはんだ付けする部分の高さを選んで
も、第１７図の曲線Ｂに示す如く、ばらつきが大きく熱
疲労寿命が向上し、信頼度の高い半導体装置を作るとい
うことは困難である。しかしながら外部リードのはんだ
付けしない部分を、はんだぬれ性を抑止する表面処理を
行い、はんだ付けする部分をはんだぬれ率（ｈ／４）が
２５〜４５％になるように、はんだぬれ性を向上する表
面処理をすることにより、第１７図曲線Ａに示すごとく
度数が狭い範囲の内におさま４− るようになることは全く予期せざる効果である。
第１図は、本発明の第１実施例によるスモールアウトラ
インＩリードパッケージの斜視図を示す。
インＩリードパッケージの斜視図を示す。
本実施例では、リードはパッケージの対向する２つの側
面から引き出されるが、第１図には、その−側面の一部
を示しである。また、外部リード２−１は、本実施例の
構造を表すため、一部を取り除いた図を示しである。各
リード２−１．２−２゜・・・は、パッケージ１の側面
から引き出され、その先端部分は、はんだのぬれ性が良
好な表面処理としてはんだめつき７ａが施され、リード
の他の部分は、はんだがぬれないような表面処理６ａと
してアルミニウムめっきが施されている。
面から引き出されるが、第１図には、その−側面の一部
を示しである。また、外部リード２−１は、本実施例の
構造を表すため、一部を取り除いた図を示しである。各
リード２−１．２−２゜・・・は、パッケージ１の側面
から引き出され、その先端部分は、はんだのぬれ性が良
好な表面処理としてはんだめつき７ａが施され、リード
の他の部分は、はんだがぬれないような表面処理６ａと
してアルミニウムめっきが施されている。
第２図は第１図はパッケージの側面図を表わし、リード
のみは断面を示しである。表面処理７ａのリード２先端
からの寸法Ｘは、リード高さ悲の２５％以上４５％以下
の値に規定されている。
のみは断面を示しである。表面処理７ａのリード２先端
からの寸法Ｘは、リード高さ悲の２５％以上４５％以下
の値に規定されている。
第３図、第４図は、夫々本実施例によるパッケージを基
板に実装した様子を示す側面図で、これらの図でもリー
ドとはんだ接合部のみは断面を示しである。パッケージ
１の側面から引き出されたリードには、第１図で述べた
表面処理６ａ、７ａが施されており、基板４に設けられ
た配線５にはんだ３により接合されている。第３図は、
実装に際し用いるはんだ３の量が少生い場合を示してい
る。はんだ量が少なくても、表面７ａのぬれ性が良好な
ため、はんだ３は表面７ａの上端までぬれ上がり、はん
だぬれ高さは表面７ａの高さまで確保される。第４図は
、第３図の場合とは逆に、実装に際し用いるはんだ３の
量が多い場合を示している。はんだ量が多くても、表面
６ａがはんだにぬれないため、はんだ３のぬれ高さが表
面７ａの上端を超えることはない。
板に実装した様子を示す側面図で、これらの図でもリー
ドとはんだ接合部のみは断面を示しである。パッケージ
１の側面から引き出されたリードには、第１図で述べた
表面処理６ａ、７ａが施されており、基板４に設けられ
た配線５にはんだ３により接合されている。第３図は、
実装に際し用いるはんだ３の量が少生い場合を示してい
る。はんだ量が少なくても、表面７ａのぬれ性が良好な
ため、はんだ３は表面７ａの上端までぬれ上がり、はん
だぬれ高さは表面７ａの高さまで確保される。第４図は
、第３図の場合とは逆に、実装に際し用いるはんだ３の
量が多い場合を示している。はんだ量が多くても、表面
６ａがはんだにぬれないため、はんだ３のぬれ高さが表
面７ａの上端を超えることはない。
このように、本実施例では、実装に際し用いるはんだの
量に無関係に、はんだぬれ高さをリード高さの２５％か
ら４５％までの範囲に制御できるので、はんだ接合部の
熱疲労寿命を向上させることができる。
量に無関係に、はんだぬれ高さをリード高さの２５％か
ら４５％までの範囲に制御できるので、はんだ接合部の
熱疲労寿命を向上させることができる。
なお、はんだぬれないような表面処理６ａは、はんだの
ぬれ性が良好な表面処理７ａを施した部分以外の外部リ
ードの全域にｉ４必要はなく、外部リードのパッケージ
付根のようにはんだ接合部から十分前れた部分には不必
要な場合もある。
ぬれ性が良好な表面処理７ａを施した部分以外の外部リ
ードの全域にｉ４必要はなく、外部リードのパッケージ
付根のようにはんだ接合部から十分前れた部分には不必
要な場合もある。
第エフ図に、従来品のはんだぬれ率の度数分布（曲線Ｂ
）と実施例１によるリードのはんだぬれ率の度数分布（
曲線Ａ）を測定した結果を示す。
）と実施例１によるリードのはんだぬれ率の度数分布（
曲線Ａ）を測定した結果を示す。
実施例１では、第２図におけるＸ／Ωの値が３０％とな
るように表面処理を施しである。また、どちらの場合も
はんだの供給量は同しである。
るように表面処理を施しである。また、どちらの場合も
はんだの供給量は同しである。
第エフ図より、本発明によるリードのぬれ率のばらつき
は、従来品に比＾で非常に小さく、最適なぬれ率を制御
でき、従ってはんだ接合部の疲労寿命が向上することが
わかる。
は、従来品に比＾で非常に小さく、最適なぬれ率を制御
でき、従ってはんだ接合部の疲労寿命が向上することが
わかる。
本発明の第２実施例を第５図に示す。本実施例では、パ
ッケージ１側面から引き出されたリード２−１．２−２
．・・・にはんだのぬれ性が良好な金属として銅を用い
、先端部分７ｂは表面処理を施さず、残りの部分にはん
だがぬれない表面処理６ｂとしてアルミニウムめっきを
施した。このようにリードを構成することにより、第Ｉ
実施例と７ 同様にはんだぬれ高さを制御することができるので、は
んだ接合部の熱疲労寿命を向上させることができる、な
お、本実施例で用いるリードフレーム材としてはゎその
他現在広く用いられて銅合金を用いても良い。他には、
ニッケル、金、銀或いはこれらの合金などを用いること
ができる。
ッケージ１側面から引き出されたリード２−１．２−２
．・・・にはんだのぬれ性が良好な金属として銅を用い
、先端部分７ｂは表面処理を施さず、残りの部分にはん
だがぬれない表面処理６ｂとしてアルミニウムめっきを
施した。このようにリードを構成することにより、第Ｉ
実施例と７ 同様にはんだぬれ高さを制御することができるので、は
んだ接合部の熱疲労寿命を向上させることができる、な
お、本実施例で用いるリードフレーム材としてはゎその
他現在広く用いられて銅合金を用いても良い。他には、
ニッケル、金、銀或いはこれらの合金などを用いること
ができる。
本発明の第３実施例を第６図に示す。本実施例では、パ
ッケージ１側面から引き出されたリード２−１．２−２
．・・の全表面にはんだのぬれ性が良好な表面処理７Ｃ
としてはんだめっきを施し、その後に先端部を除いた部
分にはんだがぬれない表面処理６Ｃとしてアルミニウム
めっきを施した。
ッケージ１側面から引き出されたリード２−１．２−２
．・・の全表面にはんだのぬれ性が良好な表面処理７Ｃ
としてはんだめっきを施し、その後に先端部を除いた部
分にはんだがぬれない表面処理６Ｃとしてアルミニウム
めっきを施した。
このようにリードを構成することにより、第１実施例と
同様にはんだのぬれ高さを制御することができるので、
はんだ接合部の熱疲労寿命を向」ニさせることができる
。
同様にはんだのぬれ高さを制御することができるので、
はんだ接合部の熱疲労寿命を向」ニさせることができる
。
以上の３つの実施例において、リード先端面にぬれ性が
良好な表面処理を必ずしも施す必要はないが、表面処理
をした方が信頼性が向上することは、従来のリードの場
合と同様である。
良好な表面処理を必ずしも施す必要はないが、表面処理
をした方が信頼性が向上することは、従来のリードの場
合と同様である。
８−
また、表面処理はパッケージを組み立てる前のリードフ
レームに施した後、パッケージを組み立てるか或いはパ
ッケージを組み立てた後に施しても良い。
レームに施した後、パッケージを組み立てるか或いはパ
ッケージを組み立てた後に施しても良い。
更に、３つの実施例は、スモールアウトラインエリード
パッケージについて説明したが、これと同じバットリー
ドを用いるクワッドフラットエリードパッケージについ
ても全く同様であることは言うもでもない。
パッケージについて説明したが、これと同じバットリー
ドを用いるクワッドフラットエリードパッケージについ
ても全く同様であることは言うもでもない。
本発明の第４実施例によるスモールアウトラインパッケ
ージの斜視図を第７図に示す。本実施例では、リードは
パッケージの刻向する２つの側面から引き出されるが、
第７図ではその一側面の一部を示している。各リード２
−１．２−２．・・・は、パッケージ１の側面から引き
出され、そのぞれ折り曲げ点２ｂ、２ｃ、２ｄ、２ｅの
４ケ所で折り曲げられ、折り曲げ点２Ｃから２ｄまでの
リードの底面は、折り曲げ点２ｅから先端までのリード
の底面より高い位置になっている。
ージの斜視図を第７図に示す。本実施例では、リードは
パッケージの刻向する２つの側面から引き出されるが、
第７図ではその一側面の一部を示している。各リード２
−１．２−２．・・・は、パッケージ１の側面から引き
出され、そのぞれ折り曲げ点２ｂ、２ｃ、２ｄ、２ｅの
４ケ所で折り曲げられ、折り曲げ点２Ｃから２ｄまでの
リードの底面は、折り曲げ点２ｅから先端までのリード
の底面より高い位置になっている。
第８図は、本発明の第４実施例によるパツケージを基板
に実装した様子を示す側面図である。パッケージ１から
引き出されたり一ド２は、折り曲げ点２ｂ、２ｃ、２ｄ
、２ｅの４ケ所で折り曲げられ、基板４に設けられた配
線５にはんだ３により接合されている。折り曲げ点２ｃ
から２ｄまでのリードのはんだ接合層の厚さ１．ｔは、
折り曲げ点２ｅから先端までのリードのはんだ接合層の
原さ層２より大きくなっている。このように、従来のリ
ードではんだ層の最大ひずみが発生するはんだ層左端の
はんだ層厚さが少ダくともｔｌ−層２だけ確保されるた
めはんだ３の熱疲労寿命を向上させることができる。
に実装した様子を示す側面図である。パッケージ１から
引き出されたり一ド２は、折り曲げ点２ｂ、２ｃ、２ｄ
、２ｅの４ケ所で折り曲げられ、基板４に設けられた配
線５にはんだ３により接合されている。折り曲げ点２ｃ
から２ｄまでのリードのはんだ接合層の厚さ１．ｔは、
折り曲げ点２ｅから先端までのリードのはんだ接合層の
原さ層２より大きくなっている。このように、従来のリ
ードではんだ層の最大ひずみが発生するはんだ層左端の
はんだ層厚さが少ダくともｔｌ−層２だけ確保されるた
めはんだ３の熱疲労寿命を向上させることができる。
第４実施例で注意しなければならないのは、折り曲げ点
２ｃから２ｄまでのリードの剛性を十分にとることであ
る。第９図にリードの剛性が不足し、パッケージ１を定
盤８の上に置いたとき、パッケージ１の自重により、リ
ード折り曲げ点２ｃから２ｄまでのリードが変形し、折
り曲げ点２（８におけるリード下面が定盤８に接した様
子な示す。
２ｃから２ｄまでのリードの剛性を十分にとることであ
る。第９図にリードの剛性が不足し、パッケージ１を定
盤８の上に置いたとき、パッケージ１の自重により、リ
ード折り曲げ点２ｃから２ｄまでのリードが変形し、折
り曲げ点２（８におけるリード下面が定盤８に接した様
子な示す。
このようなパッケージを基板に実装しても、はんだ層左
端のはんだ厚さが確保されないため、本発明の効果は現
れない。このような不具合を解消するためには、リード
を厚くするか、またはリードの幅を広くするか、あるい
は、折り曲げ点２Ｃから２ｄまでの距離を短くすれば良
い。また、このような不具合が生じるかどうかを判定す
るには、第９図のようにパッケージを定盤上に置けば容
易にわかるが、はり理論や有限要素法等の解析によって
も判定することができる。
端のはんだ厚さが確保されないため、本発明の効果は現
れない。このような不具合を解消するためには、リード
を厚くするか、またはリードの幅を広くするか、あるい
は、折り曲げ点２Ｃから２ｄまでの距離を短くすれば良
い。また、このような不具合が生じるかどうかを判定す
るには、第９図のようにパッケージを定盤上に置けば容
易にわかるが、はり理論や有限要素法等の解析によって
も判定することができる。
本発明の第５実施例を第１０図に示す。本実施例では、
パッケージ１の側面から引き出されたリード２−１．２
−２．・・・がそれぞれ折り曲げ点２ｂ、２ｆ、２ｇの
３ケ所で折り曲げられ、折り曲げ点２ｆのリードの底面
は、折り曲げ点２ｇから先端までのリード底面より高い
位置になっている。このようにリードを構成することに
より、第４実施例の場合と同様に、折り曲げ点２ｆにお
けるはんだ層の厚さを確保することができるので、はん
だ接合部の寿命を向上させることができる。
パッケージ１の側面から引き出されたリード２−１．２
−２．・・・がそれぞれ折り曲げ点２ｂ、２ｆ、２ｇの
３ケ所で折り曲げられ、折り曲げ点２ｆのリードの底面
は、折り曲げ点２ｇから先端までのリード底面より高い
位置になっている。このようにリードを構成することに
より、第４実施例の場合と同様に、折り曲げ点２ｆにお
けるはんだ層の厚さを確保することができるので、はん
だ接合部の寿命を向上させることができる。
第４．第５実施例は、スモールアウトラインパ１−
３２
ツケージについて説明したが、これと同じガルウィング
リードを用いるクワットフラットパッケージについても
全く同様であることは言うまでもない。
リードを用いるクワットフラットパッケージについても
全く同様であることは言うまでもない。
次に、スモールアウトラインパッケージあるいはクワッ
トフラットパッケージで用いられているガルウィングリ
ードと呼ばれるリードのはんだ接合部の従来形状を第１
３図に示す。パッケージ１の側面から引き出されたリー
ド２は、基板４に設けられた配線５とこれに対向するリ
ード水平部分２ａの間のはんだ層３により、配線５に接
合されている。このパッケージのリード高さをα、リー
ド水平部２ａの長さをＳ、はんだ層３の厚さをｔとする
。このパッケージの場合も、温度変化によりパッケージ
側面と基板のはんだ接合部の間には相対変位が生じ、こ
の変形によりはんだ接合部３には、熱ひずみが発生する
。
トフラットパッケージで用いられているガルウィングリ
ードと呼ばれるリードのはんだ接合部の従来形状を第１
３図に示す。パッケージ１の側面から引き出されたリー
ド２は、基板４に設けられた配線５とこれに対向するリ
ード水平部分２ａの間のはんだ層３により、配線５に接
合されている。このパッケージのリード高さをα、リー
ド水平部２ａの長さをＳ、はんだ層３の厚さをｔとする
。このパッケージの場合も、温度変化によりパッケージ
側面と基板のはんだ接合部の間には相対変位が生じ、こ
の変形によりはんだ接合部３には、熱ひずみが発生する
。
このパッケージと基板の間に２０μｍの相対変位を与え
たときのはんだ層３のひずみ分布の解析結果を第１４図
に示す。図より、はんだのひずみは、リード水平部左端
で最大となり、リード先端では、ひずみはほとんど生じ
ないことがわかる。
たときのはんだ層３のひずみ分布の解析結果を第１４図
に示す。図より、はんだのひずみは、リード水平部左端
で最大となり、リード先端では、ひずみはほとんど生じ
ないことがわかる。
従って、第１３図のはんだ層３の疲労寿命を向上させる
ためには、特にはんだ層３左端に生じるひずみを低減す
れば良い。
ためには、特にはんだ層３左端に生じるひずみを低減す
れば良い。
第１５図に相対変位を±２０μｒｎｔｊ、えたときのは
んだ層厚さとはんだ層左端に発生する最大ひずみ範囲の
関係の解析結果を示す。なお、横軸、縦軸とも対数目盛
である。図より、はんだ層が厚いほどひずみは小さくな
ることがわかる。
んだ層厚さとはんだ層左端に発生する最大ひずみ範囲の
関係の解析結果を示す。なお、横軸、縦軸とも対数目盛
である。図より、はんだ層が厚いほどひずみは小さくな
ることがわかる。
しかし、実際にははんだ層厚さは、パッケージの自重に
より、押しつぶされるため、最大でも０．１ｍｎ が限
度である。
より、押しつぶされるため、最大でも０．１ｍｎ が限
度である。
以上の解析結果から、ガルウィングリードのはんだ接合
部の寿命を向上させるためには、最大ひずみが発生する
リード水平部分左端におけるはんだ層を厚くすれば良い
ことが明らかとなった。このためには、従来は２回折り
曲げて成形したリードを４回以上折り曲げ、リードの垂
直部分と水平部分の交点におけるはんだ層の厚さを厚く
すれば良いことがわかった。
部の寿命を向上させるためには、最大ひずみが発生する
リード水平部分左端におけるはんだ層を厚くすれば良い
ことが明らかとなった。このためには、従来は２回折り
曲げて成形したリードを４回以上折り曲げ、リードの垂
直部分と水平部分の交点におけるはんだ層の厚さを厚く
すれば良いことがわかった。
第５実施例として第１６図に示す半導体装置を実施例１
及び実施例４と同様にして作成した。第１６図において
、外部リード２の付根から第２のリード折曲点２Ｃまで
の部分の表面に、はんだをぬれなくする表面処理６ｄと
してアルミニウムめっきを施し、はんだがリードの垂直
部分にぬれ上るのを防止している。
及び実施例４と同様にして作成した。第１６図において
、外部リード２の付根から第２のリード折曲点２Ｃまで
の部分の表面に、はんだをぬれなくする表面処理６ｄと
してアルミニウムめっきを施し、はんだがリードの垂直
部分にぬれ上るのを防止している。
＼ ゝ
尚、以上の説明では内部リード、ワイヤよタブ。
半導体素子を図示していないが、これらは各従来タイプ
の流用で差し支えない。
の流用で差し支えない。
本発明は、以上説明したように構成されているので、以
下に記載されているような効果を有する。
下に記載されているような効果を有する。
本発明をスモールアウトライン■リードパッケージある
いはクワットフラットＩリードパッケージに適用すれば
、はんだ接合部の寸法を最適に制御できるので、はんだ
接合部の熱疲労寿命が向」ニする。
いはクワットフラットＩリードパッケージに適用すれば
、はんだ接合部の寸法を最適に制御できるので、はんだ
接合部の熱疲労寿命が向」ニする。
本発明をスモールアウトラインパッケージあるいはクワ
ットフラットパッケージに適用すれば、はんだ接合層の
最大ひずみが発生する部分の厚さを確保できるので、は
んだ接合部の熱疲労寿命が向上する。
ットフラットパッケージに適用すれば、はんだ接合層の
最大ひずみが発生する部分の厚さを確保できるので、は
んだ接合部の熱疲労寿命が向上する。
第１図は本発明の第１実施例に係る半導体装置の一部を
示す斜視図、第２図は第１実施例に係る、半導体装置の
一部を断面にした側面図、第３図。 第４図は夫々第１実施例に係る半導体装置を基板に実装
した様子を示す一部断面の側面図、第５図は本発明の第
２実施例に係る半導体装置の一部を示す斜視図、第６図
は本発明の第３実施例に係る半導体装置の一部を示す斜
視図、第７図は本発明の第４実施例に係る半導体装置の
一部を示す斜視図、第８図は第４実施例に係る半導体装
置を基板に実装した様子を示す側面図、第９図は第４実
施例に係る半導体装置に不具合が生じた様子を表わす側
面図、第１０図は本発明の第５実施例に係る半導体装置
の一部を示す斜視図、第工１図、第１３図は夫々参考に
係る半導体装置を基板に実装５− した様子を示す側面図、第１２図は第１１図に示した半
導体装置のぬれ率とはんだのひずみ範囲の関係を示す特
性図、第１４図は第１３図に示した半導体装置のはんだ
接合部のひずみ分布を示す特性図、第１５図は第１３図
に示した半導体装置のはんだ層厚さとはんだ層の最大ひ
ずみ範囲の関係を示す特性図、第１６図は第５実施例に
係る半導体装置の一部を断面、にした側面図、第１７図
ははんだぬれ率の度数分布における本発明の第１実施例
と従来品との比較を示す特性図、第１８図は本発明のリ
ードフレームの一態様に示す平面図、第１９図は本発明
の半導体装置の一態様を示す断面図である。 １・・・パッケージ（半導体装置）、２・・・外部リー
ド、２ ａ−リード水平部分、２ｂ、２ｃ、２ｄ、２ｅ
＋２ｆ、２ｇ・・・リード折り曲げ点、３・・・はんだ
、４・・・基板、５・・配線、６ａ、６ｂ、６ｃ・・・
はんだをぬれなくする表面処理部分、７ａ、７ｂ、７ｃ
・・はんだぬれ性を良好にする表面処理部分、８・・・
定盤。 ３６ ？！々己 ｙＳｆ＝−代函回 ＋：！Ｑ妃（る←所込 手続補正書（古の □或 く１．８，１２３
示す斜視図、第２図は第１実施例に係る、半導体装置の
一部を断面にした側面図、第３図。 第４図は夫々第１実施例に係る半導体装置を基板に実装
した様子を示す一部断面の側面図、第５図は本発明の第
２実施例に係る半導体装置の一部を示す斜視図、第６図
は本発明の第３実施例に係る半導体装置の一部を示す斜
視図、第７図は本発明の第４実施例に係る半導体装置の
一部を示す斜視図、第８図は第４実施例に係る半導体装
置を基板に実装した様子を示す側面図、第９図は第４実
施例に係る半導体装置に不具合が生じた様子を表わす側
面図、第１０図は本発明の第５実施例に係る半導体装置
の一部を示す斜視図、第工１図、第１３図は夫々参考に
係る半導体装置を基板に実装５− した様子を示す側面図、第１２図は第１１図に示した半
導体装置のぬれ率とはんだのひずみ範囲の関係を示す特
性図、第１４図は第１３図に示した半導体装置のはんだ
接合部のひずみ分布を示す特性図、第１５図は第１３図
に示した半導体装置のはんだ層厚さとはんだ層の最大ひ
ずみ範囲の関係を示す特性図、第１６図は第５実施例に
係る半導体装置の一部を断面、にした側面図、第１７図
ははんだぬれ率の度数分布における本発明の第１実施例
と従来品との比較を示す特性図、第１８図は本発明のリ
ードフレームの一態様に示す平面図、第１９図は本発明
の半導体装置の一態様を示す断面図である。 １・・・パッケージ（半導体装置）、２・・・外部リー
ド、２ ａ−リード水平部分、２ｂ、２ｃ、２ｄ、２ｅ
＋２ｆ、２ｇ・・・リード折り曲げ点、３・・・はんだ
、４・・・基板、５・・配線、６ａ、６ｂ、６ｃ・・・
はんだをぬれなくする表面処理部分、７ａ、７ｂ、７ｃ
・・はんだぬれ性を良好にする表面処理部分、８・・・
定盤。 ３６ ？！々己 ｙＳｆ＝−代函回 ＋：！Ｑ妃（る←所込 手続補正書（古の □或 く１．８，１２３
Claims (1)
- 【特許請求の範囲】 １、封止体に覆われる予定の内部リード部とそれ以外の
外部リード部とよりなるリードフレームにおいて、前記
外部リードの実装基板接続端子となる部位にはんだぬれ
性を向上させる第１の表面処理を施すとともに、少なく
とも外部リード部における該表面処理施工部位の隣接域
にはんだぬれ性を抑止する第２の表面処理を施してなる
リードフレーム。 ２、封止体に覆われる予定の内部リード部とそれ以外の
外部リード部とよりなるリードフレームにおいて、前記
外部リードの実装基板接続端子となる部位に、少なくと
もはんだぬれ性が不充分な具合にははんだぬれ性を向上
させる表面処理を施すとともに、少なくとも外部リード
部におけるはんだ付けをする部分以外のはんだ付けする
部分に隣接する部分をはんだぬれ性を抑止する表面処理
を施してなるリードフレーム。 ３、前記はんだは鉛錫系はんだであることを特徴とする
請求項１または２記載のリードフレーム。 ４、前記封止体が樹脂であることを特徴とする請求項１
または２記載のリードフレーム。 ５、前記内部リード部は半導体素子を搭載する部位（タ
ブ）を中央に備え、該タブの周囲に複数本のリードが対
称に若しくは放射状に出るよう構成されたことを特徴と
する請求項１または２記載のリードフレーム。 ６、前記外部リード部における第１のまたははんだぬれ
性向上の表面処理の施す領域は、外部リード部の先端か
ら折り曲げ予定位置までの距離の２５％乃至４５％の範
囲であることを特徴とする請求項１または２記載のリー
ドフレーム。 ７、半導体素子と、リードフレームと、該リードフレー
ム中の内部リード部を前記半導体素子に電気的に接続す
るワイヤと、更にこれらを封止する封止体とから成る半
導体装置において、前記リードフレームにおける外部リ
ード部の実装基板接続端子となる部位にはんだぬれ性を
向上させる第１の表面処理を施すとともに、少なくとも
外部リード部における該表面処理施工部位の隣接域には
んだぬれ性を抑止する第２の表面処理を施してなること
を特徴とする半導体装置。 ８、半導体素子と、リードフレームと、該リードフレー
ム中の内部リード部を前記半導体素子に電気的に接続す
るワイヤと、更にこれらを封止する封止体とから成る半
導体装置において、前記リードフレームにおける外部リ
ード部の実装基板接続端子となる部分に、少なくともは
んだぬれ性が不充分な場合には、はんだぬれ性を向上さ
せる表面処理を施すとともに、少なくとも外部リード部
におけるはんだ付けする部分以外のはんだ付けする部分
に隣接する部分をはんだぬれ性を抑止する表面処理を施
してなることを特徴とする半導体装置。 ９、前記はんだは鉛錫系はんだであることを特徴とする
請求項７または８記載の半導体装置。 １０、前記封止体が樹脂であることを特徴とする請求項
７または８の半導体装置。 １１、前記内部リード部は半導体素子を搭載する部位（
タブ）を中央に備え、該タブの周囲に複数本のリードが
対称に若しくは放射状に出るよう構成されたことを特徴
とする請求項７または８記載の半導体装置。 １２、前記外部リード部における第１のまたははんだぬ
れ性向上の表面処理の施工領域は、外部リード部の先端
から折り曲げ位置までの距離の２５％乃至４５％の範囲
であることを特徴とする請求項６記載の半導体装置。 １３、半導体素子と、リードフレームと、該リードフレ
ーム中の内部リード部を前記半導体素子に電気的に接続
するワイヤと、更にこれらを封止する封止体とから成る
半導体装置において、前記リードフレームにおける外部
リード部の夫々のリードにつき、実装しようとする基板
に垂直な部分の長さの先端から２５％以上４５％以下ま
での領域に鉛錫系はんだがぬれるような表面処理を施し
、残りの外部リード部には鉛錫系はんだがぬれないよう
な表面処理を施したことを特徴とする半導体装置。 １４、半導体素子と、リードフレームと、該リードフレ
ーム中の内部リード部を前記半導体素子に電気的に接続
するワイヤと、更にこれらを封止する封止体とから成る
半導体装置において、前記リードフレームにおける外部
リード部の夫々のリードにつき、実装しようとする基板
に垂直な部分の長さの先端から２５％以上４５％以下ま
での領域に鉛錫系はんだがぬれるような表面処理を施し
、残りの外部リード部のうちはんだがぬれるような表面
処理を施した部分に隣接する部分には鉛錫系はんだがぬ
れないような表面処理を施したことを特徴とする半導体
装置。 １５、前記リードフレームに各表面処理を施してなる装
置がスモールアウトラインＩリードパッケージ（ＳＯＩ
）であることを特徴とする請求項１３または１４記載の
半導体装置。 １６、前記リードフレームに各表面処理を施してなる装
置がクワットフラットＩリードパッケージ（ＱＦＩ）で
あることを特徴とする請求項１３または３または１４記
載の半導体装置。 １７、半導体素子と、リードフレームと、該リードフレ
ーム中の内部リード部を前記半導体素子に電気的に接続
するワイヤと、更にこれらを封止する封止体とから成る
半導体装置において、前記リードフレームにおける外部
リード部の夫々のリードは、面付実装しようとする基板
にはんだ接合される水平部位と、該水平部位から折れて
前記封止体に至る立ち上がり部位とから構成され、該立
ち上がり部位を少なくとも一回折り曲げることにより該
立ち上がり部位の一部と前記基板との間にはんだ層形成
用の間隙を形成するようにしたことを特徴とする半導体
装置。 １８、半導体素子と、リードフレームと、該リードフレ
ーム中の内部リード部を前記半導体素子に電気的に接続
するワイヤと、更にこれらを封止する封止体とから成る
半導体装置において、前記リードフレームにおける夫々
の外部リード部が、面付実装しようとする基板に水平な
はんだ接合される部分と残余の部分とからなり、残余部
分のはんだ付部分におけるはんだ層の厚さが水平はんだ
接合部よりも厚くなるように、外部リードを４回以上折
り曲げたことを特徴とする半導体装置。 １９、半導体素子と、リードフレームと、該リードフレ
ーム中の内部リード部を前記半導体素子に電気的に接続
するワイヤと、更にこれらを封止する封止体とから成る
半導体装置において、前記リードフレームにおける外部
リード部の夫々のリードは、面付実装しようとする基板
に水平なはんだ接合される部分と残余の部分との支点付
近におけるはんだ層の厚さが他のはんだ接合部よりも厚
くなるように、外部リードを３回以上折り曲げたことを
特徴とする半導体装置。 ２０、前記折り曲げられた外部リードを備えた装置がス
モールアウトラインパッケージ（ＳＯＰ）であることを
特徴とする請求項１７又は１８又は１９記載の半導体装
置。 ２１、前記折り曲げられた外部リードを備えた装置がク
ワットフラットパッケージ（ＱＦＰ）であることを特徴
とする請求項１７、１８又は１９記載の半導体装置。 ２２、封止体に覆われる予定の内部リード部とそれ以外
の外部リード部とよりなるリードフレームにおいて、前
記外部リード部を構成する複数のリードは夫々３又は４
回以上折り曲げて先端は基板への面材用に供することを
特徴とするリードフレーム。 ２３、前記内部リード部は半導体素子を搭載する部位（
タブ）を中央に備え、該タブの周囲に複数本のリードが
対象に若しくは放射状に出るよう構成されたことを特徴
とする請求項２２記載のリードフレーム。 ２４、実装基板と半導体装置との相対変位を外部リード
の曲げ変形で吸収し得るように外部リードの前記実装基
板側部位にのみ充分量のはんだが付着するようにしたこ
とを特徴とする半導体装置。 ２５、請求項１８の半導体装置において、外部リードの
うち、少なくともはんだ付けする部分以外のはんだ付け
する部分に隣接する部分をはんだぬれ性を抑止する表面
処理を施したものであることを特徴とする半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-114953 | 1989-05-10 | ||
| JP11495389 | 1989-05-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0372662A true JPH0372662A (ja) | 1991-03-27 |
| JPH0779145B2 JPH0779145B2 (ja) | 1995-08-23 |
Family
ID=14650736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2117595A Expired - Lifetime JPH0779145B2 (ja) | 1989-05-10 | 1990-05-09 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5041901A (ja) |
| JP (1) | JPH0779145B2 (ja) |
| KR (1) | KR930002813B1 (ja) |
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