JPH0334648A - Method of interconnecting computers - Google Patents
Method of interconnecting computersInfo
- Publication number
- JPH0334648A JPH0334648A JP1264078A JP26407889A JPH0334648A JP H0334648 A JPH0334648 A JP H0334648A JP 1264078 A JP1264078 A JP 1264078A JP 26407889 A JP26407889 A JP 26407889A JP H0334648 A JPH0334648 A JP H0334648A
- Authority
- JP
- Japan
- Prior art keywords
- data
- computer
- computers
- transferred
- control logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 11
- 230000001360 synchronised effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 230000001934 delay Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000001351 cycling effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
- G06F15/17337—Direct connection machines, e.g. completely connected computers, point to point communication networks
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/42—Loop networks
- H04L12/422—Synchronisation for ring networks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Signal Processing (AREA)
- Mathematical Physics (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Small-Scale Networks (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Abstract
Description
【発明の詳細な説明】
(産業上の利用分野)
環状に相互結合されたコンピュータ間のデータ転送を高
速で行えるようにしたコンピュータの相互結合方法に関
する。DETAILED DESCRIPTION OF THE INVENTION (Industrial Field of Application) The present invention relates to a method for interconnecting computers that enables high-speed data transfer between computers interconnected in a ring.
(従来の技術)
コンピュータにより処理される多数のタスクは、いくつ
かのコンピュータを相互に結合することによってこれら
各々のコンピュータがサブタスクを処理するため、最も
効率的に処理されている。BACKGROUND OF THE INVENTION Many tasks handled by computers are most efficiently handled by coupling several computers together so that each computer handles subtasks.
知られているコンピュータシステムの多くは、二つずつ
のコンピュータの間を個別のデータ・チャネルを用いる
ことにより多数のコンピュータを相互に結合することに
基礎を置いている。それ故、各々のコンピュータは、そ
のシステムの中で他のコンピュータに対しである決まっ
た数のデータチャネルを有している。これらデータチャ
ネルは、一方のコンピュータから他方のコンピュータへ
データを転送できるものであり、あるシステムではデー
タを一方向のみに転送することができ、また他のシステ
ムではデータを両方向に転送することができる。コンピ
ュータ相互間のデータチャネルに基礎を置くコンピュー
タシステムを構築する場合には、さまざまなトポロジー
が用いられている。Many known computer systems are based on interconnecting a large number of computers by using separate data channels between each two computers. Therefore, each computer has a fixed number of data channels to other computers in the system. These data channels allow data to be transferred from one computer to another, with some systems allowing data to be transferred in only one direction and other systems allowing data to be transferred in both directions. . Various topologies are used in building computer systems based on data channels between computers.
よく用いられるトポロジーの概説は、定期刊行物”5c
ientific American (1987年
10月、第51頁及び第134頁)に公表されている。An overview of commonly used topologies can be found in the periodical “5c
ientific American (October 1987, pages 51 and 134).
これらトポロジーの一つは、IEEE規格802.5の
” IBMトークン−リング・ネットワーク(IBM
Token−Rlng Network)”である。こ
こで・すべてのコンピュータは、リングに相互に結合さ
れており、各コンピュータがその二つの隣接するコンピ
ュータの各々に対するデータチャネルを有し、一方の隣
接するコンピュータからデータを受け取り、他方の隣接
するコンピュータにデータを転送することができるよう
になっている。データ転送を同期処理するために、ある
特別のデータ要素” トークン”がコンピュータからコ
ンピュータへ循環している。あるコンピュータが他のコ
ンピュータにデータを転送する際には、コンピュータは
まず最初にこの特別のデータ要素を待ち受け、データを
受け取るコンピュータヘアドレスを含むデータを転送し
たあと、その要素を出力する。そして、データが受け取
られた後には、その特別のデータ要素は再び循環するこ
とになる。One of these topologies is the IEEE Standard 802.5 “IBM Token-Ring Network (IBM
``Token-Rlng Network)'' where all the computers are interconnected in a ring, each computer having a data channel to each of its two neighbors, and a data channel from one neighbor to the other. It is possible to receive data and transfer data to another adjacent computer. To process data transfers synchronously, certain special data elements, "tokens," are circulated from computer to computer. When a computer transfers data to another computer, the computer first listens for this special data element, transfers the data including the address to the receiving computer, and then outputs the element. After the data is received, that particular data element will be circulated again.
あるシステムにおいてあまりにも多くのデータチャネル
があるのを避けるためには、データの通過のためにコン
ピュータを使用できるようになることが必要である。あ
るコンピュータがデータを転送するとき、そのデータが
所望のコンピュータに届く前に、そのデータはさまざま
な他のコンピュータを通って転送されなければならない
のが典型的なケースであろう。現存のデータシステムに
伴う問題は、各コンピュータにとってのデータチャネル
人口/出口が互いの関係の点で独立していることである
。それによって、あるコンピュータを通るデータ転送は
、データが一方のデータチャネルから受けとられ、それ
から再び転送されるために他方のデータチャネルに移動
されなければならないという点で、相当な時間遅れを引
き起こすことになる。To avoid having too many data channels in a system, it is necessary to be able to use a computer for passing data. When a computer transfers data, it will typically be the case that the data must be transferred through various other computers before it reaches the desired computer. A problem with existing data systems is that the data channel populations/outlets for each computer are independent in relation to each other. Thereby, data transfer through one computer can cause significant time delays in that data is received from one data channel and then has to be moved to the other data channel in order to be transferred again. become.
また、そのシステムにおいては、データ転送の同期処理
が他の問題となっている。複雑なトポロジーは、データ
チャネルでの衝突を回避するために、また、そのチャネ
ルでの最適なデータ流れを達成するために、複雑な同期
処理をしばしばもたらすことになる。更に、このことは
、そのシステムでの時間遅れを更にもたらすことになり
、しかも、そのシステムは高価なものとなってしまう。In addition, in that system, synchronization processing of data transfer is another problem. Complex topologies often result in complex synchronization processes to avoid collisions on a data channel and to achieve optimal data flow on that channel. Additionally, this introduces additional time delays in the system and makes the system expensive.
上述したように、 IBMトークン−リング・ネット
ワーク°における同期処理の問題は、特別のデータ要素
を循環することにより解決されている。As mentioned above, the problem of synchronization in the IBM Token-Ring Network is solved by cycling special data elements.
しかしながら、この解決策によっても、そのデータが通
過しなければならないことにより、各コンピュータにお
いて比較的大きな時間遅れを生じてしまうことになる。However, this solution also introduces a relatively large time delay at each computer due to the data that must pass through.
” IBM)−クン−リング・ネットワーク”では、二
つのコンピュータだけが同時に通信できるだけであり、
データ転送が開始することによる平均的な待ち時間は、
データ転送のない状態が続行しているときでさえ、比較
的大きなものとなっている。In the "IBM-Kunling Network", only two computers can communicate at the same time,
The average waiting time for data transfer to start is
Even when the state of no data transfer continues, it remains relatively large.
(発明の概要)
この発明で示される方法によりコンピュータを相互に結
合することによって、二つのコンピュータ間のデータ転
送を非常に速く行うことができる。SUMMARY OF THE INVENTION By interconnecting computers in accordance with the method described in this invention, data transfer between two computers can be performed very quickly.
あるコンピュータを通るデータの転送は、あるレジスタ
だけを通過し、これにより、データの転送はクロックサ
イクルの進行で実行されることになる。相互結合されて
いるコンピュータは、データ転送用のコンジットが短く
なるように物理的に編成されると良い。これにより、あ
るコンピュータからその隣のコンピュータまでデータを
移動するのに要する時間は、極めて小さくなるであろう
。The transfer of data through a computer passes only through certain registers, thereby causing the transfer of data to occur in progressions of clock cycles. Computers that are interconnected may be physically organized so that the conduits for data transfer are short. This would greatly reduce the time required to move data from one computer to its neighbor.
このことは、新規な電子構成要素がコンジット遅れをも
たらす場合に、特に有利な点となる。すなわち、転送の
経路は時間消費のかなりの部分を構成するであろう。こ
の発明による方法は、シンプルで実現がリーズナブルで
あり、また、多数のコンピュータが相互に同期して通信
できるようになる。This is particularly advantageous where new electronic components introduce conduit delays. That is, the path of transfer will constitute a significant portion of the time consumption. The method according to the invention is simple and reasonable to implement, and also allows a large number of computers to communicate with each other synchronously.
本発明は、各々のコンピュータがデータを受け取るため
のデータチャネルと、データを転送するためのデータチ
ャネルとを白°するという点で実現される。各データチ
ャネルは、いくつかのビットからなる。入力データチャ
ネルは、マルチプレクサと、入ってくるデータを取り込
み記録できある入ってくるデータ値を検出する制御論理
とに接続されている。マルチプレクサの出口は、D−フ
リップ・フロップからなるレジスタの人目に接続され、
このレジスタの出口はデータを転送するデータチャネル
に通じている。また、出力データチャネルは、他のコン
ピュータの入力データチャネルに接続されている。更に
すべてのデータチャネルがこのように結合されて、デー
タチャネルはリング状に結合されている。マルチプレク
サは二つの人口を有し、上述のように、そのうちの一方
の人口は、入力データチャネルに接続されている。他方
の入口は、制御論理の出口に接続されており、あるコン
ピュータからのデータが他のコンピュータに転送されな
ければならない場合に用いられる。The invention is implemented in that each computer has a data channel for receiving data and a data channel for transferring data. Each data channel consists of a number of bits. The input data channel is connected to a multiplexer and control logic that can capture and record incoming data and detect certain incoming data values. The output of the multiplexer is connected to the register consisting of a D-flip-flop,
The exit of this register leads to a data channel for transferring data. The output data channels are also connected to input data channels of other computers. Furthermore, all data channels are coupled in this way, so that the data channels are coupled in a ring. The multiplexer has two populations, one of which is connected to the input data channel, as described above. The other inlet is connected to the outlet of the control logic and is used when data from one computer has to be transferred to another computer.
制御論理は、レジスタと論理ゲートとからなる。The control logic consists of registers and logic gates.
これらの相互結合は、実データシステムでの要求に応じ
てなされている。更に、制御論理は、プロセッサのよう
なデータ構成要素、記憶回路、及び、ローカル人出力ゲ
ート等からなるコンピュータの残りの部分にも接続され
る。さらにまた、システムは、すべてのコンピュータに
接続された」(通のタロツク発振器を有している。各コ
ンピュータにとって、このクロック発振器からのクロッ
ク信号は、出力データチャネルへのレジスターを制御し
、制御論理を同期処理する。These interconnections are made in accordance with the requirements of the actual data system. Furthermore, the control logic is also connected to the rest of the computer, consisting of data components such as processors, storage circuits, local output gates, and the like. Furthermore, the system has a common tarok oscillator connected to every computer. For each computer, the clock signal from this clock oscillator controls the registers to the output data channels and controls the control logic. to be processed synchronously.
(実施例) 以下、本発明の一実施例を図面に基づいて説明する。(Example) Hereinafter, one embodiment of the present invention will be described based on the drawings.
第1図は、コンピュータシステムを示す構成図、第2図
は、本発明を具体化した各コンピュータの要部を示す構
成図、第3図は、各コンピュータにおける制御論理を更
に詳細に示す構成図である。FIG. 1 is a block diagram showing a computer system, FIG. 2 is a block diagram showing main parts of each computer embodying the present invention, and FIG. 3 is a block diagram showing control logic in each computer in more detail. It is.
データ転送は、クロック発振器1により同期処理されて
おり、このクロック発振器1は、各コンピュータ3が当
該クロック発振器1からのクロック信号を隣接するコン
ピュータとできるだけ同時に取り込めるように結合2さ
れている。クロック信号におけるノイズを避けるため、
同じものがクロック発振器1と反対側で終端4となって
いる。Data transfer is synchronously processed by a clock oscillator 1, which is coupled 2 so that each computer 3 can receive a clock signal from the clock oscillator 1 as simultaneously as possible with an adjacent computer. To avoid noise in the clock signal,
The same is the termination 4 on the opposite side from the clock oscillator 1.
各クロックサイクルにより、各コンピュータ3は、デー
タチャネル6を介して隣接するコンピュータの制御論理
5にデータ要素を転送する。データチャネル6における
データ要素は、制御データ6a、アドレス6b、及び、
転送したいデータ6Cとに分けられる。制御データ6a
(1ビツト)は、残りのデータ6b、6cが妥当である
か否かを、換言すると、それらのデータがあるコンピュ
ータ3への転送の過程であるか否かを明言している。も
しそれらデータが妥当でないならば、どのコンピュータ
3も妥当なデータによってそれらを説換えることができ
る。アドレス6b(8ビツト)は、データを受け取るべ
きコンピュータがどのコンピュータであるかを明言して
いる。データ6Cは、転送するコンピュータの識別子、
数字(8ビツト)、及び、転送したい情報(32ビツト
)から構成されている。With each clock cycle, each computer 3 transfers a data element via the data channel 6 to the control logic 5 of an adjacent computer. Data elements in the data channel 6 include control data 6a, address 6b, and
The data to be transferred is divided into 6C. Control data 6a
(1 bit) clearly states whether the remaining data 6b, 6c are valid or not, in other words, whether or not these data are in the process of being transferred to a certain computer 3. If these data are invalid, any computer 3 can replace them with valid data. Address 6b (8 bits) declares which computer is to receive the data. Data 6C is the identifier of the computer to be transferred;
It consists of a number (8 bits) and information to be transferred (32 bits).
データ転送がコンピュータの間で行われない限り、不当
データ要素はコンピュータ間で連続的に転送される。あ
るコンピュータ3が他のコンピュータにデータを転送し
たいと望むときにはいつでも、コマンドがデータバス7
を介して与えられ、先ず、受け取るべきコンピュータ3
のアドレス7aがレジスタ8にセットされる。次いで、
転送されるデータ7aがバッファ・レジスタ9にセット
され、そして、制御ユニット10は転送状態にデータ7
bでセットされる。制御ユニット10は不当データ要素
を待ち受け、直ちにその要素を受け取る。そして、制御
データ11a1アドレス11b1及び、転送したいデー
タ11cからなるデータ11は、マルチプレクサ12を
通ってレジスタ人口13まで転送され、続いて起こるク
ロック◆パルスでベース・レジスタ14を通ってデータ
チャネル6に転送される。特に、転送されているデータ
11cには、そのデータ自身に加えて、転送するコンピ
ュータ3の識別子が含まれることになる。それから、制
御ユニット10は、さらなるデータが転送される準備が
なされたデータバス7bに信号を与える。Illegal data elements are continuously transferred between computers unless data transfer occurs between computers. Whenever one computer 3 wants to transfer data to another computer, a command is sent to the data bus 7.
first, the computer 3 to be received.
address 7a is set in register 8. Then,
The data 7a to be transferred is set in the buffer register 9, and the control unit 10 sets the data 7a in the transfer state.
Set by b. The control unit 10 listens for illegal data elements and immediately receives them. Then, the data 11 consisting of the control data 11a1 address 11b1 and the data 11c to be transferred is transferred to the register population 13 through the multiplexer 12, and transferred to the data channel 6 through the base register 14 with the subsequent clock pulse. be done. In particular, the data 11c being transferred includes the identifier of the computer 3 to which it is being transferred, in addition to the data itself. The control unit 10 then signals the data bus 7b that further data is ready to be transferred.
データを受け取るために、各コンピュータ3は入力デー
タチャネルを連続的にチエツクする。つまり、制御ユニ
ット10は制御データ6aが妥当であるか否かをチエツ
クし、比較器15はアドレス6bがレジスタ16に表れ
るそのコンピュータの固定アドレスと等しいか否かをチ
エツクする。To receive data, each computer 3 continuously checks the input data channel. That is, the control unit 10 checks whether the control data 6a is valid, and the comparator 15 checks whether the address 6b is equal to the fixed address of the computer appearing in the register 16.
もしこれら両方のチエツクが正ならば、インプットデー
タ6cはFIFU−レジスタ17に記録され、更に、制
御ユニット10は、データ11cが不当であるとセット
すると共に、続いて起こるクロック・パルスで不当デー
タ11がベース・レジスタ14を通ってデータチャネル
6に転送されるようにマルチプレクサ12を制御する。If both these checks are positive, the input data 6c is recorded in the FIFU-register 17, and the control unit 10 also sets the data 11c to be invalid and sets the invalid data 11c on the subsequent clock pulse. is transferred to data channel 6 through base register 14.
そして、制御ユニット10は、データが受けとられたデ
ータバス7bを通って信号を与える。ここで、FIFU
−レジスタ17における上位データ語は、転送されてき
た情報に加えて転送するコンピュータの識別子を含んで
いる。The control unit 10 then provides a signal over the data bus 7b on which the data was received. Here, FIFU
- The upper data word in register 17 contains, in addition to the transferred information, the identifier of the transferring computer.
各コンピュータ3には、クロック周波数に依存する比較
的小さなエレクトロニクス、例えば、マルチプレクサ1
2、ベース・レジスタ14、FIFU−レジスタ17、
比較器15、及び、制御ユニット10が組み込まれてい
る。コンピュータ3間のコンジット6が比較的短い場合
には、コストの上昇及び消費電力が増大することなくク
ロック発振器1の周波数を高くセットできる。クロック
発振器1の周波数をデータバス7の周波数よりも速いい
ろいろな時間にセットすることによって、いかなる遅延
をもたらすことなくコンピュータ3のさらなる組み合わ
せが同時に通信できることになる。クロック発振器1の
周波数がデータバス7の周波数に等しい場合には、コン
ピュータ3の平均的な二組は、遅延することなく同時に
通信することが可能となる。Each computer 3 has relatively small electronics depending on the clock frequency, for example a multiplexer 1.
2, base register 14, FIFU-register 17,
A comparator 15 and a control unit 10 are incorporated. If the conduit 6 between the computers 3 is relatively short, the frequency of the clock oscillator 1 can be set high without increasing cost or power consumption. By setting the frequency of the clock oscillator 1 to different times faster than the frequency of the data bus 7, further combinations of computers 3 can be communicated simultaneously without introducing any delay. If the frequency of the clock oscillator 1 is equal to the frequency of the data bus 7, then two average sets of computers 3 will be able to communicate simultaneously without delay.
(発明の効果)
以上説明したように本発明によれば、環状に相互結合さ
れたコンピュータ間で、データ転送を高速で行うことが
でき、また、多数のコンピュータが相互に同期して通信
することができるという効果を奏する。(Effects of the Invention) As explained above, according to the present invention, data can be transferred at high speed between computers interconnected in a ring, and a large number of computers can communicate with each other in synchronization. It has the effect of being able to.
第1図は、コンピュータシステムを示す構成図、第2図
は、本発明を具体化した各コンピュータの要部を示す構
成図、
第3図は、各コンピュータにおける制御論理を更に詳細
に示す構成図である。
1・・・クロック発振器、
3・・・コンピュータ、
6・・・データチャネル、1
12・・・マルチプレクサ、1
14・・・ベースレジスタ。
2・・・クロックパルス、
5・・・制御論理、
1・・・データ、
3・・・レジスタ大川、FIG. 1 is a block diagram showing a computer system; FIG. 2 is a block diagram showing main parts of each computer embodying the present invention; FIG. 3 is a block diagram showing the control logic in each computer in more detail. It is. DESCRIPTION OF SYMBOLS 1... Clock oscillator, 3... Computer, 6... Data channel, 1 12... Multiplexer, 1 14... Base register. 2... Clock pulse, 5... Control logic, 1... Data, 3... Register Okawa,
Claims (3)
ュータ(3)が2つの隣接するコンピュータ(3、3)
を有するように環状に結合し、この環状に結合されたコ
ンピュータ(3)に対してクロック発振器(1)により
クロックパルス(2)を並列に転送し、各クロックパル
ス(2)に基づいて一方の隣接するコンピュータ(3)
から決まったビット数を並列に受け取り、各クロックパ
ルス(2)に基づいて他方の隣接するコンピュータ(3
)に同じビット数を並列に転送し、制御論理(5)自身
の状態及び受け取ったデータ(6)に基礎が置かれた制
御論理(5)が受け取ったデータを保存するべきか否か
を決定するように各コンピュータ(3)でのデータ転送
の制御がなされるコンピュータの相互結合方法において
、前記制御論理(5)が受け取ったデータを保存するべ
きか否かを決定するのと同時に、受けとったデータ(6
、12、13)あるいは前記制御論理(5)からのデー
タ(11、12、13)のどちらが続いて起こるクロッ
クパルス(2)に基づいて次ぎの隣接するコンピュータ
(3)に転送(14、6)されるべきであるかをも前記
制御論理(5)が決定するようにしたことを特徴とする
コンピュータの相互結合方法。(1) Multiple computers (3, 3...) where each computer (3) has two adjacent computers (3, 3)
The clock pulses (2) are transmitted in parallel to the circularly coupled computers (3) by the clock oscillator (1), and based on each clock pulse (2), one of the Adjacent computer (3)
receives a fixed number of bits in parallel from the other adjacent computer (3) based on each clock pulse (2).
) in parallel and the control logic (5) based on its own state and the received data (6) decides whether to save the received data or not. In the computer interconnection method, the data transfer in each computer (3) is controlled so that the control logic (5) determines whether the received data should be stored or not, and at the same time Data (6
, 12, 13) or the data (11, 12, 13) from said control logic (5) are transferred (14, 6) to the next adjacent computer (3) based on subsequent clock pulses (2). A method for interconnecting computers, characterized in that the control logic (5) also determines whether the computer should be connected.
タ(6c)によりどのコンピュータが実データを転送し
たかを定義し、データを受け取るべきコンピュータ(3
)がどのコンピュータ(3)がその実データを転送した
かを見分けるようにしたことを特徴とする請求項1記載
のコンピュータの相互結合方法。(2) Define which computer has transferred the actual data using the parallel data (6c) being transferred between the computers (3), and define which computer has transferred the actual data (
2. A method for interconnecting computers according to claim 1, wherein the computer (3) identifies which computer (3) has transferred the actual data.
のリングに沿って2パスをたどりそのリングの反対の端
部で一緒になり終端(4)となるように結合(2)され
たクロック発振器(1)により、前記データ転送(6)
を同期処理することを特徴とする請求項1若しくは2記
載のコンピュータの相互結合方法。(3) The clock pulse (2) is a computer (3)
Said data transfer (6) by means of a clock oscillator (1) coupled (2) in two passes along a ring of rings and together at opposite ends of the ring to form a termination (4).
3. The method for interconnecting computers according to claim 1, further comprising performing synchronous processing on the computers.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
NO884535 | 1988-10-12 | ||
NO88884535A NO884535L (en) | 1988-10-12 | 1988-10-12 | METHOD FOR AA CONNECTING COMPUTERS. |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0334648A true JPH0334648A (en) | 1991-02-14 |
Family
ID=19891318
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1264078A Pending JPH0334648A (en) | 1988-10-12 | 1989-10-12 | Method of interconnecting computers |
Country Status (3)
Country | Link |
---|---|
JP (1) | JPH0334648A (en) |
DE (1) | DE3933846A1 (en) |
NO (1) | NO884535L (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2324997A2 (en) | 2009-11-20 | 2011-05-25 | Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel, Ltd.) | Hot isostatic pressing device |
US7969460B2 (en) | 2008-06-23 | 2011-06-28 | Ricoh Company, Ltd. | Optical scanning device and image forming apparatus |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5398315A (en) * | 1992-12-30 | 1995-03-14 | North American Philips Corporation | Multi-processor video display apparatus |
US7925684B2 (en) | 2007-02-16 | 2011-04-12 | Infineon Technologies Ag | Method and apparatus for distributing random elements |
-
1988
- 1988-10-12 NO NO88884535A patent/NO884535L/en unknown
-
1989
- 1989-10-10 DE DE3933846A patent/DE3933846A1/en not_active Withdrawn
- 1989-10-12 JP JP1264078A patent/JPH0334648A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7969460B2 (en) | 2008-06-23 | 2011-06-28 | Ricoh Company, Ltd. | Optical scanning device and image forming apparatus |
EP2324997A2 (en) | 2009-11-20 | 2011-05-25 | Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel, Ltd.) | Hot isostatic pressing device |
Also Published As
Publication number | Publication date |
---|---|
NO884535D0 (en) | 1988-10-12 |
NO884535L (en) | 1990-04-17 |
DE3933846A1 (en) | 1990-04-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR900006793B1 (en) | Packet switched multiple queue nxm switch mode and processing method | |
JP2708354B2 (en) | Multimedia analog / digital / optical switching equipment | |
US5828865A (en) | Dual mode bus bridge for interfacing a host bus and a personal computer interface bus | |
US5774698A (en) | Multi-media serial line switching adapter for parallel networks and heterogeneous and homologous computer system | |
EP0721164A2 (en) | Crossbar switch apparatus and protocol | |
JPH02263260A (en) | Memory access switch network | |
JPH036534B2 (en) | ||
Dennis et al. | A computer architecture for highly parallel signal processing | |
JPH06214965A (en) | Digital computer | |
JPH0334648A (en) | Method of interconnecting computers | |
JPH05342172A (en) | Multiprocessor system | |
JPH07191934A (en) | Double bus device | |
JPS61174851A (en) | Bus control system | |
JPH07141288A (en) | Dma transfer system | |
JPH02140852A (en) | Dma transfer controller | |
JP2996089B2 (en) | Logic simulation equipment | |
JPS61241863A (en) | Access system for shared memory | |
JPH01108632A (en) | Data processor | |
JPS61260349A (en) | Memory selection system | |
JPS63197217A (en) | Data processor | |
JPH04138555A (en) | Parallel type digital signal processor | |
JPH0282342A (en) | Data communication equipment | |
JPS63198144A (en) | Direct memory access control system in multi-port memory | |
JPH03187544A (en) | Synchronizing processing lsi interface system | |
JPS62200425A (en) | Pipeline control device |