JPH033200A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH033200A JPH033200A JP1137097A JP13709789A JPH033200A JP H033200 A JPH033200 A JP H033200A JP 1137097 A JP1137097 A JP 1137097A JP 13709789 A JP13709789 A JP 13709789A JP H033200 A JPH033200 A JP H033200A
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- test
- circuit
- control signal
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はテストモードを備えた半導体記憶装置に関する
。
。
［従来の技術］
従来からテストモードを備えた半導体記憶装置として第
２図に示す装置が知られている。
２図に示す装置が知られている。
この装置は、記憶回路１のデータ入力端子１１読出書込
制御信号入力端子ＲＷ及びアドレス入力端子ＡＤＲの各
前段に夫々セレクタ２，３．４を接続して構成されてい
る。これらセレクタ２１３゜４は、外部テスト制御端子
５に与えられるテスト制御信号に基づいて、通常モード
時では第１の入力端子Ａを、またテストモード時では第
２の入力端子Ｂを夫々選択し、出力端子Ｙから出力する
。
制御信号入力端子ＲＷ及びアドレス入力端子ＡＤＲの各
前段に夫々セレクタ２，３．４を接続して構成されてい
る。これらセレクタ２１３゜４は、外部テスト制御端子
５に与えられるテスト制御信号に基づいて、通常モード
時では第１の入力端子Ａを、またテストモード時では第
２の入力端子Ｂを夫々選択し、出力端子Ｙから出力する
。
これにより、通常モード時では、データ入力端子θから
の入力データ、読出書込制御信号入力端子７からの読出
書込制御信号及びアドレス入力端子８からのアドレスが
夫々選択されて記憶回路１の各入力端子Ｉ、ＲＷ、ＡＤ
Ｒに与えられ、テストモード時では、外部テスト用デー
タ入力端子９からのテスト用データ、外部テスト用読出
書込制御信号入力端子１０からのテスト用読出書込制御
信号及び外部テスト用アドレス入力端子１１からのテス
ト用アドレスが夫々選択されて記憶回路１の各入力端子
Ｉ、ＲＷ、ＡＤＲに与えられるようになっている。
の入力データ、読出書込制御信号入力端子７からの読出
書込制御信号及びアドレス入力端子８からのアドレスが
夫々選択されて記憶回路１の各入力端子Ｉ、ＲＷ、ＡＤ
Ｒに与えられ、テストモード時では、外部テスト用デー
タ入力端子９からのテスト用データ、外部テスト用読出
書込制御信号入力端子１０からのテスト用読出書込制御
信号及び外部テスト用アドレス入力端子１１からのテス
ト用アドレスが夫々選択されて記憶回路１の各入力端子
Ｉ、ＲＷ、ＡＤＲに与えられるようになっている。
この装置によれば、外部テスト制御端子５を制御してテ
ストモードにすると共に、入力端子９゜１０．１１に夫
々外部からテスト用のデータ、読出書込制御信号及びア
ドレスを与え、出力端子１２からの読出データを外部に
て確認することにより、この半導体記憶装置の正常動作
を確認することができる。
ストモードにすると共に、入力端子９゜１０．１１に夫
々外部からテスト用のデータ、読出書込制御信号及びア
ドレスを与え、出力端子１２からの読出データを外部に
て確認することにより、この半導体記憶装置の正常動作
を確認することができる。
［発明が解決しようとする課題］
しかしながら、上述した従来の半導体記憶装置において
は、テストモード時に外部からテスト用のデータ、アド
レス及び読出書込制御信号を入力しなければならないの
で、これらのデータの入力のための外部端子を余分に必
要とし、チップサイズが大型化するという問題点があっ
た。
は、テストモード時に外部からテスト用のデータ、アド
レス及び読出書込制御信号を入力しなければならないの
で、これらのデータの入力のための外部端子を余分に必
要とし、チップサイズが大型化するという問題点があっ
た。
また、テストを行なう場合には、これらの外部端子にテ
スト用の回路を外付けしなければならないため、テスト
作業も煩雑であるという問題があった。
スト用の回路を外付けしなければならないため、テスト
作業も煩雑であるという問題があった。
本発明はかかる問題点に鑑みてなされたものであって、
外部端子数の削減を図ることができ、しかもテスト作業
を容易に行なうことができる半導体記憶装置を提供する
ことを目的とする。
外部端子数の削減を図ることができ、しかもテスト作業
を容易に行なうことができる半導体記憶装置を提供する
ことを目的とする。
［課題を解決するための手段］
本発明に係る半導体記憶装置は、クロック信号を出力す
るクロック発生回路と、このクロック発生回路から出力
されるクロック信号に従ってテストパターンを順次出力
するテストパターン発生回路と、外部テスト制御信号に
基づいて通常のデータと前記テストパターンのいずれか
一方を選択して出力する第１のセレクタと、前記クロッ
ク信号に従ってテスト用の読出書込制御信号を順次出力
する信号発生回路と、前記外部テスト制御信号に基づい
て通常の読出書込制御信号と前記テスト用の読出書込制
御信号のいずれか一方を選択して出力する第２のセレク
タと、前記クロック信号に従ってテスト用のアドレスを
順次出力するカウンタと、前記外部テスト制御信号に基
づいて通常のアドレスと前記テスト用のアドレスのいず
れか一方を選択して出力する第３のセレクタと、前記第
１乃至第３のセレクタの出力を夫々データ入力端子、読
出書込制御制御入力端子及びアドレス入力端子に入力し
てなる記憶回路と、この記憶回路の入出力データを比較
しその比較結果をテスト結果として出力する比較回路と
を備えたことを特徴とする。
るクロック発生回路と、このクロック発生回路から出力
されるクロック信号に従ってテストパターンを順次出力
するテストパターン発生回路と、外部テスト制御信号に
基づいて通常のデータと前記テストパターンのいずれか
一方を選択して出力する第１のセレクタと、前記クロッ
ク信号に従ってテスト用の読出書込制御信号を順次出力
する信号発生回路と、前記外部テスト制御信号に基づい
て通常の読出書込制御信号と前記テスト用の読出書込制
御信号のいずれか一方を選択して出力する第２のセレク
タと、前記クロック信号に従ってテスト用のアドレスを
順次出力するカウンタと、前記外部テスト制御信号に基
づいて通常のアドレスと前記テスト用のアドレスのいず
れか一方を選択して出力する第３のセレクタと、前記第
１乃至第３のセレクタの出力を夫々データ入力端子、読
出書込制御制御入力端子及びアドレス入力端子に入力し
てなる記憶回路と、この記憶回路の入出力データを比較
しその比較結果をテスト結果として出力する比較回路と
を備えたことを特徴とする。
〔作用コ
本発明によれば、外部テスト制御信号によって外部から
テストモードに切り替えられると、第１乃至第３のセレ
クタが、半導体装置の内部に設けられたテストパターン
発生回路からのテストパターン、信号発生回路からのテ
スト用読出書込制御信号及びカウンタからのテスト用ア
ドレスを夫々選択する。これにより、記憶回路にはテス
トパターンが順次書込まれ、順次読み出される。そして
記憶回路に書込まれる前のテストパターンと、記憶回路
に書込まれた後のテストパターンとが比較回路によって
比較され、その比較結果がテスト結果として外部に読み
出される。
テストモードに切り替えられると、第１乃至第３のセレ
クタが、半導体装置の内部に設けられたテストパターン
発生回路からのテストパターン、信号発生回路からのテ
スト用読出書込制御信号及びカウンタからのテスト用ア
ドレスを夫々選択する。これにより、記憶回路にはテス
トパターンが順次書込まれ、順次読み出される。そして
記憶回路に書込まれる前のテストパターンと、記憶回路
に書込まれた後のテストパターンとが比較回路によって
比較され、その比較結果がテスト結果として外部に読み
出される。
従って、本発明によれば、テスト用に外部から与える情
報は、装置をテストモードに切り替えるためのテスト制
御信号のみで足り、外部端子数を大幅に削減することが
できる。
報は、装置をテストモードに切り替えるためのテスト制
御信号のみで足り、外部端子数を大幅に削減することが
できる。
また、外部からテストのためのデータ、アドレス及び読
出書込制御信号を与える必要がないため、テスト作業を
極めて容易に行なうことができる。
出書込制御信号を与える必要がないため、テスト作業を
極めて容易に行なうことができる。
［実施例］
以下、添付の図面を参照しながら本発明の実施例につい
て説明する。
て説明する。
第１図は本発明の実施例に係る半導体記憶装置の構成を
示すブロック図である。なお、第１図において第２図と
同一物には同一符号を付し重複する部分の説明は省略す
る。
示すブロック図である。なお、第１図において第２図と
同一物には同一符号を付し重複する部分の説明は省略す
る。
この実施例においては、３つのセレクタ２，３゜４の第
２の入力端子Ｂの前段に新たにテストパターン発生回路
１３、信号発生回路１４及びカウンタ１５を夫々設ける
と共に、記憶回路１への書込データと記憶回路１からの
読出データとを比較する比較回路１６を設け、更にこれ
ら各回路にクロック信号を供給するクロック発生回路１
７を新たに設けている。外部テスト制御端子５から入力
されるテスト制御信号は、３つのセレクタ２，３゜４だ
けでな（上記クロック発生回路１７にも供給されており
、このテスト制御信号がテストモードを指示している場
合には、クロック発生回路１７が起動されてクロック信
号が出力されるようになっている。テストパターン発生
回路１３、信号発生回路１４及びカウンタ１５は、上記
クロック信号に従ってテストパターン、テスト用の読出
書込制御信号及びテスト用のアドレスを夫々順次出力す
る。また、比較回路１６は、記憶回路１に書込む前のデ
ータと記憶回路１に一旦書込まれた後に読み出されたデ
ータとを比較してその比較結果をテスト結果としてテス
ト結果出力端子１８から出力する。
２の入力端子Ｂの前段に新たにテストパターン発生回路
１３、信号発生回路１４及びカウンタ１５を夫々設ける
と共に、記憶回路１への書込データと記憶回路１からの
読出データとを比較する比較回路１６を設け、更にこれ
ら各回路にクロック信号を供給するクロック発生回路１
７を新たに設けている。外部テスト制御端子５から入力
されるテスト制御信号は、３つのセレクタ２，３゜４だ
けでな（上記クロック発生回路１７にも供給されており
、このテスト制御信号がテストモードを指示している場
合には、クロック発生回路１７が起動されてクロック信
号が出力されるようになっている。テストパターン発生
回路１３、信号発生回路１４及びカウンタ１５は、上記
クロック信号に従ってテストパターン、テスト用の読出
書込制御信号及びテスト用のアドレスを夫々順次出力す
る。また、比較回路１６は、記憶回路１に書込む前のデ
ータと記憶回路１に一旦書込まれた後に読み出されたデ
ータとを比較してその比較結果をテスト結果としてテス
ト結果出力端子１８から出力する。
次にこのように構成された本実施例に係る半導体記憶装
置の動作について説明する。
置の動作について説明する。
通常モードにおいては、セレクタ２〜４が第１の入力端
子Ａを選択するので、記憶回路１のデータ入力端子１１
読出書込制御端子ＲＷ及びアドレス入力端子ＡＤＨには
夫々データ入力端子６からの入力データ、読出書込制御
入力端子７からの読出書込制御信号及びアドレス入力端
子８からのアドレスが入力される。従って、この場合に
は、記憶回路１のアドレスで指定された記憶場所に対す
る通常のアクセスが行なわれる。
子Ａを選択するので、記憶回路１のデータ入力端子１１
読出書込制御端子ＲＷ及びアドレス入力端子ＡＤＨには
夫々データ入力端子６からの入力データ、読出書込制御
入力端子７からの読出書込制御信号及びアドレス入力端
子８からのアドレスが入力される。従って、この場合に
は、記憶回路１のアドレスで指定された記憶場所に対す
る通常のアクセスが行なわれる。
外部テスト制御端子５への制御によってテストモードが
選択された場合には、セレクタ２〜４が第２の入力端子
Ｂを選択すると共に、クロック発生回路１７からクロッ
ク信号が出力される。これにより、カウンタ１５がリセ
ットの後にクロック信号に従ってアドレス初期値から順
次アドレスを更新し、そのアドレスがセレクタ４を介し
て記憶回路１のアドレスとして与えられる。同時にテス
トパターン発生回路１３からはクロック信号に従って順
次テストパターンが出力され、これがセレクタ２を介し
て記憶回路１の入力データとして与えられる。また、信
号発生回路１４からは、上記テスト用データ及びアドレ
スに対し２倍の周期で書込と読出とを指示する読出書込
制御信号が出力され、これがセレクタ３を介して記憶回
路１の読出書込制御信号として与えられる。
選択された場合には、セレクタ２〜４が第２の入力端子
Ｂを選択すると共に、クロック発生回路１７からクロッ
ク信号が出力される。これにより、カウンタ１５がリセ
ットの後にクロック信号に従ってアドレス初期値から順
次アドレスを更新し、そのアドレスがセレクタ４を介し
て記憶回路１のアドレスとして与えられる。同時にテス
トパターン発生回路１３からはクロック信号に従って順
次テストパターンが出力され、これがセレクタ２を介し
て記憶回路１の入力データとして与えられる。また、信
号発生回路１４からは、上記テスト用データ及びアドレ
スに対し２倍の周期で書込と読出とを指示する読出書込
制御信号が出力され、これがセレクタ３を介して記憶回
路１の読出書込制御信号として与えられる。
この結果、記憶回路１は順次発生するテストパターンの
書込みと読出とを交互に行なう。そして、書込データと
読出データとが比較回路１８にて比較され、その比較結
果が一致していれば正しく書込が行なわれたことが確認
できる。
書込みと読出とを交互に行なう。そして、書込データと
読出データとが比較回路１８にて比較され、その比較結
果が一致していれば正しく書込が行なわれたことが確認
できる。
［発明の効果コ
このように、本発明によれば、外部テスト制御信号によ
って内部にテストパターン、テスト用読出書込制御信号
及びテスト用アドレスを夫々発生させ、これを選択的に
記憶回路に与えると共に、記憶回路に書込まれる前のテ
ストパターンと、記憶回路に書込まれた後のテストパタ
ーンとを比較回路によって比較するようにしたので、テ
スト用に外部から与える情報は、装置をテストモードに
切り替えるための制御信号だけで良く、外部端子数を大
幅に削減することができる。
って内部にテストパターン、テスト用読出書込制御信号
及びテスト用アドレスを夫々発生させ、これを選択的に
記憶回路に与えると共に、記憶回路に書込まれる前のテ
ストパターンと、記憶回路に書込まれた後のテストパタ
ーンとを比較回路によって比較するようにしたので、テ
スト用に外部から与える情報は、装置をテストモードに
切り替えるための制御信号だけで良く、外部端子数を大
幅に削減することができる。
また、外部からテストのためのデータ、アドレス及び読
出書込制御信号を与える必要がないため、テスト作業を
極めて容易に行なうことができる。
出書込制御信号を与える必要がないため、テスト作業を
極めて容易に行なうことができる。
第１図は本発明の実施例に係る半導体記憶装置のブロッ
ク図、第２図は従来の半導体記憶装置のブロック図であ
る。
ク図、第２図は従来の半導体記憶装置のブロック図であ
る。
Claims (1)
- （１）クロック信号を出力するクロック発生回路と、こ
のクロック発生回路から出力されるクロック信号に従っ
てテストパターンを順次出力するテストパターン発生回
路と、外部テスト制御信号に基づいて通常のデータと前
記テストパターンのいずれか一方を選択して出力する第
１のセレクタと、前記クロック信号に従ってテスト用の
読出書込制御信号を順次出力する信号発生回路と、前記
外部テスト制御信号に基づいて通常の読出書込制御信号
と前記テスト用の読出書込制御信号のいずれか一方を選
択して出力する第２のセレクタと、前記クロック信号に
従ってテスト用のアドレスを順次出力するカウンタと、
前記外部テスト制御信号に基づいて通常のアドレスと前
記テスト用のアドレスのいずれか一方を選択して出力す
る第３のセレクタと、前記第１乃至第３のセレクタの出
力を夫々データ入力端子、読出書込制御制御入力端子及
びアドレス入力端子に入力してなる記憶回路と、この記
憶回路の入出力データを比較しその比較結果をテスト結
果として出力する比較回路とを備えたことを特徴とする
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1137097A JPH033200A (ja) | 1989-05-30 | 1989-05-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1137097A JPH033200A (ja) | 1989-05-30 | 1989-05-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH033200A true JPH033200A (ja) | 1991-01-09 |
Family
ID=15190795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1137097A Pending JPH033200A (ja) | 1989-05-30 | 1989-05-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH033200A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04298900A (ja) * | 1991-03-28 | 1992-10-22 | Nec Yamaguchi Ltd | 半導体メモリ装置 |
| JPH05101698A (ja) * | 1991-10-03 | 1993-04-23 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
| JPH07220500A (ja) * | 1993-01-31 | 1995-08-18 | Sgs Thomson Microelettronica Spa | 不揮発性メモリの試験方法 |
| JPH09139096A (ja) * | 1995-11-14 | 1997-05-27 | Nec Corp | 論理ｌｓｉのｒａｍ試験回路 |
| JPH09219099A (ja) * | 1995-12-26 | 1997-08-19 | Lg Semicon Co Ltd | 半導体メモリのセルフバーンイン回路 |
| WO1998012705A1 (fr) * | 1996-09-17 | 1998-03-26 | Oki Electric Industry Co., Ltd. | Circuit de test de memoire |
| WO2007125584A1 (ja) * | 2006-04-27 | 2007-11-08 | Fujitsu Limited | 半導体装置およびシステム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0196898A (ja) * | 1987-10-07 | 1989-04-14 | Toshiba Corp | 自己診断機能付き半導体記憶装置 |
-
1989
- 1989-05-30 JP JP1137097A patent/JPH033200A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0196898A (ja) * | 1987-10-07 | 1989-04-14 | Toshiba Corp | 自己診断機能付き半導体記憶装置 |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04298900A (ja) * | 1991-03-28 | 1992-10-22 | Nec Yamaguchi Ltd | 半導体メモリ装置 |
| JPH05101698A (ja) * | 1991-10-03 | 1993-04-23 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
| JPH07220500A (ja) * | 1993-01-31 | 1995-08-18 | Sgs Thomson Microelettronica Spa | 不揮発性メモリの試験方法 |
| JPH09139096A (ja) * | 1995-11-14 | 1997-05-27 | Nec Corp | 論理ｌｓｉのｒａｍ試験回路 |
| JPH09219099A (ja) * | 1995-12-26 | 1997-08-19 | Lg Semicon Co Ltd | 半導体メモリのセルフバーンイン回路 |
| WO1998012705A1 (fr) * | 1996-09-17 | 1998-03-26 | Oki Electric Industry Co., Ltd. | Circuit de test de memoire |
| US6108803A (en) * | 1996-09-17 | 2000-08-22 | Oki Electric Industry Co., Ltd. | Memory cell circuit for executing specific tests on memory cells that have been designated by address data |
| KR100364830B1 (ko) * | 1996-09-17 | 2003-05-01 | 오끼 덴끼 고오교 가부시끼가이샤 | 메모리테스트회로 |
| WO2007125584A1 (ja) * | 2006-04-27 | 2007-11-08 | Fujitsu Limited | 半導体装置およびシステム |
| KR100944480B1 (ko) * | 2006-04-27 | 2010-03-03 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 반도체 장치 및 시스템 |
| US7808850B2 (en) | 2006-04-27 | 2010-10-05 | Fujitsu Semiconductor Limited | Semiconductor device and system |
| JP4757910B2 (ja) * | 2006-04-27 | 2011-08-24 | 富士通セミコンダクター株式会社 | 半導体装置およびシステム |
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