JPH01140489A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH01140489A JPH01140489A JP62300617A JP30061787A JPH01140489A JP H01140489 A JPH01140489 A JP H01140489A JP 62300617 A JP62300617 A JP 62300617A JP 30061787 A JP30061787 A JP 30061787A JP H01140489 A JPH01140489 A JP H01140489A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory cell
- address input
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 239000000872 buffer Substances 0.000 claims abstract description 20
- 230000008859 change Effects 0.000 claims abstract description 7
- 238000003491 array Methods 0.000 abstract description 3
- 230000007547 defect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 240000003473 Grevillea banksii Species 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体記憶装置に係り、特に、チップ内部の
メモリセルアレイの構成を外部信号に外部から変更可能
な半導体記憶装置に間する。
メモリセルアレイの構成を外部信号に外部から変更可能
な半導体記憶装置に間する。
［従来の技術］
従来、メモリセルへのり−ド／ライト機能の試験時間を
実質的に短縮するために、この種のチップ内部の構成を
外部信号制御により例えばＩＭワード×１ビット構成か
ら、２５６にワード×４ビット構成へと、変更すること
が可能な半導体記憶装置があり、変更した後の４ビツト
のメモリセルへの書込データは、外部よりの書込データ
入力に対し、例えば外部データ１に対しメモリセルへの
書込データ１またはその逆のＯのように、１別の決まっ
た組合せのみが得られるようになっていた。
実質的に短縮するために、この種のチップ内部の構成を
外部信号制御により例えばＩＭワード×１ビット構成か
ら、２５６にワード×４ビット構成へと、変更すること
が可能な半導体記憶装置があり、変更した後の４ビツト
のメモリセルへの書込データは、外部よりの書込データ
入力に対し、例えば外部データ１に対しメモリセルへの
書込データ１またはその逆のＯのように、１別の決まっ
た組合せのみが得られるようになっていた。
［発明が解決しようとする問題点］
ところが、上述の従来技術において、例えば変更後の１
アドレス分のデータ４ビツトに対する各々のメモリセル
アレイには外部からのデータは、１ビツトの入力端子か
らの入力であ′るために、常に１ビツトの入力データに
対し、正相あるいは逆相いずれかのデータパターンのみ
が書き込まれることになる。このため更に複雑なパター
ン、例えば各々のセルアレイ毎にデータを指定する必要
がある場合については、やはりアドレス長を短縮する前
のＩＭワード×１ビットのメモリとして、メモリセルを
アクセスしなければならず、内部構成変更後のモード（
以下疑似４ビツトモード）のメリットを十分に生かしき
れないことになるという欠点がある。
アドレス分のデータ４ビツトに対する各々のメモリセル
アレイには外部からのデータは、１ビツトの入力端子か
らの入力であ′るために、常に１ビツトの入力データに
対し、正相あるいは逆相いずれかのデータパターンのみ
が書き込まれることになる。このため更に複雑なパター
ン、例えば各々のセルアレイ毎にデータを指定する必要
がある場合については、やはりアドレス長を短縮する前
のＩＭワード×１ビットのメモリとして、メモリセルを
アクセスしなければならず、内部構成変更後のモード（
以下疑似４ビツトモード）のメリットを十分に生かしき
れないことになるという欠点がある。
次により具体的な例を第３図を参照して説明する。第３
図は従来技術の一例として、アドレス入力行信号ＡＯ−
Ａ９． とアドレス入力列信号ＡＯ〜Ａ９とを有する
ＩＭワード×１ビット構成から、２５６にワード×４ビ
ット構成への構成変更が可能な半導体記憶装置を示す。
図は従来技術の一例として、アドレス入力行信号ＡＯ−
Ａ９． とアドレス入力列信号ＡＯ〜Ａ９とを有する
ＩＭワード×１ビット構成から、２５６にワード×４ビ
ット構成への構成変更が可能な半導体記憶装置を示す。
１０−１〜１０−４は、各々２５６にビットのメモリセ
ルアレイである。１１−１〜１１−４はデータアンプ、
１２−１〜１２−４はり一ド／ライトスイッチであり、
メモリの構成変更時には、入力バッファ１７からのデー
タを１２−１〜１２−４を経由して同時に各々のセルア
レイに同一データを書き込んでいる。
ルアレイである。１１−１〜１１−４はデータアンプ、
１２−１〜１２−４はり一ド／ライトスイッチであり、
メモリの構成変更時には、入力バッファ１７からのデー
タを１２−１〜１２−４を経由して同時に各々のセルア
レイに同一データを書き込んでいる。
尚、このスイッチは通常、行２列、最上位アドレスでデ
コードされて、目的のセルのみが選択される。１３は構
成変更を行うための制御入力により活性となる疑似４と
ットモードタイミング発生回路であり、この制御入力は
一般には、高電圧、又はタイミング制御によっている。
コードされて、目的のセルのみが選択される。１３は構
成変更を行うための制御入力により活性となる疑似４と
ットモードタイミング発生回路であり、この制御入力は
一般には、高電圧、又はタイミング制御によっている。
１４はリード／ライトタイミング発生回路、１５はメモ
リセルアレイからモード変更後のリードサイクルで各々
のメモリセルアレイより出力される。４とットデータを
判定するテスト回路、１６は出力バッファ、１７は大力
バッファである（このテスト回路は格アレイから出力さ
れるデータが同一であるか否かのみの判定をおこなって
いる）。このような構成においては各々のセルアレイの
同一アドレス上のデータには、−組の組合せしか得られ
ないことになる。したがって、メモリテスト実行時のパ
ターン検出能力を十分に上げられないという欠点が生ず
ることになる。
リセルアレイからモード変更後のリードサイクルで各々
のメモリセルアレイより出力される。４とットデータを
判定するテスト回路、１６は出力バッファ、１７は大力
バッファである（このテスト回路は格アレイから出力さ
れるデータが同一であるか否かのみの判定をおこなって
いる）。このような構成においては各々のセルアレイの
同一アドレス上のデータには、−組の組合せしか得られ
ないことになる。したがって、メモリテスト実行時のパ
ターン検出能力を十分に上げられないという欠点が生ず
ることになる。
［発明の従来技術に対する相違点コ
上述した従来の技術に対し、本発明は構成変更後のメモ
リライト／リードサイクル（テストサイクル）において
、テストデータを外部アドレス入力より取り込むことで
テストデータを任意に設定可能となるという点において
相違点を有する。
リライト／リードサイクル（テストサイクル）において
、テストデータを外部アドレス入力より取り込むことで
テストデータを任意に設定可能となるという点において
相違点を有する。
［問題点を解決するための手段］
本発明は、従来のメモリ内部構成をＡワード×Ｂビット
からＣワード×Ｄビットへとタイミングあるいは特定端
子への高電圧印加などの方法により変更可能なモードに
加え、内部構成を変更後のライト動作中にはアドレス入
力取り込みが完了した後にアドレス入力端子の状態を格
メモリセルアレイへの書き込みデータとして取り込み、
一方リード動作中にはアドレス入力取り込み後のアドレ
ス入力端子に期待値データをのせてメモリセルアレイか
らリードされるデータと比較するために、内部に取り込
むアドレスデータバッファと、上述のリードデータ期待
値データを取り込み比較して、一致・不一致を出力する
比較器とを有している。
からＣワード×Ｄビットへとタイミングあるいは特定端
子への高電圧印加などの方法により変更可能なモードに
加え、内部構成を変更後のライト動作中にはアドレス入
力取り込みが完了した後にアドレス入力端子の状態を格
メモリセルアレイへの書き込みデータとして取り込み、
一方リード動作中にはアドレス入力取り込み後のアドレ
ス入力端子に期待値データをのせてメモリセルアレイか
らリードされるデータと比較するために、内部に取り込
むアドレスデータバッファと、上述のリードデータ期待
値データを取り込み比較して、一致・不一致を出力する
比較器とを有している。
［実施例コ
次に本発明の実施例について第１図〜第２−２図を参照
して説明する。第１図は本発明の一実施例を示しており
、第４図に示したＩＭワード×１ビット構成のダイナミ
ック型半導体記憶装置を基本としている。第２−１図〜
第２−２図は本実施例の動作タイミング図である。なお
、第２−１図はライトサイクル時、第２−２図はリード
サイクル時の主要信号のタイミングをそれぞれ示してい
る。第１図において、１はアドレスデータバッファであ
り、通常のリード／ライト時は、行アドレスＡＯ〜Ａ９
． 列アドレスＡＯ−Ａ９により、ＩＭワード×１ビ
ットのメモリセルアレイ中の１ビツトのデータを選択す
る。一方、メモリ内部構成を２５６にワード×４ビット
に変更後（以下、疑似４ビットモード時）は、テスト回
路活性化信号ＴＥ入力により活性化される疑似４ビツト
モードタイミング発生回路２の制御により、列アドレス
入力後のアドレス入力４ビツトを４分割された３−１〜
３−４の２５６にビットのメモリセルアレイへのデータ
として取り込む。４−１〜４−４はデータアンプ、５−
１〜５−４はり一ド／ライトスイッチである。この５−
１〜５−４は通常のり−ド／ライト時は行アドレスＡ９
． 列アドレスＡ９によりどのメモリセルアレイとの
り一ド／ライト動作を行うかを選択する。一方、疑似４
ビツトモード時はライト動作であればアドレスデータバ
ッファより取り込まれる各々の２５６にビットメモリセ
ルアレイへの４ビツトのライトデータをデータアンプへ
伝え、逆にリード動作であれば比較器６ヘアドレスライ
ン上の４ビツトデータを期待値データとして伝える働き
をする。この比較器６は疑似４ビツトモードタイミング
発生器２からの制御信号及びリード／ライトタイミング
発生回路７からの制御信号によりリード動作時に、入力
された期待値データと各々のメモリセルアレイから読み
出されるリードデータとを比較し、その比較結果を出力
バッファ８に伝える。９は通常動作時にライトデータを
入力するための入力バッファである。
して説明する。第１図は本発明の一実施例を示しており
、第４図に示したＩＭワード×１ビット構成のダイナミ
ック型半導体記憶装置を基本としている。第２−１図〜
第２−２図は本実施例の動作タイミング図である。なお
、第２−１図はライトサイクル時、第２−２図はリード
サイクル時の主要信号のタイミングをそれぞれ示してい
る。第１図において、１はアドレスデータバッファであ
り、通常のリード／ライト時は、行アドレスＡＯ〜Ａ９
． 列アドレスＡＯ−Ａ９により、ＩＭワード×１ビ
ットのメモリセルアレイ中の１ビツトのデータを選択す
る。一方、メモリ内部構成を２５６にワード×４ビット
に変更後（以下、疑似４ビットモード時）は、テスト回
路活性化信号ＴＥ入力により活性化される疑似４ビツト
モードタイミング発生回路２の制御により、列アドレス
入力後のアドレス入力４ビツトを４分割された３−１〜
３−４の２５６にビットのメモリセルアレイへのデータ
として取り込む。４−１〜４−４はデータアンプ、５−
１〜５−４はり一ド／ライトスイッチである。この５−
１〜５−４は通常のり−ド／ライト時は行アドレスＡ９
． 列アドレスＡ９によりどのメモリセルアレイとの
り一ド／ライト動作を行うかを選択する。一方、疑似４
ビツトモード時はライト動作であればアドレスデータバ
ッファより取り込まれる各々の２５６にビットメモリセ
ルアレイへの４ビツトのライトデータをデータアンプへ
伝え、逆にリード動作であれば比較器６ヘアドレスライ
ン上の４ビツトデータを期待値データとして伝える働き
をする。この比較器６は疑似４ビツトモードタイミング
発生器２からの制御信号及びリード／ライトタイミング
発生回路７からの制御信号によりリード動作時に、入力
された期待値データと各々のメモリセルアレイから読み
出されるリードデータとを比較し、その比較結果を出力
バッファ８に伝える。９は通常動作時にライトデータを
入力するための入力バッファである。
この様な回路ブロック機能をもたせることにより、分割
された各々のメモリセルアレイに対し新たな端子の追加
を必要とせずに希望するデータパターンの書き込み及び
その判定が可能となる。
された各々のメモリセルアレイに対し新たな端子の追加
を必要とせずに希望するデータパターンの書き込み及び
その判定が可能となる。
［発明の効果コ
以上説明の様に、本発明はメモリ構成変更後のメモリア
クセスサイクル（リード、ライト）時のアドレス取り込
み後、アドレスデータが不必要となることに着目し、こ
の時アドレス入力のかわりに分割したメモリセルアレイ
にライトするデータを与え、チップ内に取り込む機能を
加えることで、アドレス入力分のデータの任意な組合せ
でのメモリセルアレイへのデータの書き込みが可能とな
る（この時一般には（アドレス幅）〉（メモリ構成変更
後のデータ幅）であるため、実際にはアドレス・データ
バッファもその全部を従来の構成と変更する必要はない
）。
クセスサイクル（リード、ライト）時のアドレス取り込
み後、アドレスデータが不必要となることに着目し、こ
の時アドレス入力のかわりに分割したメモリセルアレイ
にライトするデータを与え、チップ内に取り込む機能を
加えることで、アドレス入力分のデータの任意な組合せ
でのメモリセルアレイへのデータの書き込みが可能とな
る（この時一般には（アドレス幅）〉（メモリ構成変更
後のデータ幅）であるため、実際にはアドレス・データ
バッファもその全部を従来の構成と変更する必要はない
）。
このためテストパターン発生の自由度は十分なものとな
り、メモリセル不良検出能力の大幅な向上が実現可能と
なるという効果がある。
り、メモリセル不良検出能力の大幅な向上が実現可能と
なるという効果がある。
第１図は本発明の一実施例のブロック図、第２−１図〜
第２−２図は一実施例のタイミングチャート、第３図は
従来例のブロック図、第４図はＩＭワード×１ビット構
成のダイナミック型半導体記憶装置のブロック図である
。 ｌ・・・・・・アドレス・データバッファ、２・・・疑
似４ビツトモードタイミング発生回路、３−１〜３−４
・・・２５６にビットメモリセルアレイ、 ４−１〜４−４・・・・データアンプ、５−１〜５−４
・・・・リード／ライトスイッチ、６・・・・・・・・
比較器、 ７・・・・・・リードライトタイミング発生回路、８・
・・・・・出力バッファ、 ９・・・・・・大力バッファ、 １０−１〜１０−４・・・２５６にビットのメモリセル
アレイ、 １１−１〜１１−４・・・データアンプ、１２−１〜１
２−４・・・リード／ライトスイッチ、 １３・・疑似４ビツトモードタイミング発生回路、１４
・・・リード／ライトタイミング発生回路、１５・・・
テスト回路、 １６・・・出力バッファ、 １７・・・大力バッファ、 １８・・・ＲＡＳ （オーバーパー）クロック発生回路
、 １９・・・ＣＡＳ （オーバーパー）クロック発生回路
、 ２０・・・ライトクロック発生回路、 ２１・・・アドレスバッファ、 ２２・・・ロウデコーダ、 ２３・・・カラムデコーダ、 ２４・・・センスアンプ、 ２５・・・メモリセルアレイ、 ２６・・φＤＩＮバッファ、 ２７・・・Ｉ１０スイッチ及びバッファ、２８・・・Ｄ
ＯＵＴバッファ。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 句〜勺 第２−１図 第２−２図
第２−２図は一実施例のタイミングチャート、第３図は
従来例のブロック図、第４図はＩＭワード×１ビット構
成のダイナミック型半導体記憶装置のブロック図である
。 ｌ・・・・・・アドレス・データバッファ、２・・・疑
似４ビツトモードタイミング発生回路、３−１〜３−４
・・・２５６にビットメモリセルアレイ、 ４−１〜４−４・・・・データアンプ、５−１〜５−４
・・・・リード／ライトスイッチ、６・・・・・・・・
比較器、 ７・・・・・・リードライトタイミング発生回路、８・
・・・・・出力バッファ、 ９・・・・・・大力バッファ、 １０−１〜１０−４・・・２５６にビットのメモリセル
アレイ、 １１−１〜１１−４・・・データアンプ、１２−１〜１
２−４・・・リード／ライトスイッチ、 １３・・疑似４ビツトモードタイミング発生回路、１４
・・・リード／ライトタイミング発生回路、１５・・・
テスト回路、 １６・・・出力バッファ、 １７・・・大力バッファ、 １８・・・ＲＡＳ （オーバーパー）クロック発生回路
、 １９・・・ＣＡＳ （オーバーパー）クロック発生回路
、 ２０・・・ライトクロック発生回路、 ２１・・・アドレスバッファ、 ２２・・・ロウデコーダ、 ２３・・・カラムデコーダ、 ２４・・・センスアンプ、 ２５・・・メモリセルアレイ、 ２６・・φＤＩＮバッファ、 ２７・・・Ｉ１０スイッチ及びバッファ、２８・・・Ｄ
ＯＵＴバッファ。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 句〜勺 第２−１図 第２−２図
Claims (1)
- チップ内のメモリ構成をＡワード×ＢビットからＣワー
ド×Ｄビットへと外部信号制御により変更する手段を有
し、かつメモリ構成変更後のリードライトサイクルにお
いてアドレス入力取り込み後、外部からアドレス入力へ
与えられるデータをライトサイクル時にはメモリセルア
レイへのライトデータとして、リードサイクル時には比
較用の期待値データとして内部に取り込むアドレス・デ
ータバッファと、すでに取り込まれている期待値データ
をリードサイクル時にメモリセルから読み出されるリー
ドデータと比較し、その判定結果を出力する比較器とを
有することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62300617A JPH01140489A (ja) | 1987-11-27 | 1987-11-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62300617A JPH01140489A (ja) | 1987-11-27 | 1987-11-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01140489A true JPH01140489A (ja) | 1989-06-01 |
Family
ID=17887012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62300617A Pending JPH01140489A (ja) | 1987-11-27 | 1987-11-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01140489A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5535163A (en) * | 1993-11-01 | 1996-07-09 | Nec Corporation | Semiconductor memory device for inputting and outputting data in a unit of bits |
| JP2008198297A (ja) * | 2007-02-14 | 2008-08-28 | System Fabrication Technologies Inc | 半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6242359A (ja) * | 1985-08-20 | 1987-02-24 | Matsushita Electric Ind Co Ltd | エジエクト動作変換機構 |
| JPS62141700A (ja) * | 1985-12-16 | 1987-06-25 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
-
1987
- 1987-11-27 JP JP62300617A patent/JPH01140489A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6242359A (ja) * | 1985-08-20 | 1987-02-24 | Matsushita Electric Ind Co Ltd | エジエクト動作変換機構 |
| JPS62141700A (ja) * | 1985-12-16 | 1987-06-25 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5535163A (en) * | 1993-11-01 | 1996-07-09 | Nec Corporation | Semiconductor memory device for inputting and outputting data in a unit of bits |
| JP2008198297A (ja) * | 2007-02-14 | 2008-08-28 | System Fabrication Technologies Inc | 半導体記憶装置 |
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