JPH03267921A - 薄膜トランジスタマトリクス - Google Patents
薄膜トランジスタマトリクスInfo
- Publication number
- JPH03267921A JPH03267921A JP2068887A JP6888790A JPH03267921A JP H03267921 A JPH03267921 A JP H03267921A JP 2068887 A JP2068887 A JP 2068887A JP 6888790 A JP6888790 A JP 6888790A JP H03267921 A JPH03267921 A JP H03267921A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- insulating film
- gate
- display
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000010409 thin film Substances 0.000 title claims description 15
- 239000011159 matrix material Substances 0.000 title claims description 13
- 230000001681 protective effect Effects 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 239000010408 film Substances 0.000 claims description 36
- 239000003990 capacitor Substances 0.000 claims description 8
- 238000009825 accumulation Methods 0.000 abstract 3
- 239000000654 additive Substances 0.000 abstract 2
- 230000000996 additive effect Effects 0.000 abstract 2
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 206010047571 Visual impairment Diseases 0.000 description 1
- 210000004556 brain Anatomy 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Liquid Crystal (AREA)
- Nonlinear Science (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Mathematical Physics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Power Engineering (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔概 要〕
液晶デイスプレィ等の駆動に用いる薄膜トランジスタマ
トリクスに関し、 開口率を低下させることなく、大きな蓄積容量を得るこ
とのできる薄膜トランジスタマトリクスを掃供すること
を目的とし、 絶縁性基板上に、表示電極と薄膜トランジスタを対応づ
けてマトリクス状に配列し、前記薄膜トランジスタのゲ
ート電極を各行ごとに共通に接続するゲートバスと、該
ゲートバスに絶縁膜を介して交差する導電膜からなるド
レインバスを具備し、前記表示電極の端部を隣接するゲ
ートバス上にゲート絶縁膜を介して重ね合わせて蓄積容
量を構成した薄膜トランジスタマトリクスにおいて、前
記表示電極上を被覆する保護絶縁膜を設け、該保護絶縁
膜上の前記蓄積容量を形成した部位に、前記ドレインハ
スを構成する導電膜からなる付加電極を配設し、且つ該
付加電極を前記保Ｍ絶縁膜を貫通して下層のゲートバス
と接続したことにより、スタック構造の蓄積容量を構成
した。 〔産業上の利用分野〕 本発明は、液晶デイスプレィ等の駆動に用いる薄膜トラ
ンジスタマトリクスに関する。 薄膜トランジスタ駆動の液晶表示装置は、明るい表示を
実現させ表示の残像等の低減化を行い表示品質を安定さ
せることを要求されている。これらを実現させる為には
、液晶パネル内各画素の蓄積容量を増加させることが必
須となっている。 のＢ−Ｂ矢視部、Ｃ−Ｃ矢視部の要部断面図である。 即ち、表示電極ＥとゲートバスＣＢの間は、ゲート絶縁
膜３の誘電率（ε）による容量Ｃを持つコンデンサーに
等しくなっている。 この蓄積容量は、通常の薄膜トランジスタの製造工程に
より、透明絶縁基板１上に、ゲート電極Ｇ、ゲート絶縁
膜３．動作半導体層（ａ−８ｉ層）４．コンタクト層（
ｎ”ａ−８１層）５．ソース電極Ｓとドレイン電極り１
表示電極Ｅを順次形成することにより得られる。 ナオ、図の６は保護膜、ＤＢはドレインバスを示す。 〔従来の技術〕 従来は、薄膜トランジスタマトリクスの蓄積容量を得る
ために、第３図（ａ）〜ｔｃ＋に示すように、表示電極
Ｅの端部をゲートバスＧＢとゲート絶縁膜３を介して重
ね合わせることにより、蓄積容量を形成していた。なお
、（ｂ）および（Ｃ）は要部平面図（ａｌ〔発明が解決
しようとする課題〕 上記構成では、蓄積容量を大きくするには、表示電極Ｅ
とゲートバスＧＢとの重なり面積を増大するしかなく、
その場合には開口率が低下し、明るい表示を得ることが
できない。 本発明は、開口率を低下させることなく、太きな蓄積容
量を得ることのできる薄膜トランジスタマトリクスを提
供することを目的とする。 〔課題を解決するための手段〕 第１図（ａ）〜（Ｃ）に本発明の構成を示す。 本発明はコンデンサーの重複構造を形成することにより
、蓄積容量を増加させたものである。 即ち、絶縁性基板１上にゲート電極Ｇとともに形成され
たゲートバスＧＢに、ゲート絶縁膜３上に形成した表示
電極Ｅを延長して重ね合わせ、更にその上を被覆する保
護絶縁膜７を介して、ドレインバスＤＢを構成する金属
膜からなる付加電極８を対向させた。この付加電極８は
、保護絶縁膜７に設けたコンタクト窓９を介して、下層
のゲートバスＤＢと接続する。 〔作 用〕 ここで、ゲート絶縁膜３および保護絶縁膜７の誘電率を
ε２表示電極Ｅ−ゲートバスＣＢ間１表示電極Ｅ−ドレ
インハスＤ８間の距離をｄ、印加電圧をＶ９表示電電極
とゲートバスＧＢの重なり合う面積をＳとし、表示電極
Ｅ−ゲート電極Ｇ間容量を０１１表示電極Ｅ−ゲートバ
スＧＢ間容量を０２とすると、これを合成した蓄積容量
Ｃは次の式で表される。 Ｑ＝ （ＣＩ 十ＣＺ ） Ｖ Ｑ＝２６ （Ｓ／ｄ）Ｖ 、°、Ｃ工 Ｃ１＋Ｃ２ 以上の式から、従来の技術の約２倍程度の容量を得るこ
とができる。 〔実 施 例〕 以下本発明の実施例を図面により説明する。
トリクスに関し、 開口率を低下させることなく、大きな蓄積容量を得るこ
とのできる薄膜トランジスタマトリクスを掃供すること
を目的とし、 絶縁性基板上に、表示電極と薄膜トランジスタを対応づ
けてマトリクス状に配列し、前記薄膜トランジスタのゲ
ート電極を各行ごとに共通に接続するゲートバスと、該
ゲートバスに絶縁膜を介して交差する導電膜からなるド
レインバスを具備し、前記表示電極の端部を隣接するゲ
ートバス上にゲート絶縁膜を介して重ね合わせて蓄積容
量を構成した薄膜トランジスタマトリクスにおいて、前
記表示電極上を被覆する保護絶縁膜を設け、該保護絶縁
膜上の前記蓄積容量を形成した部位に、前記ドレインハ
スを構成する導電膜からなる付加電極を配設し、且つ該
付加電極を前記保Ｍ絶縁膜を貫通して下層のゲートバス
と接続したことにより、スタック構造の蓄積容量を構成
した。 〔産業上の利用分野〕 本発明は、液晶デイスプレィ等の駆動に用いる薄膜トラ
ンジスタマトリクスに関する。 薄膜トランジスタ駆動の液晶表示装置は、明るい表示を
実現させ表示の残像等の低減化を行い表示品質を安定さ
せることを要求されている。これらを実現させる為には
、液晶パネル内各画素の蓄積容量を増加させることが必
須となっている。 のＢ−Ｂ矢視部、Ｃ−Ｃ矢視部の要部断面図である。 即ち、表示電極ＥとゲートバスＣＢの間は、ゲート絶縁
膜３の誘電率（ε）による容量Ｃを持つコンデンサーに
等しくなっている。 この蓄積容量は、通常の薄膜トランジスタの製造工程に
より、透明絶縁基板１上に、ゲート電極Ｇ、ゲート絶縁
膜３．動作半導体層（ａ−８ｉ層）４．コンタクト層（
ｎ”ａ−８１層）５．ソース電極Ｓとドレイン電極り１
表示電極Ｅを順次形成することにより得られる。 ナオ、図の６は保護膜、ＤＢはドレインバスを示す。 〔従来の技術〕 従来は、薄膜トランジスタマトリクスの蓄積容量を得る
ために、第３図（ａ）〜ｔｃ＋に示すように、表示電極
Ｅの端部をゲートバスＧＢとゲート絶縁膜３を介して重
ね合わせることにより、蓄積容量を形成していた。なお
、（ｂ）および（Ｃ）は要部平面図（ａｌ〔発明が解決
しようとする課題〕 上記構成では、蓄積容量を大きくするには、表示電極Ｅ
とゲートバスＧＢとの重なり面積を増大するしかなく、
その場合には開口率が低下し、明るい表示を得ることが
できない。 本発明は、開口率を低下させることなく、太きな蓄積容
量を得ることのできる薄膜トランジスタマトリクスを提
供することを目的とする。 〔課題を解決するための手段〕 第１図（ａ）〜（Ｃ）に本発明の構成を示す。 本発明はコンデンサーの重複構造を形成することにより
、蓄積容量を増加させたものである。 即ち、絶縁性基板１上にゲート電極Ｇとともに形成され
たゲートバスＧＢに、ゲート絶縁膜３上に形成した表示
電極Ｅを延長して重ね合わせ、更にその上を被覆する保
護絶縁膜７を介して、ドレインバスＤＢを構成する金属
膜からなる付加電極８を対向させた。この付加電極８は
、保護絶縁膜７に設けたコンタクト窓９を介して、下層
のゲートバスＤＢと接続する。 〔作 用〕 ここで、ゲート絶縁膜３および保護絶縁膜７の誘電率を
ε２表示電極Ｅ−ゲートバスＣＢ間１表示電極Ｅ−ドレ
インハスＤ８間の距離をｄ、印加電圧をＶ９表示電電極
とゲートバスＧＢの重なり合う面積をＳとし、表示電極
Ｅ−ゲート電極Ｇ間容量を０１１表示電極Ｅ−ゲートバ
スＧＢ間容量を０２とすると、これを合成した蓄積容量
Ｃは次の式で表される。 Ｑ＝ （ＣＩ 十ＣＺ ） Ｖ Ｑ＝２６ （Ｓ／ｄ）Ｖ 、°、Ｃ工 Ｃ１＋Ｃ２ 以上の式から、従来の技術の約２倍程度の容量を得るこ
とができる。 〔実 施 例〕 以下本発明の実施例を図面により説明する。
前述の第１図に示すように、表示電極Ｅの端部をゲート
バスＣＢ上に延長して、ゲート絶縁膜３を介してゲート
バスＧＢと対向させることによって、蓄積容量を形成で
きる。 この構成を作製する場合、素子分離工程までは通常の製
造方法に従って進めてよい。 即ち、ガラス基板のような透明絶縁性基板１上に、スパ
ンタリング法を用いて、ゲート電極Ｇおよびゲートバス
ＧＢを形成する。 その上にＰ−ＣＶＤ法でゲート絶縁膜３としてのＳ ｉ
Ｎ Ｘ膜、動作半導体層４としてのａ−３ｉ膜、保護
膜６としてのＳｉＯ□膜、更には、同図には示していな
いが、レジスト密着層としてのａ−３ｉ膜を、それぞれ
約３００／１００／１４０／１０ｎｍの厚さに形成する
。 次いで、その上にレジスト塗布後、セルファライン法に
よるパターンニングで保護膜６およびレジスト密着層の
露出部を除去する。 Ｐ−ＣＶＤ法でコンタクト層５としてのｎ” ａ−８ｉ
膜を厚さ約３９ｎｍ形成後、ソース・ドレイン電極とな
るＴｉ膜１０を厚さ約１１００ｎ抵抗蒸着する。次いで
、リフトオフ法により素子分離するとともに、ソース電
極Ｓおよびドレイン電極りを形成する。 次いで、ＩＴＯ膜のような透明導電膜を、厚さ約１１０
０ｎ蒸着し、これをパターンニングして表示電極Ｅを形
成する。ここで、表示電極Ｅの端部を、ゲートバスＣＢ
上に重なり合うよう形成しておく。 次いで、Ｐ−ＣＶＤ法により、保護絶縁膜７を約３００
ｎｍの厚さに形成する。 上記保護絶縁膜７およびゲート絶縁膜３を貫通し、底部
にゲートバスＧＢの表面を露出するコンタクト窓９を開
口する。 次いで、ドレインハスＤＢとなる金属膜２例えばＣｒ膜
とＡｌ膜（厚さはそれぞれ約８００ｎｍ。 １０１０００ｎを成膜し、これの不要部を除去して、ド
レインバスＤＢを形成するとともに、上記ゲートバスＧ
Ｂと表示電極Ｅが重なり合う領域上に、付加電極８を形
成する。 以上で第１図（ａｌ〜（Ｃ１に示すように、本発明の一
実施例としての薄膜トランジスタマトリクスが完成する
。 本実施例では、開口率は従来と同じでありながら、蓄積
容量が増大するので、表示品質が向上する。 【本発明の変形例］ 次に、第２図に本発明の変形例を示す。 本変形例の製造方法は、前述の一実施例とフォトマスク
のパターンを一部変更するのみで、製造工程は全く同じ
でよい。 即ち、本変形例では付加電極８のパターンを、表示電極
Ｅの周縁部全域にわたって重なり合うようにした。 付加電極８をこのようなパターンとしたことにより、本
変形例では蓄積容量が増大するばかりでなく、ブランク
マトリクスとして作用するので、表示のコントラストを
向上することができる。
バスＣＢ上に延長して、ゲート絶縁膜３を介してゲート
バスＧＢと対向させることによって、蓄積容量を形成で
きる。 この構成を作製する場合、素子分離工程までは通常の製
造方法に従って進めてよい。 即ち、ガラス基板のような透明絶縁性基板１上に、スパ
ンタリング法を用いて、ゲート電極Ｇおよびゲートバス
ＧＢを形成する。 その上にＰ−ＣＶＤ法でゲート絶縁膜３としてのＳ ｉ
Ｎ Ｘ膜、動作半導体層４としてのａ−３ｉ膜、保護
膜６としてのＳｉＯ□膜、更には、同図には示していな
いが、レジスト密着層としてのａ−３ｉ膜を、それぞれ
約３００／１００／１４０／１０ｎｍの厚さに形成する
。 次いで、その上にレジスト塗布後、セルファライン法に
よるパターンニングで保護膜６およびレジスト密着層の
露出部を除去する。 Ｐ−ＣＶＤ法でコンタクト層５としてのｎ” ａ−８ｉ
膜を厚さ約３９ｎｍ形成後、ソース・ドレイン電極とな
るＴｉ膜１０を厚さ約１１００ｎ抵抗蒸着する。次いで
、リフトオフ法により素子分離するとともに、ソース電
極Ｓおよびドレイン電極りを形成する。 次いで、ＩＴＯ膜のような透明導電膜を、厚さ約１１０
０ｎ蒸着し、これをパターンニングして表示電極Ｅを形
成する。ここで、表示電極Ｅの端部を、ゲートバスＣＢ
上に重なり合うよう形成しておく。 次いで、Ｐ−ＣＶＤ法により、保護絶縁膜７を約３００
ｎｍの厚さに形成する。 上記保護絶縁膜７およびゲート絶縁膜３を貫通し、底部
にゲートバスＧＢの表面を露出するコンタクト窓９を開
口する。 次いで、ドレインハスＤＢとなる金属膜２例えばＣｒ膜
とＡｌ膜（厚さはそれぞれ約８００ｎｍ。 １０１０００ｎを成膜し、これの不要部を除去して、ド
レインバスＤＢを形成するとともに、上記ゲートバスＧ
Ｂと表示電極Ｅが重なり合う領域上に、付加電極８を形
成する。 以上で第１図（ａｌ〜（Ｃ１に示すように、本発明の一
実施例としての薄膜トランジスタマトリクスが完成する
。 本実施例では、開口率は従来と同じでありながら、蓄積
容量が増大するので、表示品質が向上する。 【本発明の変形例］ 次に、第２図に本発明の変形例を示す。 本変形例の製造方法は、前述の一実施例とフォトマスク
のパターンを一部変更するのみで、製造工程は全く同じ
でよい。 即ち、本変形例では付加電極８のパターンを、表示電極
Ｅの周縁部全域にわたって重なり合うようにした。 付加電極８をこのようなパターンとしたことにより、本
変形例では蓄積容量が増大するばかりでなく、ブランク
マトリクスとして作用するので、表示のコントラストを
向上することができる。
以上説明した如く本発明によれば、デー１−／＼スー表
示電極、トルインパス−表示電極のスタック構造によっ
て蓄積容量が増加し、開口率の減少を招くことなく明る
い表示を得ることが可能となる。 、Ｖ発卯ト榎ビ膜 外苑Ｅ３脳変形ρＪ絖θｎ閏 第２図
示電極、トルインパス−表示電極のスタック構造によっ
て蓄積容量が増加し、開口率の減少を招くことなく明る
い表示を得ることが可能となる。 、Ｖ発卯ト榎ビ膜 外苑Ｅ３脳変形ρＪ絖θｎ閏 第２図
Claims (1)
- （１）絶縁性基板（１）上に、表示電極（Ｅ）と薄膜ト
ランジスタを対応づけてマトリクス状に配列し、前記薄
膜トランジスタのゲート電極（Ｇ）を各行ごとに共通に
接続するゲートバス（ＧＢ）と、該ゲートバスに絶縁膜
を介して交差する導電膜からなるドレインバス（ＤＢ）
を具備し、前記表示電極の端部を隣接するゲートバス上
にゲート絶縁膜（３）を介して重ね合わせて蓄積容量を
構成した薄膜トランジスタマトリクスにおいて、 前記表示電極上を被覆する保護絶縁膜（７）を設け、該
保護絶縁膜上の前記蓄積容量を形成した部位に、前記ド
レインバスを構成する導電膜からなる付加電極（８）を
配設し、且つ該付加電極を前記保護絶縁膜を貫通して下
層のゲートバスと接続したことにより、スタック構造の
蓄積容量を構成したことを特徴とする薄膜トランジスタ
マトリクス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6888790A JP2893819B2 (ja) | 1990-03-19 | 1990-03-19 | 薄膜トランジスタマトリクス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6888790A JP2893819B2 (ja) | 1990-03-19 | 1990-03-19 | 薄膜トランジスタマトリクス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03267921A true JPH03267921A (ja) | 1991-11-28 |
| JP2893819B2 JP2893819B2 (ja) | 1999-05-24 |
Family
ID=13386618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6888790A Expired - Fee Related JP2893819B2 (ja) | 1990-03-19 | 1990-03-19 | 薄膜トランジスタマトリクス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2893819B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05203981A (ja) * | 1991-09-05 | 1993-08-13 | Samsung Electron Co Ltd | 液晶表示装置及びその製造方法 |
| JP2006243094A (ja) * | 2005-03-01 | 2006-09-14 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| US7675582B2 (en) | 2004-12-03 | 2010-03-09 | Au Optronics Corporation | Stacked storage capacitor structure for a thin film transistor liquid crystal display |
| CN102650783A (zh) * | 2011-12-29 | 2012-08-29 | 京东方科技集团股份有限公司 | 一种显示装置、tft-lcd像素结构及其制作方法 |
-
1990
- 1990-03-19 JP JP6888790A patent/JP2893819B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05203981A (ja) * | 1991-09-05 | 1993-08-13 | Samsung Electron Co Ltd | 液晶表示装置及びその製造方法 |
| US7675582B2 (en) | 2004-12-03 | 2010-03-09 | Au Optronics Corporation | Stacked storage capacitor structure for a thin film transistor liquid crystal display |
| US8184219B2 (en) | 2004-12-03 | 2012-05-22 | Au Optronics Corporation | Stacked storage capacitor-on-gate structure for a thin film transistor liquid crystal display |
| JP2006243094A (ja) * | 2005-03-01 | 2006-09-14 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| JP4734962B2 (ja) * | 2005-03-01 | 2011-07-27 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
| CN102650783A (zh) * | 2011-12-29 | 2012-08-29 | 京东方科技集团股份有限公司 | 一种显示装置、tft-lcd像素结构及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2893819B2 (ja) | 1999-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6373546B1 (en) | Structure of a liquid crystal display and the method of manufacturing the same | |
| JP4173851B2 (ja) | 表示素子用の薄膜トランジスタ基板及び製造方法 | |
| US20050046762A1 (en) | Thin film transistor array substrate and manufacturing method thereof | |
| JPH06138484A (ja) | アクティブマトリックス型液晶表示装置の画素構造 | |
| JPH09269509A (ja) | 液晶表示素子及びその製造方法 | |
| JPH05297412A (ja) | 液晶表示装置 | |
| US20030116764A1 (en) | Thin film transistor substrate and liquid crystal display | |
| JPH01142712A (ja) | カラー液晶表示装置およびその製造方法 | |
| JP2007165824A (ja) | 薄膜トランジスタアレイ基板及びその製造方法 | |
| US6690442B1 (en) | Liquid crystal display device | |
| JP2940689B2 (ja) | アクティブマトリクス型表示装置の薄膜トランジスタアレイ及びその製造方法 | |
| US6567151B1 (en) | Liquid crystal display device and method of manufacturing the same | |
| JPH0926601A (ja) | 液晶表示装置およびその製造方法 | |
| GB2318210A (en) | Source electrode for thin film transistor | |
| US6452210B2 (en) | Thin film transistor substrate and fabricating method thereof | |
| JPH03267921A (ja) | 薄膜トランジスタマトリクス | |
| JPH04326329A (ja) | 液晶表示装置およびその製造方法 | |
| JPH1152418A (ja) | 液晶表示装置 | |
| US6836301B1 (en) | Liquid crystal display device | |
| JP2661163B2 (ja) | Ｔｆｔパネル | |
| JPH022523A (ja) | 画素電極と薄膜トランジスタの形成方法 | |
| JPH03114028A (ja) | 薄膜トランジスタマトリクスとその製造方法 | |
| JP3250005B2 (ja) | 薄膜トランジスタアレイ基板 | |
| JPH06347831A (ja) | 薄膜トランジスタアレイ基板 | |
| JPH0682820A (ja) | 薄膜トランジスタマトリックスの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |