JPH022523A - 画素電極と薄膜トランジスタの形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、液晶表示素子に使用される透明基板面に透明
画素電極とこの画素電極を駆動するスタガー型の薄膜ト
ランジスタとを形成する、画素電極と薄膜トランジスタ
の形成方法に関するものである。

〔従来の技術〕

アクティブマトリックス型液晶表示素子の画素電極形成
基板にその各画素電極とそれぞれ対応させて配設される
画素電極駆動用の薄膜トランジスタとしては、逆スタガ
ー型のものが用いられているが、この逆スタガー型の薄
膜トランジスタは、基板面に形成したゲート電極の上に
、ゲート絶縁膜と、１−ａ−３Ｌ半導体からなるチャン
ネル層と、ｎ”−ａ−Ｓ１半導体からなるソース、ドレ
インとのコンタクト層と、ソース電極およびドレイン電
極とを禎層したものであるために、画素電極形成面（一
般にはゲート絶縁膜面）と、画素電極を接続するソース
電極との間に段差があり、そのために、画素電極形成面
からソース電極上にかけて形成される画素電極が前記段
差部において断線したりすることがあるという問題をも
っている。

このため、最近では、画素電極を駆動する薄膜トランジ
スタをスタガー型のものとすることにより、画素電極を
基板面に形成して、この画素電極の上に薄膜トランジス
タを形成することが考えられている。

第８図は、画素電極を基板面に形成し、この画素電極の
上にスタガー型の薄膜トランジスタを形成する場合の、
従来の画素電極と薄膜トランジスタの形成方法を工程順
に示したもので、画素電極と薄膜トランジスタとは次の
ようにして形成されている。

まず第８図（ａ）に示すように基板（ガラス基板）１面
にそのほぼ全面にわたって画素電極となるＩＴＯ等の透
明導電膜２を被着させ、その上にレジストマスクＡＩを
形成して透明導電膜２をエツチングすることにより、こ
の透明導電膜２を第８図（ｂ）に示すように画素電極ａ
の形状にパターニングする。次に、第８図（Ｃ）に示す
ように、画素電極ａを形成した基板１面にそのほぼ全面
にわたって、薄膜トランジスタのソース、ドレイン電極
となる第１の金属膜３と、ソース、ドレインとのコンタ
クト層となる第１の半導体膜（ｎ＋−ａ−Ｓｌ膜）４を
順次積層した後、その上にレジストマスクＡ２を形成し
て半導体膜４と金属膜３とをエツチングし、この半導体
膜４と金属膜３とを、第８図（ｄ）に示すように外側部
が画素電極ａの上に重なるソース電極Ｓと、ドレイン電
極りおよびこれにつながるデータライン（図示せず）の
形状にバターニングする。次に、第８図（ｅ）に示すよ
うに、基板１面にそのほぼ全面にわたって、薄膜トラン
ジスタのチャンネル層となる第２の半導体膜（１−ａ−
Ｓｌ膜）５と、ＳＩＮ等のゲート絶縁膜６と、ゲート電
極となる第２の金属膜７とを順次積層し、その上にレジ
ストマスクＡ３を形成してエツチングを行なうことによ
り、この積層膜（第２金属膜７と絶縁膜６と第２半導体
膜５）を、ゲート電極Ｇとこれにつながる制御ライン（
図示せず）の形状にバターニングして、第８図（ｆ）に
示すようなスタガー型の薄膜トランジスタＴを形成する
とともに、このときにソース、ドレインとのコンタクト
層となる第１の半導体膜４の不要部分（ゲートＳ極Ｇ下
のトランジスタ素子領域を除く部分）もエツチング除去
する。

この後は、第８図（ｇ）に示すように、上記画素電極ａ
と薄膜トランジスタＴを形成した基板１面にそのほぼ全
面にわたってポリイミド等の保護絶縁膜８を被着させ、
その上にレジストマスクＡ４を形成して、この保護絶縁
膜８をエツチング法により第８図（１１）に示すように
トランジスタ素子領域とデータラインおよび制御ライン
部分を覆う形状にバターニングする。なお、第８図（ｈ
）において、９は、上記のようにして画素電極ａと薄膜
トランジスタＴを形成した後に基板１面に形成される配
向膜である。

〔発明が解決しようとする課題〕

しかしながら、上記従来の画素電極と薄膜トランジスタ
の形成方法は、まず基板１面に透明導電膜２を被管させ
てこの透明導電膜２をバターニングすることにより画素
電極ａを形成した後に、この基板１面に上記のような工
程で薄膜トランジスタＴを形成するものであるために、
工程数が多く、これが量産化および低コスト化の妨げと
なっていた。

本発明は上記のような実情にかんがみてなされたもので
あって、その目的とするところは、画素電極とスタガー
型薄膜トランジスタとを少ない工程数で形成することが
できる、画素電極と薄膜トランジスタの形成方法を提供
することにある。

〔課題を解決するための手段〕

本発明の画素電極と薄膜トランジスタの形成方法は、基
板面にそのほぼ全面にわたって、画素電極となる透明導
電膜と、ソース５　ドレイン電極となる第１の金属膜と
、ソース、ドレインとのコンタクト層となる第１の半導
体膜とを順次積層し、この第１の積層膜を、画素電極お
よびこれと連′続するソース電極の形状と、ドレイン電
極の形状とにバターニングした後、その上に基板ほぼ全
面にわたって、チャンネル層となる第２の半導体膜と、
ゲート絶縁膜と、ゲート電極となる第２の金属膜とを順
次積層し、この第２の積層膜をゲート電極の形状にバタ
ーニングするとともに、この第２の積層膜のパターニン
グ時もしくはバターニング後に、前記透明導電膜をバタ
ーニングして形成された画素電極上の前記第１の半導体
膜と第１の金属膜とを除去して前記画素電極を露出させ
ることを特徴とするものである。

〔作用〕

すなわち、本発明は、基板面に、画素電極となる透明導
電膜と、ソース、ドレイン電極となる第１の金属膜と、
ソース、ドレインとのコンタクト層となる第１の半導体
膜とを順次積層して、この第１の積層膜をバターニング
することにより、画素電極およびこれと連続するソース
電極と、ドレイン電極とを同時に形成し、この後、チャ
ンネル層となる第２の半導体膜と、ゲート絶縁膜と、ゲ
ート電極となる第２の金属膜とを順次積層して、この第
２の積層膜をバターニングすることにより、チャンネル
層と、ゲート絶縁膜と、ゲート電極とを同時に形成する
とともに、上記第２の積層膜のパターニング時もしくは
バターニング後に、画素電極上の第１の半導体膜と第１
の金属膜とを除去して画素電極を露出させるようにした
ものであり、本発明によれば、画素電極と、薄膜トラン
ジスタのソース電極およびドレイン電極とを同時に形成
しているために、画素電極と薄膜トランジスタとを別工
程で形成している従来の方法に比べて工程数を少なくす
ることができるから、瓜産化および低コスト化をはかる
ことができる。

〔実施例〕

以下、本発明の第１の実施例を第１図〜第４図を参照し
て説明する。

まず第１図（ａ）に示すように基板（ガラス基板）１面
にそのほぼ全面にわたって画素電極となるＩＴＯ等の透
明導電膜２をスパッタリング法等によって５００人の厚
さに被着させた後、その上に、薄膜トランジスタのソー
ス、ドレイン電極となるＣｒ等の第１の金属膜３をスパ
ッタリング法または真空蒸着法等によって５００人の厚
さに被着させ、さらにその上に、ソース、ドレインとの
コンタクト層となる第１の半導体膜（ｎ　＋　　ａ　−
８１膜）４をプラズマＣＶＤ法等によって２５０人の厚
さに被着させる。次に、この基板１面に積層した第１の
積層膜の上に、レジストマスクＢ１を形成して、上記第
１の積層膜の半導体膜４と金属膜３と透明導電膜２を順
次ドライエツチング法でエツチングすることにより、こ
の第１の積層膜を、第１図（ｂ）および第２図に示すよ
うに、画素電極ａおよびこれと連続するソース電極Ｓの
形状と、ドレイン電極りおよびこれにつながるデータラ
インＤａの形状とにバターニングする。この時点では、
画素電極ａおよびソース電極Ｓと、ドレイン電極りおよ
びデータラインＤａは、透明導電膜２と第１の金属膜３
と第１の半導体膜４との積層膜となっているが、画素電
極ａとデータラインＤａは、最終的には透明導電膜２だ
けからなる単層膜とされる。　次に、上記レジストマス
ク／ Ｂｌを剥離してから、第１図（ｃ）に示すように基板１
面にそのほぼ全面にわたって、薄膜トランジスタのチャ
ンネル層となる第２の半導体膜（ｉ−ａ−３ｔ膜）５を
プラズマＣＶＤ法等によって５００人の厚さに被着させ
、その上にＳＩＮ等のゲート絶縁膜６をプラズマＣＶＤ
法等によって４００人の厚さに被着させるとともに、さ
らにその上に、薄膜トランジスタのゲート７Ｔｉ極とな
るＡΩ等の第２の金属膜７をスパッタリング法または真
空蒸む法等によって２０００人の厚さに被着させて第２
の積層膜を形成する。次に、この第２の積層膜の上にレ
ジストマスクＢ２を形成してこの第２の積層膜の金属膜
７とゲート絶縁膜６と半導体膜５を順次ドライエツチン
グ法でエツチングすることにより、この第２の積層膜を
、第１図（ｄ）および第３図、第４図に示すようにゲー
ト電極Ｇおよびこれにつながる制御ラインＧａの形状に
バターニングして薄膜トランジスタＴを形成するととも
に、この第２の積層膜のバターニングに続いて、前記透
明導電膜２をバターニングして形成された画素＠　ｔｉ
　ａの上の第１の半導体膜４と第１の金属膜３とを順次
エツチング除去して、画素電極ａを露出させる。なお、
このとき、第２の積層膜のバターニングによって露出す
るデータラインＤａ部の第１の半導体膜４と第１の金属
膜３もエツチングされ、したがって、ソース電極Ｓとド
レイン電極りはそれぞれ透明導電膜２と金属膜３とから
なる二層膜として残されるが、データラインＤａは透明
導電膜２だけの単層膜となる。この後は、第１図（ｅ）
に示すように、上記画素型ｔｌａと薄膜トランジスタＴ
を形成した基板１面にそのほぼ全面にわたってポリイミ
ド等の保護絶縁膜８を被着させ、その上にレジストマス
クＢ３を形成して、この保護絶縁膜８をドライエツチン
グ法により第１図（ｆ）に示すようにトランジスタ素子
領域とデータラインＤａおよび制御ラインＧａ部分を覆
う形状にバターニングし、この後基板１而に配向膜９を
形成する。

すなわち、上記画素電極と薄膜トランジスタの形成方法
は、基板１面に、画素電極となる透明導電膜２と、ソー
ス、ドレイン電極となる第１の金属膜３と、ソース、ド
レインとのコンタクト層となる第１の半導体膜４とを順
次積層して、この第１の積層膜をバターニングすること
により、画素電極ａおよびこれと連続するソース電極Ｓ
と、ドレイン電極りおよびデータラインＤａとを同時に
形成し、この後、チャンネル層となる第２の半導体膜５
と、ゲート絶縁膜６と、ゲート電極となる第２の金属膜
７とを順次積層して、この第２の積層膜をバターニング
することにより、チャンネル層と、ゲート絶縁膜６と、
ゲート電極Ｇとを同時に形成するとともに、」二記第２
の積層膜のパターニング時に、画素電極ａ上の第１の半
導体膜４と第１の金属膜３とを除去して画素電極ａを露
出させるようにしたものであり、この方法によれば、画
素電極ａと、薄膜トランジスタＴのソース電極Ｓおよび
ドレイン電極りとを同時に形成しているために、基板１
面の披若膜をバターニングするエツチングは、第１図（
ａ）に示した第１の積層膜のエツチングと、第１図（Ｃ
）に示した第１の積層膜および第１の半導体膜４と第１
の金属膜３とのエツチングと、第１図（ｅ）に示した保
護絶縁膜８のエツチングとの３回だけでよく、シたがっ
て、画素電極と薄膜トランジスタとを別工程で形成して
いる従来の方法（エツチング工程４回）に比べて工程数
を少なくすることができるから、量産化および低コスト
化をはかることができる。

なお、上記第１の実施例では、第２の積層膜のパターニ
ング時に、この第２の積層膜のバターニングによって露
出するデータラインＤａ部の第１の半導体膜４と第１の
金属膜３もエツチングされるために、データラインＤａ
が透明導電膜２だけの単層膜となってしまうが、次に説
明する第２の実施例によれば、データラインＤａを透明
導電膜２と金属膜３との二層膜として、データラインＤ
ａの抵抗値を下げてやることができる。

すなわち、第５図〜第７図は本発明の第２の実施例を示
したもので、この実施例では、画素電極と薄膜トランジ
スタとを次のようにして形成する。

まず、第５図（ａ）〜第５図（ｃ）に示すように、前述
した第１の実施例と同様にして、基板１面に、画素電極
となる透明導電膜２と、ソース。

ドレイン電極となる第１の金属膜３と、ソース。

ドレインとのコンタクト層となる第１の半導体膜４とを
順次積層し、この第１の積層膜を、画素電極ａおよびこ
れと連続するソース電極Ｓの形状と、ドレイン電極りお
よびデータラインＤａの形状とにバターニングした後、
その上に基板ほぼ全面にわたって、チャンネル層となる
第２の半導体膜５と、ゲート絶縁膜６と、ゲート電極と
なる第２の金属膜７とを順次積層して第２の積層膜を形
成する。次に、この第２の積層膜の上にレジストマスク
Ｂ２を形成してこの第２の積層膜の金属膜７とゲート絶
縁膜６と半導体膜５を順次エツチングすることにより、
この第２の積層膜を、第５図（ｄ）および第６図、第７
図に示すようにゲート電極Ｇおよびこれにつながる制御
ラインＧａの形状にバターニングして薄膜トランジスタ
Ｔを形成するとともに、この第２の積層膜のバターニン
グに続いて、前記透明導電膜２をバターニングして形成
された画素電極ａの上の第１の半導体膜４を、その下の
第１の金属膜３を露出させるまでエツチング除去して、
まず透明導電膜２と金属膜３との二層膜からなるデータ
ラインＤａを完成する。なお、この時点では画素電極ａ
の上にも第１の金属膜３が残っている。次に、第５図（
ｅ）に示すように、上記画素電極ａと薄膜トランジスタ
Ｔを形成した基板１面にそのほぼ全面にわたってポリイ
ミド等の保護絶縁膜８を被管させ、その上にレジストマ
スクＢ３を形成して、この保ｙｊ！！絶縁膜８を第１図
（ｆ）に示すようにトランジスタ素子領域とデータライ
ンＤａおよび制御ラインＧａ部分を覆う形状にバターニ
ングするとともに、続けて画素電極ａの上の第１の金属
膜３をエツチング除去して画素電極ａを露出させ、この
後基板１面に配向膜９を形成する。

しかして、上記第２・の実施例においても、画素電極ａ
と、薄膜トランジスタＴのソース電極Ｓおよびドレイン
電極りとを同時に形成しているために、基板１面の披着
膜をバターニングするエツチングは、第５図（ａ）に示
した第１の積層膜のエツチングと、第５図（Ｃ）に示し
た第１の積層膜および第１の半導体膜４とのエツチング
と、第５図（ｅ）に示した保護絶縁膜８と画素電極ａ上
の第１の金属膜３とのエツチングとの３回だけでよ（、
したがって、第１の実施例と同様に工程数を少なくして
量産化および低コスト化をはかることができるし、また
この実施例によれば、第２の積層膜のパターニング時に
は第１の半導体膜４だけをエツチング除去して第１の金
属膜３は残しておき、第２の積層膜のバターニング後に
、画素電極ａ上の第１の金属膜３を除去して画素電極ａ
を露出させるようにしているから、データラインＤａを
透明導電膜２と金属膜３との二層膜として、データライ
ンＤａの１氏抗値を下げてやることができる。

〔発明の効果〕

本発明の画素電極と薄膜トランジスタの形成方法によれ
ば、基板面に、画素電極となる透明導電膜と、ソース、
ドレイン電極となる第１の金属膜と、ソース、ドレイン
とのコンタクト層となる第１の半導体膜とを順次積層し
て、この第１の積層膜をバターニングすることにより、
画素電極およびこれと連続するソース電極と、ドレイン
電極とを同時に形成し、この後、チャンネル層となる第
２の半導体膜と、ゲート絶縁膜と、ゲート電極となる第
２の金属膜とを順次積層して、この第２の積層膜をバタ
ーニングすることにより、チャンネル層と、ゲート絶縁
膜と、ゲート電極とを同時に形成するとともに、上記第
２の積層膜のパターニング時もしくはバターニング後に
、画素電極上の第１の半導体膜と第１の金属膜とを除去
して画素電極を露出させるようにしているために、画素
電極と、薄膜トランジスタのソース電極およびドレイン
電極とを同時に形成することができ、したがって、画素
電極と薄膜トランジスタとを別工程で形成している従来
の方法に比べて工程数を少なくすることができるから、
量産化および低コスト化をはかることができる。

【図面の簡単な説明】

第１図〜第４図は本発明の第１の実施例を示したもので
、第１図は画素電極と薄膜トランジスタの形成工程図、
第２図は第１図（ｂ）の平面図、第３図は第１図（ｄ）
の平面図、第４図は第３図のＩＶ−ＩＶ線に沿う断面図
である。第５図〜第７図は本発明の第２の実施例を示し
たもので、第５図は画素電極と薄膜トランジスタの形成
工程図、第６図は第５図（ｄ）の平面図、第７図は第６
図の■−■線に沿う断面図である。第８図は従来の画素
電極と薄膜トランジスタの形成工程図である。 １・・・基板、２・・・透明導電膜、ａ・・・画素電極
、３・・・第１の金属膜、Ｓ・・・ソース電極、Ｄ・・
・ドレイン電極、Ｄａ・・・データライン、４・・・第
１の半導体膜、５・・・第２の半導体膜、６・・・ゲー
ト絶縁膜、７・・・第２の金属膜、Ｇ・・・ゲート電極
、Ｇａ・・・制御ライン、Ｔ・・・薄膜トランジスタ、
８・・・保護絶縁膜、９・・・配向膜、Ｂｌ、Ｂ２．Ｂ
３・・・レジストマスク。 出願人代理人　弁理士　鈴江武彦 二Ｕ 第 図 第 Ｎ Ｔ薄月峠ラフ〉゛入ダ 第５諺 第 図 第８ 蕩 一五 箔 図 第 図

Claims (1)

【特許請求の範囲】
1. 液晶表示素子に使用される透明基板面に透明画素電極と
   この画素電極を駆動するスタガー型の薄膜トランジスタ
   とを形成する方法において、前記基板面にそのほぼ全面
   にわたって、画素電極となる透明導電膜と、ソース、ド
   レイン電極となる第１の金属膜と、ソース、ドレインと
   のコンタクト層となる第１の半導体膜とを順次積層し、
   この第１の積層膜を、画素電極およびこれと連続するソ
   ース電極の形状と、ドレイン電極の形状とにパターニン
   グした後、その上に基板ほぼ全面にわたって、チャンネ
   ル層となる第２の半導体膜と、ゲート絶縁膜と、ゲート
   電極となる第２の金属膜とを順次積層し、この第２の積
   層膜をゲート電極の形状にパターニングするとともに、
   この第２の積層膜のパターニング時もしくはパターニン
   グ後に、前記透明導電膜をパターニングして形成された
   画素電極上の前記第１の半導体膜と第１の金属膜とを除
   去して前記画素電極を露出させることを特徴とする画素
   電極と薄膜トランジスタの形成方法。